VHDLとCPLDによるロジック設計入門 - RS Components International

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VHDLとCPLDによるロジック設計入門
600‐8729
中幸政　著
B5変型
376頁
2005/09/01
CQ出版
第1部　CPLDとVHDLの基礎知識
機能構造設計から機能設計へ！――回路図からHDLへ！
第1章　ロジック設計手法の変遷
1.1　汎用ロジックICの時代
1.2　マイコンとLSIの活用
1.3　PLDの普及
1.4　CPLD，FPGAへの進化とHDLの進化
1.5　VHDLの普及
コラム1.1　デバイス・テストにおける「構造」と「機能」
コラム1.2　CPLDとFPGA
各社の代表的なデバイスの特徴を知って選択する
第2章　代表的な各種CPLDの基礎知識
2.1　基本的な構成
2.2　種類と特徴
2.3　選択ガイド
2.4　互換性
2.5　内部構造
2.6　XCR3064XL
コラム2.1　論理圧縮
特徴と基本的な文法を学ぼう！
第3章　VHDLの基礎知識
3.1　VHDLの歴史
3.2　VHDLの特徴
3.3　VHDLのすすめ
3.4　VHDL文法の基本
第2部　開発ツールの使い方
ISE WebPACKによる設計の流れをマスターする
第4章　VHDLコンパイラの使い方
4.1　デザイン・フロー
4.2　ISE WebPACKのダウンロードとインストール
4.3　WebPACK Project Navigator
4.4　テスト・ベンチの作成
4.5　ModelSim XE
4.6　書き込みファイルの作成
コラム4.1　ザイリンクス社の歴史
コラム4.2　大文字と小文字
Appendix　ISE WebPACK 7.1iについて
JEDECファイルからCPLDへ書き込む手順をマスターする
第5章　デバイスの書き込み方
5.1　プログラミングの概要
5.2　CPLD学習用ボード組み立てキット　XSP‐019KIT
5.3　デバイス・プログラミング
5.4　動作確認
第3部　基本的な論理回路の設計
7セグメント・デコーダ，加算器，グレイ・コード変換回路など
第6章　組み合わせ論理回路の設計
6.1　バイナリ to 7セグメント・デコーダ
6.2　加算器
6.3　減算器
6.4　コンパレータ
6.5　ALU
6.6　バレル・シフタ
6.7　パリティ・ジェネレータ
6.8　グレイ・コード変換回路
バイナリ・カウンタ，ジョンソン・カウンタ，タイマなど
第7章　順序論理回路の設計
7.1　バイナリ・カウンタ
7.2　アップ・ダウン・カウンタ
7.3　ワンショット・タイマ
7.4　ジョンソン・カウンタ
7.5　シフトレジスタ
7.6　コンタクト・バウンス・エリミネータ
7.7　圧電サウンダの実験
動作原理，回路図による設計，VHDLによる設計，設計上の注意など
第8章　ステート・マシンの設計
8.1　ステート・マシンの原理
8.2　ステート・マシンの動作
8.3　VHDLによる記述
8.4　ステート・エンコーディング
8.5　出力デコーダ
8.6　ミーリー・マシンとムーア・マシン
8.7　設計上の注意点
コラム8.1　カルノー・マップとグレイ・コード
コラム8.2　ステート・マシン・エディタ
第4部　実務レベルの設計に役立つ技法
VHDLの高い記述能力を活かし，抽象度の高い記述をするために
第9章　VHDLの高度な文法
9.1　データ・オブジェクト
9.2　識別子と予約語
9.3　データ・タイプ
9.4　タイプ変換関数
9.5　サブプログラム
9.6　package文
9.7　オーバーロード
9.8　アトリビュート
9.9　パラメタライズ設計
9.10　階層設計
9.11　generate文
9.12　解決関数
9.13　エイリアス
コラム9.1　コーディング・スタイル・チェッカ
設計段階で遭遇するトラブルの回避策と脱出法
第10章　記述上の注意点とトラブル脱出法
10.1　演算子の優先順位
10.2　ビット数の異なる配列どうしの演算
10.3　異なるデータ・タイプどうしの演算
10.4　符号付き演算
10.5　列挙タイプの比較演算
10.6　シミュレーション時の初期化
10.7　同一process文内での同一信号への代入
10.8　ラッチの生成
10.9　ビットのスライス
10.10　case文でのビットの結合
10.11　SRAMの記述
10.12　信号代入と変数代入の違い
10.13　大文字と小文字の区別
コラム10.1　順次処理文と同時処理文
基本的な使い方と使いこなしのテクニックを会得する
第11章　シミュレーションのためのテスト・ベンチの記述
11.1　テスト・ベンチの必要性
11.2　テスト・ベンチの基本的な構造
11.3　シミュレーションの実行
11.4　TEXTIO
11.5　assert文
11.6　クロックの発生
11.7　フレーム・パルスの発生
11.8　伝播遅延と慣性遅延
コラム11.1　テスト・ベンチの資産価値
第5部　CPLDとVHDLの応用製作例
Excelと連携してパルス列の変化量や統計値を解析できる！
第12章　簡易タイム・インターバル・アナライザの製作
12.1　タイム・インターバル・アナライザとは
12.2　システム構成
12.3　設計仕様
12.4　使用例
12.5　ハードウェア設計
12.6　CPLDの内部構造
12.7　シミュレーション
12.8　製作と実験
付録A　本書を読み解くための用語辞典
付録B　ExcelのVBAを使ってハードウェアを制御する方法
付録C　各社CPLDのバリエーション
付録D　各社の代表的なCPLDの内部構造
付録E　VHDLクイック・リファレンス
索引

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