Vivado Design Suite プロパティリファレンスガイド (UG912)

Vivado Design Suite
プロパティリファレンス
ガイド
UG912 (v2015.4) 2015 年 11 月 18 日
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料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情
報につきましては、必ず最新英語版をご参照ください。
改訂履歴
次の表に、この文書の改訂履歴を示します。
日付
バージョン
改訂内容
2015 年 11 月 18 日
2015.4
第 3 章の「CASCADE_HEIGHT」を追加
デザイン階層の最上位での使用に関して第 3 章の「CLOCK_DEDICATED_ROUTE」に注
記を追加
UltraScale™ アーキテクチャデバイスのみに適用されるロジック値に関して明確にするた
めの記述を、第 3 章の「USE_DSP48」に追加
文章の若干変更
2015 年 10 月 08 日
2015.3
標準フォーマットの図に置き換え
「CLOCK_BUFFER_TYPE」と「IO_BUFFER_TYPE」との関係に関して詳細な説明を追加
第 3 章の「CLOCK_DELAY_GROUP」を追加
第 3 章の「USER_CLOCK_ROOT」を追加し、「CLOCK_ROOT」がユーザー定義のプロパ
ティではなくなったことを追記
「GENERATE_SYNTH_CHECKPOINT」を追加
「INTERNAL_VREF」に詳細を追加
「HIODELAY_GROUP」と第 3 章の「IODELAY_GROUP」との違いに関して詳細な説明を
追加
DRC チェックオブジェクトプロパティ「IS_ENABLED」および「SEVERITY」について
の詳細を追加
制約ファイルの「PROCESSING_ORDER」に関して情報を追加
差動ペア信号の「PULLTYPE」に関するパラメーター制御についての説明を追加
2015 年 6 月 24 日
2015.2
第 2 章に「NODE」、「PIP または SITE_PIP」、および「WIRE」を追加
第 3 章の「PULLTYPE」を追加
2015 年 4 月 1 日
2015.1
第 1 章「Vivado Design Suite ファーストクラスオブジェクト」のオブジェクトリストを
カテゴリ別に分類し、第 2 章「ファーストクラスオブジェクトリスト (アルファベット
順)」のオブジェクトリストをアルファベット別に分類
第 2 章に「IO_BANK」、「IO_STANDARD」、「PACKAGE_PIN」、
「PKGPIN_BYTEGROUP」、「PKGPIN_NIBBLE」、および「SLR」を追加
第 3 章に「CLOCK_REGION」、「DELAY_BYPASS」、および「KEEP」を追加
UltraScale 値を反映させるため第 3 章の「INTERNAL_VREF」を更新
第 3 章に「KEEPER」、「PULLDOWN」、および「PULLUP」を追加し、 RTL シミュレー
ションではこれらの属性が表示されないことを示す注記を追加
第 3 章の「LVDS_PRE_EMPHASIS」および「PRE_EMPHASIS」に
ENABLE_PRE_EMPHASIS もイネーブルにする必要があることを追記
第 3 章の「POST_CRC_SOURCE」に、このプロパティが 7 シリーズ FPGA にのみ適用さ
れることを示す記述を追加.
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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目次
改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
第 1 章 : Vivado Design Suite ファーストクラスオブジェクト
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
本書から例をコピーする場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
ネットリストおよびデバイスオブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
ブロックデザインオブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
ハードウェアマネージャーオブジェクト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
BD_ADDR_SEG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BD_ADDR_SPACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BD_CELL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BD_INTF_NET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BD_INTF_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BD_INTF_PORT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BD_NET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BD_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BD_PORT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BEL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BEL_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CELL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CLOCK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CLOCK_REGION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DIAGRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_AXI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_BITSTREAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_CFGMEM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_DEVICE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_ILA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_ILA_DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_PROBE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SERVER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_GT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_GTGROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_IBERT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_RX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SIO_TX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_SYSMON . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HW_TARGET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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34
37
39
41
42
43
45
46
49
51
52
53
54
64
65
67
68
74
78
81
3
HW_VIO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IO_BANK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IO_STANDARD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
NET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
NODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PACKAGE_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
82
84
86
88
91
93
95
PIP または SITE_PIP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
PKGPIN_BYTEGROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
PKGPIN_NIBBLE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
PORT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
SITE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
SLR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
TILE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
TIMING_PATH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
WIRE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
第 3 章 : 主なプロパティの説明
プロパティ情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ASYNC_REG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BEL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BLACK_BOX . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CASCADE_HEIGHT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CFGBVS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CLOCK_BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CLOCK_DEDICATED_ROUTE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CLOCK_DELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CLOCK_REGION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CLOCK_ROOT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CONFIG_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CONFIG_VOLTAGE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
CONTAIN_ROUTING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DCI_CASCADE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DELAY_BYPASS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DIFF_TERM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DIFF_TERM_ADV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DIRECT_ENABLE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DIRECT_RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DONT_TOUCH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
DRIVE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
EDIF_EXTRA_SEARCH_PATHS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
EQUALIZATION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
EXCLUDE_PLACEMENT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FSM_ENCODING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
FSM_SAFE_STATE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
GATED_CLOCK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
GENERATE_SYNTH_CHECKPOINT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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H_SET および HU_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
HIODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
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IBUF_LOW_PWR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IN_TERM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
INTERNAL_VREF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IO_BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IOB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IOBDELAY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IOSTANDARD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IP_REPO_PATHS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
IS_ENABLED . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
KEEP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
KEEP_COMPATIBLE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
KEEP_HIERARCHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
KEEPER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LOCK_PINS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LUTNM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
LVDS_PRE_EMPHASIS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MARK_DEBUG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
MAX_FANOUT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ODT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
OFFSET_CNTRL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PACKAGE_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PATH_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PBLOCK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
POST_CRC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
POST_CRC_ACTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
POST_CRC_FREQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
POST_CRC_INIT_FLAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
POST_CRC_SOURCE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PRE_EMPHASIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PROCESSING_ORDER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PROHIBIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PULLDOWN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PULLTYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
PULLUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
REF_NAME . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
REF_PIN_NAME. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RLOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RLOCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RLOC_ORIGIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ROUTE_STATUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RPM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
RPM_GRID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SEVERITY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SLEW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
U_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
USE_DSP48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
USED_IN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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215
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218
219
220
221
222
224
226
227
228
231
233
235
236
237
239
240
242
245
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5
USER_CLOCK_ROOT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248
VCCAUX_IO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
付録 A : その他のリソース
ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
お読みください : 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
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第 1章
Vivado Design Suite ファーストクラスオブ
ジェクト
概要
本書では、ファーストクラスオブジェクト、ザイリンクス Vivado® Design Suite で使用可能なオブジェクトのプロパ
ティについて説明します。含まれる内容は次のとおりです。
•
第 1 章 Vivado Design Suite ファーストクラスオブジェクトは、 FPGA デザインデータベースをモデル化するた
め Vivado Design Suite で使用されるさまざまなデザインおよびデバイスのオブジェクトについて説明します。カ
テゴリ別にオブジェクトを示し、次の章のオブジェクトの説明へのリンクを示します。
•
第 2 章「ファーストクラスオブジェクトリスト (アルファベット順)」は、 Vivado Design Suite のファーストクラ
スオブジェクトをアルファベット順にリストしています。オブジェクトの定義、関連オブジェクトのリスト、各
オブジェクトに関連付けられているプロパティのリストを含みます。
•
第 3 章「主なプロパティの説明」 : Vivado Design Suite プロパティの説明、サポートされているアーキテクチャ、
適用可能エレメント、値、構文例 (Verilog、 VHDL、 XDC)、影響のあるデザインフローステップなどについて項
目別に説明します。
•
付録 A 「その他のリソース」 : http://japan.xilinx.com/support のザイリンクスサポートウェブサイトから入手可能
なリソースおよび資料をリストします。
本書から例をコピーする場合
注意 : 本書からコードに構文またはコード例をコピーする前に、このセクションをよくお読みください。
本書には、構文およびコード例が多く含まれ、コードにプロパティを挿入できるようになっています。これらのコ
ピーを PDF から直接コードにコピーする場合、次のような問題が発生する場合があります。
•
ダッシュ (-) は、 PDF から Vivado ツールの Tcl コンソール、 Tcl スクリプト、または XDC ファイルへ貼り付ける
とき、 en ダッシュまたは em ダッシュに置き換えられることがあります。
•
PDF 資料の改行マークが例に挿入されてしまい、 Tcl スクリプトや XDC ファイルでエラーを引き起こします。
•
次のページにまたがるような例をコピーすると、PDF のヘッダーおよびフッター情報も一緒にコピーされてしま
い、 Tcl スクリプトや XDC ファイルでエラーを引き起こします。
これらの問題を回避するには、 ASCII テキストエディターでコード例にある不必要なマーカーや情報を削除してか
ら、コード、 Vivado Design Suite の Tcl シェル、または Tcl コンソールに貼り付けるようにしてください。
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第 1 章 : Vivado Design Suite ファーストクラスオブジェクト
ネットリストおよびデバイスオブジェクト
Vivado Design Suite では、インメモリデザインデータベースで数多くのファーストクラスオブジェクトがサポート
されています。このオブジェクトは、論理デザインのセル、ネット、ポートのほか、ターゲットザイリンクスデバ
イスのデバイスリソース、プラットフォームボード、 Vivado Design Suite 特有の機能で使用されるオブジェクト (IP
インテグレーターで使用されるブロックデザインオブジェクトや Vivado ハードウェアマネージャーで使用される
ハードウェアオブジェクトなど) です。論理デザインのネットリストオブジェクトは、Vivado Design Suite でターゲッ
トデバイスまたはボードのデバイスオブジェクトにマップされます。 8 ページの図 1-1は、 Vivado ツールの一部の
ファーストクラスオブジェクトの関係を表しています。この図は例示用で、すべての Vivado ツールのファーストク
ラスオブジェクトやその関係を示しているわけではありません。
X-Ref Target - Figure 1-1
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
3NJ3LQ
B1LEEOH
%HO
:LUH
3DFNDJH
3LQ
6LWH&/%
6LWH3LQ
3NJ3LQ
B%\WH*URXS
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
6/5
;
図 1‐1 : ネットリストおよびデバイスオブジェクト
図 1-1 の上部に表示されているネットリストオブジェクトは、 FPGA にプログラムするための論理デザインの一部で
す。図の下半分の青色で表示されているデバイスオブジェクトは、実際の物理的な FPGA デバイスの一部で、クロッ
ク領域、タイル、サイト、 CLB などのエリアリソースが含まれます。また、デバイスオブジェクトには、緑色で表
示されているパッケージピンおよび I/O バンク、紫色で表示されているノード、ワイヤ、 PIP などの配線リソースも
含まれています。
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第 1 章 : Vivado Design Suite ファーストクラスオブジェクト
Vivado Design Suite には、ネットリストデザインと一緒にまとめられてタイミングレポートを作成するタイミングオ
ブジェクトなど、ファーストクラスオブジェクトのカテゴリがほかにもあります。ネットリストおよびデバイスオ
ブジェクトに関連付けられているタイミングオブジェクトを利用することで、インプリメントされたデザインのタイ
ミング解析を完全に行うことができます。タイミングオブジェクトには、クロック、タイミングパス、遅延オブジェ
クトがあります。
オブジェクト間の関連性は、オブジェクト同士を結ぶ矢印で示されています。
•
矢印が両方のオブジェクトを指している場合は、クエリーをどちらの方向からも指定できる関係であることを示
しています。たとえば、特定ネットに接続されているセル (get_cells -of_objects [get_nets]) をクエ
リー処理したり、特定セルに接続されているネット (get_nets -of_objects [get_cells]) をクエリー処
理することができます。
•
矢印が一方のみを指している場合は、その矢印の方向にのみクエリーを指定できる関係であることを示していま
す。たとえば、図 1-1 の例を使用して説明すると、特定クロック領域にある基本エレメントは取得できますが
(get_bels -of_objects [get_clock_regions])、特定の基本エレメントに関連付けられたクロック領域
を取得することはできません。
ファーストクラスオブジェクトの説明、ほかのオブジェクトとの関係、オブジェクトで定義されているプロパティ
については、後で説明します。
ネットリストオブジェクト
34 ページの「CELL」
37 ページの「CLOCK」
88 ページの「NET」
95 ページの「PIN」
104 ページの「PORT」
115 ページの「TIMING_PATH」
デバイスリソースオブジェクト
28 ページの「BEL」
32 ページの「BEL_PIN」
39 ページの「CLOCK_REGION」
84 ページの「IO_BANK」
86 ページの「IO_STANDARD」
91 ページの「NODE」
93 ページの「PACKAGE_PIN」
98 ページの「PIP または SITE_PIP」
100 ページの「PKGPIN_BYTEGROUP」
102 ページの「PKGPIN_NIBBLE」
107 ページの「SITE」
110 ページの「SLR」
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第 1 章 : Vivado Design Suite ファーストクラスオブジェクト
112 ページの「TILE」
117 ページの「WIRE」
ブロックデザインオブジェクト
ブロックデザインは、インターコネクトされた IP コアから成り立つ複雑なサブシステムデザインで、スタンドアロ
ンデザインとして使用できるほか、その他のデザインに統合することもできます。ブロックデザインまたはダイア
グラムは、 Vivado Design Suite の IP インテグレーター機能を使用して作成できます。これらは、 Vivado Design Suite
IDE の IP インテグレーターのキャンバス、または Tcl コマンドを使用してインタラクティブに作成できます。
ブロックデザインダイアグラムオブジェクトは、前に説明したネットリストオブジェクトに構造的にかなり類似し
ています。図 1-2 は、ブロックデザインまたはダイアグラムを構成する異なるデザインオブジェクト間の関係を示
しています。
X-Ref Target - Figure 1-2
EGBSLQ
GLDJUDP
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
EGBLQWIBSLQ
EGBFHOO
EGBDGGUBVSDFH
EGBDGGUBVHJ
;
図 1‐2 : ブロックデザインオブジェクト次の図に示すように、ブロックダイアグラムオブジェクトには次が含まれます。
41 ページの「DIAGRAM」
15 ページの「BD_ADDR_SPACE」
13 ページの「BD_ADDR_SEG」
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第 1 章 : Vivado Design Suite ファーストクラスオブジェクト
17 ページの「BD_CELL」
19 ページの「BD_INTF_NET」
20 ページの「BD_INTF_PIN」
22 ページの「BD_INTF_PORT」
24 ページの「BD_NET」
25 ページの「BD_PIN」
26 ページの「BD_PORT」
ハードウェアマネージャーオブジェクト
ハードウェアマネージャーは Vivado Design Suite の機能で、デバイスプログラマーまたはデバッグボードへ接続し
たり、プログラムされたハードウェアデバイスを実行したりできます。ハードウェアマネージャーを使用すると、デ
バイス上のデバッグロジックを実行して、現在の値を設定または取り出す信号にアクセスできるようになります。
図 1-3 は、 Vivado ハードウェアマネージャーのデバッグコアとオブジェクトの多くを示しています。
X-Ref Target - Figure 1-3
KZBFIJPHP
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
KZBVLRBVZHHS
KZBVLRBVFD
Q
KZBD[L
KZBV\VPRQ
KZBLOD
KZBVLRBLEHUW
KZBYLR
KZBVLRBOLQN
KZBV\VPRQBUHJ
KZBSUREH
KZBVLRBJW
KZBVLRBSOO
KZBVLRBOLQNJURXS
KZBD[LBW[Q
KZBLODBGDWD
KZBVLRBW[
KZBVLRBU[
KZBVLRBJWJURXS
;
図 1‐3 : ハードウェアマネージャーオブジェクトデバッグコアは、ザイリンクス IP カタログを使用して RTL デザインにインスタンシエートできます。 ILA または VIO
デバッグコアの場合は、ネットリストベースのデバッグフローを使用して合成済みネットリストに挿入できます。
詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 23] を参照してください。
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第 1 章 : Vivado Design Suite ファーストクラスオブジェクト
上記の図に示すように、 Vivado ハードウェアマネージャーオブジェクトには次のものが含まれます。
42 ページの「HW_AXI」
43 ページの「HW_BITSTREAM」
45 ページの「HW_CFGMEM」
46 ページの「HW_DEVICE」
49 ページの「HW_ILA」
51 ページの「HW_ILA_DATA」
52 ページの「HW_PROBE」
53 ページの「HW_SERVER」
54 ページの「HW_SIO_GT」
64 ページの「HW_SIO_GTGROUP」
65 ページの「HW_SIO_IBERT」
67 ページの「HW_SIO_PLL」
68 ページの「HW_SIO_RX」
74 ページの「HW_SIO_TX」
78 ページの「HW_SYSMON」
81 ページの「HW_TARGET」
82 ページの「HW_VIO」
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第 2章
ファーストクラスオブジェクトリスト (アル
ファベット順)
BD_ADDR_SEG
説明
アドレスセグメント (bd_addr_seg オブジェクト ) は、メモリ範囲の位置およびサイズを示すもので、範囲 (サイズ) と
オプションで開始オフセットを含みます。
さまざまなメモリマップされたマスターおよびスレーブインターフェイスの場合、 IP インテグレーターで業界標準
の IP-XACT データフォーマットに従って、終点のマスターおよびスレーブのメモリ要件および機能を取り込みます。
アドレス指定可能なスレーブインターフェイスでは、メモリマップと呼ばれるアドレスセグメントコンテナーが参
照されます。これらのメモリマップには、たとえば S_AXI のように、通常スレーブインターフェイスピンに従って
名前がつけられます (必須ではありません)。
メモリマップには、スレーブアドレスセグメントが含まれます。これらのアドレスセグメントは、メモリマップを
参照するスレーブインターフェイスのアドレスデコードウィンドウに該当します。メモリマップで指定される場
合、スレーブセグメントには範囲を含める必要があるほか、オプションでハードオフセット ( スレーブがそのオフ
セットまたはアパーチャにあるマスターアドレス空間にのみマップ可能なことを示す) を含めることができます。
たとえば、通常 AXI4-Lite スレーブインターフェイスは、メモリ範囲を示す 1 つのアドレスセグメントのみを使用し
てアドレスセグメントを参照しますが、ブリッジのように、スレーブの中には複数のアドレスセグメントが含まれ
たり、各アドレスデコードウィンドウのアドレス範囲が含まれるものがあります。
スレーブアドレスセグメントは、 assign_bd_address または create_bd_addr_seg コマンドを使用してマス
ターアドレス空間に割り当てられます。
マスターインターフェイスのアドレスを指定すると、アドレス空間 (bd_addr_space) と呼ばれるアドレスセグメント
コンテナーが参照されます。このアドレス空間はセルのインターフェイスピン (bd_intf_pin) で参照されます。外部
AXI マスターの場合、アドレス空間は外部インターフェイスポート (bd_intf_port) で参照されます。さまざまなプロ
トコルの複数のインターフェイスは、同じマスターアドレス空間を参照します。たとえば、 MicroBlaze プロセッサの
データアドレス空間は、 DLMB、 M_AXI_DP、および M_AXI_DC インターフェイスで参照されます。
アドレス空間には、マスターアドレスセグメントが含まれます。これらのマスターアドレスセグメントはマスター
アドレス空間に割り当てられたスレーブアドレスセグメントと、マスターがアクセスするオフセットと範囲を参照
します。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト X-Ref Target - Figure 2-1
EGBQHW
EGBLQWIBQHW
EGBLQWIBSLQ
EGBFHOO
EGBDGGUBVSDFH
EGBDGGUBVHJ
;
図 2‐1 : ブロックデザインのアドレス空間およびアドレスセグメント
bd_addr_seg オブジェクトは、マスターアドレスセグメントとスレーブアドレスセグメントの両方を参照します。
bd_addr_space オブジェクトは、メモリマップとマスターアドレス空間の両方を参照します。
関連するアドレス空間とアドレスセグメント間は、すべて取得できます。次は、その例です。
# Get the slave address segments of a memory map space.
get_bd_addr_segs -of_objects [get_bd_addr_spaces /mdm_1/S_AXI]
# Get the master address segments of amaster address space.
get_bd_addr_segs -of_objects [get_bd_addr_spaces /Microblaze_0/Data]
# Get the slave adress segment from its referenced master address segment, or the
# master address segment from its referencing slave address segment.
get_bd_addr_segs -of_objects [get_bd_addr_segs <slave or master>_segment]
# Get the addr_segs referencing/referenced by interfaces.
# Get all Master or slave interfaces.
set vMB [get_bd_intf_pins -of_objects [get_bd_cells *] -filter {Mode == "Master"}]
set vSB [get_bd_intf_pins -of_objects [get_bd_cells *] -filter {Mode == "Slave"}]
# Get master segments
set vMS [get_bd_addr_segs -of_objects $vMB]
# Get slave segments
set vSS [get_bd_addr_segs -of_objects $vSB]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
プロパティ
次に、ブロックデザインのアドレスセグメントオブジェクト (bd_addr_seg) のプロパティと値の例を示します。
Property Type
Read-only Visible Value
ACCESS
string true
true
read-write
CLASS
string true
true
bd_addr_seg
MEMTYPE
string false
true
data
NAME
string false
true
SEG_mig_0_C0_DDR4_ADDRESS_BLOCK
OFFSET
string false
true
0x80000000
PATH
string true
true
/microblaze_0/Data/SEG_mig_0_C0_DDR4_ADDRESS_BLOCK
RANGE
string false
true
2147483648
USAGE
string false
true
register
bd_addr_seg オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_addr_segs ] 0]
BD_ADDR_SPACE 説明
アドレス空間 (bd_addr_space オブジェクト ) は、マスターインターフェイス、またはブロックデザイン外部の AXI マ
スターへ接続された AXI インターフェイスポートの論理的にアドレス指定可能なメモリ空間に割り当てられます。
Vivado Design Suite の IP インテグレーターは、業界標準の IP-XACT データフォーマットに従って、メモリ要件およ
び機能をキャプチャします。ブロックの中には複数のマスターインターフェイスに関連するアドレス空間が 1 つ含ま
れるものがあります。たとえば、システムバスおよび高速メモリバスの付いたプロセッサなどです。その他のコン
ポーネントには、複数のマスターインターフェイス (命令用 1 つ、データ用 1 つ) に関連するアドレス空間が複数含
まれるものがあります。
マスターインターフェイスは、アドレス空間 (bd_addr_space オブジェクト ) を参照します。 AXI スレーブがマスター
アドレス空間にマップされる場合は、マスターアドレスセグメント (bd_addr_seg) オブジェクトが作成され、スレー
ブのアドレスセグメントがマスターへマップされます。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト X-Ref Target - Figure 2-2
EGBQHW
EGBLQWIBQHW
EGBLQWIBSLQ
EGBFHOO
EGBDGGUBVSDFH
EGBDGGUBVHJ
;
図 2‐2 : ブロックデザインのアドレス空間およびアドレスセグメント
マスターアドレスセグメント (bd_addr_seg) は、ブロックデザインで見つかった AXI マスターインターフェイスの
アドレス空間に関連付けられており、アドレス空間はセルのインターフェイスピン (bd_intf_pin) で参照されます。外
部 AXI マスターは、インターフェイスポート (bd_intf_port) に関連しています。
これらの関連オブジェクトの bd_addr_space オブジェクトは、次を使用すると取得できます。
get_bd_addr_spaces -of_objects [get_bd_cells /microblaze_0]
get_bd_addr_segs -of_objects [get_bd_addr_spaces -of_objects [get_bd_cells
/microblaze_0]]
次を使用すると、ブロックデザインのアドレス空間に関連するオブジェクトを取得することもできます。
get_bd_intf_pins -of_objects [get_bd_addr_spaces *SLMB]
プロパティ
次に、ブロックデザインのアドレス空間オブジェクト (bd_addr_space) のプロパティと値の例を示します。
Property Type
Read-only Visible Value
CLASS
string true
true
bd_addr_space
NAME
string false
true
SLMB
OFFSET
string false
true
PATH
string true
true
/microblaze_0_local_memory/dlmb_bram_if_cntlr/SLMB
RANGE
string false
true
4096
TYPE
string false
true
bd_addr_space オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェ
ルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_addr_spaces ] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
BD_CELL 説明
ブロックデザインセル (bd_cell オブジェクト ) は、 IP インテグレーターの IP コアオブジェクトのインスタンス、ま
たは階層ブロックデザインセルです。最下位セルは、 IP カタログからのコアです。階層セルはモジュールまたはブ
ロックで、 1 つ以上のレベルのロジックを含み、最下位セルも含みます。
bd_cell オブジェクトの TYPE プロパティでは、ブロックデザインセルが IP カタログからの最下位セルとして (TYPE
== IP)、または追加ロジックを含む階層モジュールとして (TYPE == HIER) 識別されます。
関連オブジェクト X-Ref Target - Figure 2-3
EGBSLQ
GLDJUDP
EGBQHW
EGBLQWIBQHW
EGBLQWIBSLQ
EGBFHOO
EGBDGGUBVSDFH
図 2‐3 : ブロックデザインセル図 2-3 に示すように、ブロックデザインセル (bd_cell) はブロックデザインまたはダイアグラムオブジェクトに含ま
れます。セルには、ブロックデザインピン (bd_pin) とインターフェイスピン (bd_intf_pin) があります。また、階層
にブロックデザインポート (bd_port) およびインターフェイスポート (bd_intf_port) を含めることができます。これら
は、ネット (bd_net) およびインターフェイスネット (bd_intf_net) により接続されます。メモリ関連のブロックデザイ
ンセルには、アドレス空間 (bd_addr_space) とアドレスセグメント (bd_addr_seg) も含めることができます。たとえば、
次を使用すると、これらのオブジェクトに関連するブロックデザインセルを取得できます。
get_bd_cells -of_objects [get_bd_addr_spaces]
次を使用すると、ブロックデザインセルに関連するオブジェクトを取得できます。
get_bd_addr_spaces -of_objects [get_bd_cells]
また、次を使用すると、別のブロックデザインセルの階層的オブジェクトであるブロックデザインセルを取得する
こともできます。
get_bd_cells -of_objects [get_bd_cells microblaze_0_axi_periph]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
プロパティ
ブロックデザインセルオブジェクトの特定のプロパティは、そのオブジェクトの示すネットのタイプによって異な
ります。次の表には、 Vivado Design Suite で bd_cell オブジェクトに割り当てられたプロパティの一部をその値の例と
共にリストしています。
Property
CLASS
CONFIG.C_BRK
CONFIG.C_DATA_SIZE
CONFIG.C_DBG_MEM_ACCESS
CONFIG.C_DBG_REG_ACCESS
CONFIG.C_INTERCONNECT
CONFIG.C_JTAG_CHAIN
CONFIG.C_MB_DBG_PORTS
CONFIG.C_M_AXIS_DATA_WIDTH
CONFIG.C_M_AXIS_ID_WIDTH
CONFIG.C_M_AXI_ADDR_WIDTH
CONFIG.C_M_AXI_DATA_WIDTH
CONFIG.C_M_AXI_THREAD_ID_WIDTH
CONFIG.C_S_AXI_ACLK_FREQ_HZ
CONFIG.C_S_AXI_ADDR_WIDTH
CONFIG.C_S_AXI_DATA_WIDTH
CONFIG.C_TRACE_CLK_FREQ_HZ
CONFIG.C_TRACE_CLK_OUT_PHASE
CONFIG.C_TRACE_DATA_WIDTH
CONFIG.C_TRACE_OUTPUT
CONFIG.C_TRIG_IN_PORTS
CONFIG.C_TRIG_OUT_PORTS
CONFIG.C_USE_BSCAN
CONFIG.C_USE_CONFIG_RESET
CONFIG.C_USE_CROSS_TRIGGER
CONFIG.C_USE_UART
CONFIG.C_XMTC
CONFIG.Component_Name
LOCATION
NAME
PATH
SCREENSIZE
TYPE
VLNV
Type
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
string
Read-only
true
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
true
false
true
true
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
bd_cell
0
32
0
0
2
2
1
32
7
32
32
1
100000000
32
32
200000000
90
32
0
1
1
0
0
0
0
0
design_migU_mdm_1_0
2 530 140
mdm_1
/mdm_1
120 80
ip
xilinx.com:ip:mdm:3.2
bd_cell オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまた
は Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_cells] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
BD_INTF_NET 説明
インターフェイスとは共通のファンクションを共有する信号をグループ化したもので、個別信号と複数バスの両方が
含まれます。たとえば、 AXI4-Lite マスターには多くの信号と複数のバスが含まれ、これらはすべて接続に必要です。
これらの信号およびバスをインターフェイスにグループ化すると、Vivado IP インテグレーターで共通のインターフェ
イスが識別できるようになり、自動的に 1 つの手順で自動的に複数の接続が実行されます。
インターフェイスは、 IP-XACT 規格を使用して定義されます。ザイリンクスから提供されている標準インターフェイ
スは、Vivado ツールのインストールディレクトリ data/ip/interfaces にあります。インターフェイスネット、ピン、ポー
トについての詳細は、『Vivado Design Suite ユーザーガイド IP インテグレーターを使用した IP サブシステムの設計』
(UG994) [参照 27] を参照してください。
ブロックデザインのインターフェイスネット (bd_intf_net オブジェクト ) は、ブロックデザインセルのインターフェ
イスピンをほかのインターフェイスピンまたは外部インターフェイスポートに接続します。 bd_intf_net オブジェク
トは、複数レベルのデザイン階層を介して接続され、ブロックデザインセルが接続されます。すべてのインターフェ
イスネットには、デザインで識別できるような名前が付きます。これらのネットへ接続されるすべてのブロックデ
ザインセル、インターフェイスピン、およびインターフェイスポートは電気的に接続されています。
関連オブジェクト X-Ref Target - Figure 2-4
EGBSLQ
GLDJUDP
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
EGBLQWIBSLQ
EGBFHOO
EGBDGGUBVSDFH
図 2‐4 : ブロックデザインインターフェイスネット
19 ページの図 2-4 に示すように、ブロックデザインインターフェイスネット (bd_intf_net オブジェクト ) はブロック
デザインまたはダイアグラムで発生し、インターフェイスポート (bd_intf_port) に接続され、インターフェイスピン
(bd_intf_pin) を介してダイアグラムのブロックデザインセル (bd_cell) に接続されます。ダイアグラムの bd_intf_nets、
bd_cell、 bd_intf_pin、および bd_intf_port オブジェクトは次のように取得できます。
get_bd_intf_nets -of_objects [get_bd_ports]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
また、特定の bd_intf_net に接続されるブロックデザインセル (bd_cell)、 bd_intf_pins、または bd_intf_port オブジェク
トは次のように取得できます。
get_bd_cells -of_objects [get_bd_intf_nets /INTERRUPT_1_1]
プロパティ
bd_intf_net オブジェクトのプロパティには次のものがあります。
Property Type
Read-only Visible Value
CLASS
string true
true
bd_intf_net
NAME
string false
true
microblaze_0_axi_periph_to_s00_couplers
PATH
string true
true
/microblaze_0_axi_periph/microblaze_0_axi_periph_to_s00_couplers
bd_intf_net オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_intf_nets] 0]
BD_INTF_PIN
説明
インターフェイスとは共通のファンクションを共有する信号をグループ化したもので、個別信号と複数バスの両方が
含まれます。たとえば、 AXI4-Lite マスターには多くの信号と複数のバスが含まれ、これらはすべて接続に必要です。
これらの信号およびバスをインターフェイスにグループ化すると、Vivado IP インテグレーターで共通のインターフェ
イスが識別できるようになり、自動的に 1 つの手順で自動的に複数の接続が実行されます。
インターフェイスは、 IP-XACT 規格を使用して定義されます。ザイリンクスから提供されている標準インターフェイ
スは、Vivado ツールのインストールディレクトリ data/ip/interfaces にあります。インターフェイスネット、ピン、ポー
トについての詳細は、『Vivado Design Suite ユーザーガイド IP インテグレーターを使用した IP サブシステムの設計』
(UG994) [参照 27] を参照してください。
ブロックデザインインターフェイスピン (bd_intf_pin オブジェクト ) は、ブロックデザインセルの論理的接続ポイ
ントです。インターフェイスピンでは、セルの内部は取り除いて、使用しやすいように簡素化されます。インター
フェイスピンは、階層ブロックデザインセルまたは最下位セルに使用されます。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト X-Ref Target - Figure 2-5
EGBQHW
EGBLQWIBQHW
EGBLQWIBSLQ
EGBFHOO
EGBDGGUBVSDFH
EGBDGGUBVHJ
;
図 2‐5 : ブロックデザインインターフェイスピン
ブロックデザインインターフェイスピンは、ブロックデザインセル (bd_cell) に接続され、ブロックデザインまた
はダイアグラムのインターフェイスネット (bd_intf_net) を使用することで、その他のインターフェイスピン
(bd_intf_pin) またはインターフェイスポート (bd_intf_port) に接続できます。
bd_addr_space、 bd_addr_seg、 bd_cell、および bd_intf_net オブジェクトの bd_intf_pins は、次のように取得できます。
get_bd_intf_pins -of_objects [get_bd_cells clk_wiz_1]
また、次を使用すると、特定の bd_intf ピンの bd_addr_spaces、 bd_addr_segs, bd_cells、および bd_intf_nets を取得する
こともできます。
get_bd_addr_spaces -of_objects [get_bd_intf_pins microblaze_0/*]
プロパティブロックデザインインターフェイスピンオブジェクトの特定のプロパティは、そのピンのタイプによって変わるこ
とがあります。次の表には、マスター AXI インターフェイスのピンオブジェクトに割り当てられたプロパティの一
部をその値の例と共にリストしています。
Property
BRIDGES
CLASS
CONFIG.ADDR_WIDTH
CONFIG.ARUSER_WIDTH
CONFIG.AWUSER_WIDTH
CONFIG.BUSER_WIDTH
CONFIG.CLK_DOMAIN
CONFIG.DATA_WIDTH
CONFIG.FREQ_HZ
CONFIG.ID_WIDTH
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Type
string
string
string
string
string
string
string
string
string
string
Read-only
false
true
true
true
true
true
true
true
true
true
japan.xilinx.com
Visible
false
true
true
true
true
true
true
true
true
true
Value
bd_intf_pin
32
0
0
0
/clk_wiz_0_clk_out1
32
100000000
0
21
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
CONFIG.MAX_BURST_LENGTH
string
CONFIG.NUM_READ_OUTSTANDING
string
CONFIG.NUM_WRITE_OUTSTANDING string
CONFIG.PHASE
string
CONFIG.PROTOCOL
string
CONFIG.READ_WRITE_MODE
string
CONFIG.RUSER_WIDTH
string
CONFIG.SUPPORTS_NARROW_BURST string
CONFIG.WUSER_WIDTH
string
LOCATION
string
MODE
string
NAME
string
PATH
string
TYPE
string
VLNV
string
xilinx.com:interface:aximm_rtl:1.0
true
true
true
true
true
true
true
true
true
false
true
false
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
1
1
1
0.0
AXI4LITE
READ_WRITE
0
0
0
Master
M_AXI_DP
/microblaze_0/M_AXI_DP
ip
bd_intf_pin オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_intf_pins */*] 0]
または、次の Tcl スクリプトを使用すると、各ブロックデザインセルの bd_intf_pin オブジェクトそれぞれのプロパ
ティがレポートされます。
foreach x [get_bd_intf_pins -of_objects [get_bd_cells]] {
puts "Next Interface Pin starts here
..............................................."
report_property -all $x
}
BD_INTF_PORT
説明インターフェイスとは共通のファンクションを共有する信号をグループ化したもので、個別信号と複数バスの両方が
含まれます。たとえば、 AXI4-Lite マスターには多くの信号と複数のバスが含まれ、これらはすべて接続に必要です。
これらの信号およびバスをインターフェイスにグループ化すると、Vivado IP インテグレーターで共通のインターフェ
イスが識別できるようになり、自動的に 1 つの手順で自動的に複数の接続が実行されます。
インターフェイスは、 IP-XACT 規格を使用して定義されます。ザイリンクスから提供されている標準インターフェイ
スは、Vivado ツールのインストールディレクトリ data/ip/interfaces にあります。インターフェイスネット、ピン、ポー
トについての詳細は、『Vivado Design Suite ユーザーガイド IP インテグレーターを使用した IP サブシステムの設計』
(UG994) [参照 27] を参照してください。
ブロックデザインインターフェイスポートは、特別なタイプの階層ピン (ブロックダイアグラムの最上位のピン) で
す。ブロックデザインでは、ポートおよびインターフェイスが FPGA デザイン全体またはシステムレベルデザイン
内外のブロックデザインまたはダイアグラムと外部接続との通信に使用される主なポートになります。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト X-Ref Target - Figure 2-6
EGBSLQ
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
GLDJUDP
EGBLQWIBSLQ
EGBFHOO
EGBDGGUBVSDFH
図 2‐6 : ブロックデザインインターフェイスポート
ブロックデザインインターフェイスポート (bd_intf_port オブジェクト ) はブロックデザインまたはダイアグラムで
発生し、ブロックデザインインターフェイスネット (bd_intf_net) によってブロックデザインセル (bd_cell) のピンま
でに接続されます。ダイアグラムの bd_intf_ports、またはブロックデザインインターフェイスネットへ接続される
ものは、次のように取得できます。
get_bd_intf_ports -of_objects [get_bd_intf_nets]
次を使用すると、 bd_intf_port に接続されるインターフェイスネットを取得することもできます。
get_bd_intf_nets -of_objects [get_bd_intf_ports CLK*]
プロパティブロックデザインインターフェイスポートオブジェクトの特定のプロパティは、そのポートのタイプによって変わ
ることがあります。次の表には、クロックの bd_intf_port オブジェクトに割り当てられたプロパティの一部をその値
の例と共にリストしています。
Property
CLASS
LOCATION
MODE
NAME
PATH
VLNV
Type
string
string
string
string
string
string
Read-only
true
false
true
false
true
true
Visible
true
true
true
true
true
true
Value
bd_intf_port
1950 430
Master
ddr4_sdram
/ddr4_sdram
xilinx.com:interface:ddr4_rtl:1.0
bd_intf_port オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_intf_ports] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
BD_NET
説明
ブロックデザインネット (bd_net オブジェクト ) は、 IP インテグレーターブロックデザインセルのピンをその他の
ピンまたは外部ポートに接続します。 bd_net オブジェクトは、複数レベルのデザイン階層を介して接続され、ブロッ
クデザインセルが接続されます。すべてのネットには、デザインで識別できるような名前が付きます。これらのネッ
トへ接続されるすべてのブロックデザインセル、ピン、およびポートは電気的に接続されています。
関連オブジェクト X-Ref Target - Figure 2-7
EGBSLQ
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
EGBFHOO
GLDJUDP
EGBDGGUBVSDFH
図 2‐7 : ブロックデザインネット
ブロックデザインネット (bd_net オブジェクト ) はブロックデザインまたはダイアグラムで発生し、ポート (bd_port)
に接続され、ピン (bd_pin) を介してダイアグラムのブロックデザインセル (bd_cell) に接続されます。ダイアグラム
の bd_nets、 bd_cell、 bd_pin、および bd_port オブジェクトは次のように取得できます。
get_bd_nets -of_objects [get_bd_ports]
また、特定の bd_net に接続される bd_cells、 bd_pins、または bd_port オブジェクトは次のように取得できます。
get_bd_cells -of_objects [get_bd_nets clk_wiz*]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
プロパティ
bd_net オブジェクトのプロパティには次のものがあります。
Property
CLASS
NAME
PATH
Type
string
string
string
Read-only
true
false
true
Visible
true
true
true
Value
bd_net
clk_wiz_1_locked
/clk_wiz_1_locked
bd_net オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまた
は Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_nets] 0]
BD_PIN
説明
ブロックデザインピン (bd_pin オブジェクト ) は、ブロックデザインセルの論理的接続ポイントです。ブロックデ
ザインピンを使用すると、セルの内部ロジックを取り除いて、使用しやすいように簡素化できます。ピンは、スカ
ラーまたはバスピンで、階層ブロックデザインセルまたは最下位セルで使用できます。
関連オブジェクト X-Ref Target - Figure 2-8
EGBSLQ
EGBQHW
GLDJUDP
EGBLQWIBQHW
EGBFHOO
EGBDGGUBVSDFH
図 2‐8 : ブロックデザインピン
図 2-8 に示すように、ブロックデザインピンは、ブロックデザインセル (bd_cell) に接続され、ブロックデザインま
たはダイアグラムのネット (bd_net) を使用することで、その他のピン (bd_pin) またはポート (bd_port) に接続できま
す。
bd_cell および bd_net オブジェクトの bd_pins は、次のように取得できます。
get_bd_pins -of_objects [get_bd_cells clk_wiz_1]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
また、次を使用すると、特定の bd_pin の bd_cell または bd_net を取得することもできます。
get_bd_cells -of [get_bd_pins */Reset]
プロパティ
ブロックデザインピンオブジェクトの特定のプロパティは、そのピンのタイプによって変わることがあります。次
の表には、 Vivado Design Suite で CLK タイプの bd_pin オブジェクトに割り当てられたプロパティの一部をその値の
例と共にリストしています。
Property
Type
Read-only Visible Value
CLASS
string true
true
bd_pin
CONFIG.ASSOCIATED_BUSIF string true
true
CONFIG.ASSOCIATED_RESET string true
true
CONFIG.CLK_DOMAIN
string true
true
design_migU_mig_0_1_c0_ddr4_ui_clk
CONFIG.FREQ_HZ
string true
true
250000000
CONFIG.PHASE
string true
true
0.00
DIR
string true
true
I
INTF
string true
true
FALSE
LEFT
string true
true
LOCATION
string false
true
NAME
string false
true
clk_in1
PATH
string true
true
/clk_wiz_0/clk_in1
RIGHT
string true
true
TYPE
string true
true
clk
bd_net オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまた
は Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_pins */*] 0]
BD_PORT
説明
ブロックデザインポートは、特別なタイプの階層ピン (ダイアグラムの最上位のピン) です。ブロックデザインでは、
ポートは、 FPGA デザイン全体またはシステムレベルデザイン内外のブロックデザインまたはダイアグラムとの外
部接続との通信に使用される主なポートです。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト X-Ref Target - Figure 2-9
EGBSLQ
EGBSRUW
EGBLQWIBSRUW
EGBQHW
EGBLQWIBQHW
GLDJUDP
EGBFHOO
EGBDGGUBV
図 2‐9 : ブロックデザインポート
ブロックデザインポート (bd_port オブジェクト ) はブロックデザインまたはダイアグラムで発生し、ブロックデザ
インネット (bd_net) によって、ダイアグラムのブロックデザインセル (bd_cell) のピン (bd_pin) まで接続されます。
ダイアグラムの bd_ports、またはブロックデザインネットへ接続されるものは、次のように取得できます。
get_bd_ports -of_objects [get_bd_nets]
次を使用すると、 bd_port オブジェクトに接続されるインターフェイスネットを取得できます。
get_bd_nets -of_objects [get_bd_ports aux_reset_in]
プロパティブロックデザインポートオブジェクトの特定のプロパティは、そのポートのタイプによって変わることがあります。
次の表には、 Vivado Design Suite で RESET タイプの bd_port オブジェクトに割り当てられたプロパティの一部をその
値の例と共にリストしています。
Property
CLASS
CONFIG.POLARITY
DIR
INTF
LEFT
LOCATION
NAME
PATH
RIGHT
TYPE
Type
string
string
string
string
string
string
string
string
string
string
Read-only
true
false
true
true
false
false
false
true
false
true
Visible
true
true
true
true
true
true
true
true
true
true
Value
bd_port
ACTIVE_LOW
I
FALSE
130 560
aux_reset_in
/aux_reset_in
rst
bd_port オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまた
は Tcl コンソールに貼り付けます。
report_property -all [lindex [get_bd_ports] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
BEL
説明
BEL または基本エレメントは、デザインのネットリストビューの最下位セルに該当するもので、ターゲットザイリ
ンクス FPGA のデバイスオブジェクトで、フリップフロップ、 LUT、キャリーロジックなどの基本ネットリストオ
ブジェクトをデバイスに配置またはマップするためのものです。
BEL はデバイス上でスライスや I/O ブロック (IOB) などの SITE オブジェクトにまとめられています。1 つのサイトに
は BEL が 1 つまたは複数存在します。この BEL を使用して、デザインネットリストをターゲットデバイスの特定の
ロケーションやデバイスリソースにロジックを割り当てます。
ザイリンクス FPGA ごとにさまざまな異なる BEL タイプがあります。次は、 Kintex®-7 パーツ、 XC7K70TFBG676 の
BEL のタイプです。 BEL には、次のようにさまざまなタイプがあります。
AFF AFF2
BFF BFF2
BITSLICE_CONTROL_BEL
BSCAN1 BSCAN2 BSCAN3 BSCAN4 BSCAN_BSCAN
BUFCE_BUFCE BUFCE_BUFCE_LEAF BUFCE_BUFCE_ROW
BUFFER
BUFGCE_DIV_BUFGCE_DIV BUFGCTRL_BUFGCTRL BUFG_GT_BUFG_GT BUFG_GT_BUFG_GT_SYNC
BUFHCE_BUFHCE BUFIO_BUFIO BUFMRCE_BUFMRCE BUFR_BUFR
CAPTURE_CAPTURE
CARRY4 CARRY8
CFF CFF2
CFG_IO_ACCESS
DCIRESET DCIRESET_DCIRESET
DFF DFF2
DNA_PORT DNA_PORT_DNA_PORT
DSP48E1_DSP48E1 DSP_ALU DSP_A_B_DATA DSP_C_DATA DSP_MULTIPLIER DSP_M_DATA
DSP_OUTPUT DSP_PREADD DSP_PREADD_DATA
EFF EFF2
EFUSE_USR EFUSE_USR_EFUSE_USR
F7MUX F8MUX F9MUX
FFF FFF2
FF_INIT
FIFO18E1_FIFO18E1
FRAME_ECC FRAME_ECC_FRAME_ECC
GCLK_DELAY
GFF GFF2
GTHE3_CHANNEL_GTHE3_CHANNEL
GTHE3_CHANNEL_IPAD1 GTHE3_CHANNEL_IPAD2
GTHE3_CHANNEL_OPAD1 GTHE3_CHANNEL_OPAD2
GTHE3_COMMON_GTHE3_COMMON
GTHE3_COMMON_PADN GTHE3_COMMON_PADP
GTXE2_CHANNEL_GTXE2_CHANNEL GTXE2_COMMON_GTXE2_COMMON
HARD0 HARD1
HARD_SYNC_SYNC_UNIT
HFF HFF2
HPIOBDIFFINBUF_DIFFINBUF HPIOBDIFFOUTBUF_DIFFOUTBUF
HPIOB_IBUFCTRL
HPIOB_INBUF HPIOB_OUTBUF
HPIOB_PAD HPIOB_PULL
HPIO_OUTINV HPIO_VREF
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
HRIODIFFINBUF_DIFFINBUF HRIODIFFOUTBUF_DIFFOUTBUF
HRIO_IBUFCTRL
HRIO_INBUF HRIO_OUTBUF
HRIO_OUTINV HRIO_PAD HRIO_PULL
IBUFDS0_GTE3 IBUFDS1_GTE3 IBUFDS_GTE2_IBUFDS_GTE2
ICAP_BOT ICAP_ICAP ICAP_TOP
IDELAYCTRL_IDELAYCTRL
IDELAYE2_FINEDELAY_IDELAYE2_FINEDELAY
IDELAYE2_IDELAYE2
ILOGICE2_IFF
ILOGICE3_IFF ILOGICE3_ZHOLD_DELAY
INVERTER
IN_FIFO_IN_FIFO
IOB18M_INBUF_DCIEN IOB18M_OUTBUF_DCIEN IOB18M_TERM_OVERRIDE
IOB18S_INBUF_DCIEN IOB18S_OUTBUF_DCIEN IOB18S_TERM_OVERRIDE
IOB18_INBUF_DCIEN IOB18_OUTBUF_DCIEN IOB18_TERM_OVERRIDE
IOB33M_INBUF_EN IOB33M_OUTBUF IOB33M_TERM_OVERRIDE
IOB33S_INBUF_EN IOB33S_OUTBUF IOB33S_TERM_OVERRIDE
IOB33_INBUF_EN IOB33_OUTBUF IOB33_TERM_OVERRIDE
LUT5 LUT6
LUT_OR_MEM5 LUT_OR_MEM6
MASTER_JTAG
MMCME2_ADV_MMCME2_ADV MMCME3_ADV_MMCM_TOP
OBUFDS0_GTE3 OBUFDS1_GTE3
ODELAYE2_ODELAYE2
OLOGICE2_MISR OLOGICE2_OUTFF OLOGICE2_TFF
OLOGICE3_MISR OLOGICE3_OUTFF OLOGICE3_TFF
OUT_FIFO_OUT_FIFO
PAD
PCIE_2_1_PCIE_2_1 PCIE_3_1_PCIE_3_1
PHASER_IN_PHY_PHASER_IN_PHY PHASER_OUT_PHY_PHASER_OUT_PHY
PHASER_REF_PHASER_REF
PHY_CONTROL_PHY_CONTROL
PLLE2_ADV_PLLE2_ADV PLLE3_ADV_PLL_TOP PLL_SELECT_BEL
PMV2_PMV2
PULL_OR_KEEP1
RAMB18E1_RAMB18E1 RAMB18E2_U_RAMB18E2 RAMBFIFO18E2_RAMBFIFO18E2
RAMBFIFO36E1_RAMBFIFO36E1 RAMBFIFO36E2_RAMBFIFO36E2
REG_INIT
RIU_OR_BEL
RXTX_BITSLICE
SELMUX2_1
SLICEL_A5LUT SLICEL_A6LUT
SLICEL_B5LUT SLICEL_B6LUT
SLICEL_C5LUT SLICEL_C6LUT
SLICEL_CARRY4_AMUX SLICEL_CARRY4_AXOR
SLICEL_CARRY4_BMUX SLICEL_CARRY4_BXOR
SLICEL_CARRY4_CMUX SLICEL_CARRY4_CXOR
SLICEL_CARRY4_DMUX SLICEL_CARRY4_DXOR
SLICEL_D5LUT SLICEL_D6LUT SLICEL_E5LUT
SLICEL_E6LUT SLICEL_F5LUT SLICEL_F6LUT
SLICEL_G5LUT SLICEL_G6LUT SLICEL_H5LUT
SLICEL_H6LUT SLICEM_A5LUT SLICEM_A6LUT
SLICEM_B5LUT SLICEM_B6LUT SLICEM_C5LUT
SLICEM_C6LUT SLICEM_CARRY4_AMUX SLICEM_CARRY4_AXOR
SLICEM_CARRY4_BMUX SLICEM_CARRY4_BXOR
SLICEM_CARRY4_CMUX SLICEM_CARRY4_CXOR
SLICEM_CARRY4_DMUX SLICEM_CARRY4_DXOR
SLICEM_D5LUT SLICEM_D6LUT
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
SLICEM_E5LUT SLICEM_E6LUT
SLICEM_F5LUT SLICEM_F6LUT
SLICEM_G5LUT SLICEM_G6LUT
SLICEM_H5LUT SLICEM_H6LUT
STARTUP STARTUP_STARTUP
SYSMONE1_SYSMONE1 SYSMON_IPAD1 SYSMON_IPAD2
TRISTATE_TX_BITSLICE
USR_ACCESS USR_ACCESS_USR_ACCESS
XADC_XADC
XIPHY_FEEDTHROUGH_BEL
関連オブジェクト X-Ref Target - Figure 2-10
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
6/5
;
図 2‐10 : BEL オブジェクト
30 ページの図 2-10 にあるように、ネットリストデザインの最下位セルはターゲットパーツの BEL にマップするこ
とができます。 BEL はターゲットザイリンクスデバイスのサイトにまとめられ、 BEL とサイトの両方がタイルとク
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
ロック領域にまとめられます。各 BEL にはセルのピンにマップする BEL ピンがあり、また BEL がネットリストオ
ブジェクトであるネットへの接続点になります。
次を使用すると、 SLR、サイト、セル、クロック領域、ネットの BEL を取得できます。
get_bels -of [get_clock_regions X1Y3]
セル、サイト、タイル、 BEL オブジェクトのBEL ピンも次のように取得できます。
get_cells -of [get_bels SLICE_X104Y100/B6LUT]
プロパティ
BEL オブジェクトに割り当てられるプロパティはタイプによって異なります。次は、 BEL の BUFIO タイプに割り当
てられたプロパティとその値の例を示しています。
Property
CLASS
CONFIG.DELAY_BYPASS.VALUES
IS_RESERVED
IS_TEST
IS_USED
NAME
NUM_BIDIR
NUM_CONFIGS
NUM_INPUTS
NUM_OUTPUTS
NUM_PINS
PROHIBIT
TYPE
Type
string
string
bool
bool
bool
string
int
int
int
int
int
bool
string
Read-only
true
true
true
true
true
true
true
true
true
true
true
false
true
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
bel
FALSE, TRUE
0
0
0
BUFIO_X0Y13/BUFIO
0
1
1
1
2
0
BUFIO_BUFIO
BEL オブジェクトに割り当てられるプロパティは TYPE によって異なります。上記にリストされている BEL の各タ
イプのプロパティを確認するには、 report_property コマンドを使用します。
report_property -all [lindex [get_bels -filter {TYPE == <BEL_TYPE>}] 0]
<BEL_TYPE> にはリストされている BEL タイプの 1 つが入ります。次は、その例です。
report_property -all [lindex [get_bels -filter {TYPE == SLICEM_CARRY4_AXOR}] 0]
report_property -all [lindex [get_bels -filter {TYPE == LUT5}] 0]
report_property -all [lindex [get_bels -filter {TYPE == IOB33S_OUTBUF}] 0]
ヒント : report_property コマンドは、現在のデザインで関連オブジェクトが見つからなかった場合、オブジェクトが
見つからないという内容の警告メッセージを返すことがあります。このコマンドの詳細は、『Vivado Design Suite Tcl
コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
BEL_PIN
説明 X-Ref Target - Figure 2-11
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
DJH
Q
6LWH
6LWH3LQ
6LWH3LS
3LS
DQN
7LOH
2
GDUG
6/5
;
図 2‐11 : BEL_PIN オブジェクト BEL_PIN は、 BEL オブジェクトのピンまたは接続ポイントで、
ロジック CELL の PIN (NET の接続ポイント ) のようなネットリストオブジェクトに関連するデバイスオブジェクト
です。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト図 2-11 に示すように、 BEL_PIN オブジェクトは、 BEL および SITE デバイスリソースと、 PIN および NET ネットリ
ストオブジェクトに関連しています。次の Tcl コマンド形式を使用すると、BEL、SITE、PIN、または NET の BEL_PIN
を取得できます。
get_bel_pins -of_objects [get_pins usbEngine0/usbEngineSRAM/Ram_reg_9/CLKARDCLK]
また、 SLR、および BEL_PIN が存在する TILE や、 BEL_PIN に関連する NODE も取得できます。
get_slr -of_objects [get_bel_pins SLICE_X8Y176/D5LUT/WA5]
プロパティ
次は BEL_PIN オブジェクトに割り当てられたプロパティとその値の例です。
Property
CLASS
DIRECTION
INDEX
INDEX_IN_BEL
INDEX_IN_BUS
INDEX_IN_ELEMENT
INDEX_IN_TILE
IS_BAD
IS_BIDIR
IS_CLOCK
IS_DATA
IS_ENABLE
IS_INPUT
IS_OPTIONALLY_INVERTIBLE
IS_OUTPUT
IS_PART_OF_BUS
IS_RESET
IS_SET
IS_TEST
IS_USED
NAME
SITE_ID
SPEED_INDEX
Type
string
enum
int
int
int
int
int
bool
bool
bool
bool
bool
bool
bool
bool
bool
bool
bool
bool
bool
string
int
int
Read-only
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
false
true
true
true
true
true
true
true
true
true
Value
bel_pin
IN
1
1
1023
1
65535
0
0
0
0
1
1
0
0
0
0
0
0
0
IOB_X0Y197/OUTBUF/TRI
188
0
Vivado Design Suite Tcl シェルまたは Tcl コンソールで次の FOREACH ループを使用すると、特定 BEL オブジェクト
の BEL_PIN すべてのプロパティをレポートできます。
foreach x [get_bel_pins -of [get_bels <bel_name>]] {
puts "****************** $x *****************"
report_property -all $x
}
<bel_name> は、レポートする BEL オブジェクトの名前です。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
CELL
説明
CELL は、ネットリストロジックオブジェクトのインスタンスで、最下位セルであったり、階層セルであったりしま
す。最下位セルはプリミティブまたはプリミティブマクロで、ネットリストにはロジックの詳細はありません。階層
セルはモジュールまたはブロックで、 1 つ以上のレベルのロジックを含み、最終的には最下位セルも含みます。
関連オブジェクト X-Ref Target - Figure 2-12
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
図 2‐12 : CELL オブジェクト
図 2-12 にあるように、セルには外部ネットリストを定義するためネットに接続されているピンがあります。階層セ
ルにはピンに関連付けられているポートも含まれ、階層の内部ネットリストを定義するためネットに内部接続されて
います。
最下位セルはターゲットのザイリンクス FPGA のデバイスリソースに配置またはマップされます。フリップフロッ
プ、 LUT、 MUX などの基本ロジックの場合、セルは BEL オブジェクトに配置され、 BRAM や DSP などの大型ロジッ
クセルの場合、セルはサイトオブジェクトに配置されます。 BEL はさらに大きなサイトであるスライスにもまとめ
られるので、セルは BEL およびサイトオブジェクトに関連付けることができるのです。サイトはクロック領域およ
びタイルにまとめられます。
また、セルはデザインのタイミングパスに関連付けられるので、 DRC 違反にも関連付けることができ、デザインに
関する問題をすばやく見つけ出し解決するのに役立ちます。
次を使用すると、ピン、タイミングパス、ネット、 BEL、クロック領域、サイト、または DRC 違反に関連付けられ
たセルを取得できます。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
get_cells -of [get_nets clk]
プロパティ最下位セルオブジェクトには、次のように PRIMITIVE_GROUP、 PRIMITIVE_SUBGROUP、 PRIMITIVE_TYPE とい
うプロパティで定義されているタイプがあります。
表 2‐1 :
PRIMITIVE_GROUP
PRIMITIVE_SUBGROUP
PRIMITIVE_TYPE
BLOCKRAM
BRAM
BLOCKRAM.BRAM.RAMB18E2
BLOCKRAM.BRAM.RAMB36E2
CLB
CARRY
CLB.CARRY.CARRY8
LUT
CLB.LUT.LUT1
CLB.LUT.LUT2
CLB.LUT.LUT3
CLB.LUT.LUT4
CLB.LUT.LUT5
CLB.LUT.LUT6
LUTRAM
CLB.LUTRAM.RAM32M
CLB.LUTRAM.RAM32M16
CLB.LUTRAM.RAM32X1D
MUXF
CLB.MUXF.MUXF7
CLB.MUXF.MUXF8
SRL
CLB.SRL.SRL16E
CLB.SRL.SRLC16E
CLB.SRL.SRLC32E
Others
CLB.others.LUT6_2
BUFFER
CLOCK.BUFFER.BUFGCE
CLOCK.BUFFER.BUFGCE_DIV
PLL
CLOCK.PLL.MMCME3_ADV
CLOCK.PLL.PLLE3_ADV
CONFIGURATION
BSCAN
CONFIGURATION.BSCAN.BSCANE2
I/O
BDIR_BUFFER
I/O.BIDIR_BUFFER.IOBUFDS
BITSLICE
I/O.BITSLICE.BITSLICE_CONTROL
I/O.BITSLICE.RIU_OR
I/O.BITSLICE.RXTX_BITSLICE
I/O.BITSLICE.TX_BITSLICE_TRI
INPUT_BUFFER
I/O.INPUT_BUFFER.HPIO_VREF
I/O.INPUT_BUFFER.IBUF
I/O.INPUT_BUFFER.IBUFDS
OUTPUT_BUFFER
I/O.OUTPUT_BUFFER.IOBUFE3
I/O.OUTPUT_BUFFER.OBUF
I/O.OUTPUT_BUFFER.OBUFDS
CLOCK
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PRIMITIVE_GROUP
PRIMITIVE_SUBGROUP
PRIMITIVE_TYPE
others
others.others.others
OTHERS.others.AND2B1L
OTHERS.others.GND
OTHERS.others.VCC
REGISTER
SDR
REGISTER.SDR.FDCE
REGISTER.SDR.FDPE
REGISTER.SDR.FDRE
REGISTER.SDR.FDSE
RTL_GATE
buf
RTL_GATE.buf.RTL_INV
logical
RTL_GATE.logical.RTL_AND
RTL_GATE.logical.RTL_OR
RTL_GATE.logical.RTL_XOR
ram
RTL_MEMORY.ram.RTL_RAM
rom
RTL_MEMORY.rom.RTL_ROM
RTL_MUX
mux
RTL_MUX.mux.RTL_MUX
RTL_OPERATOR
arithmetic
RTL_OPERATOR.arithmetic.RTL_ADD
RTL_OPERATOR.arithmetic.RTL_MULT
RTL_OPERATOR.arithmetic.RTL_SUB
equality
RTL_OPERATOR.equality.RTL_EQ
shift
RTL_OPERATOR.shift.RTL_RSHIFT
flop
RTL_REGISTER.flop.RTL_REG
OTHERS
RTL_MEMORY
REGISTER
すべてのセルに共通のプロパティセットがありますが、各セルのグループ、サブグループおよびタイプにも独自のプ
ロパティがある場合があります。PRIMITIVE_GROUP、PRIMITIVE_SUBGROUP または PRIMITIVE_TYPE プロパティ
の値でフィルターすると、特定タイプのセルオブジェクトのプロパティを確認できます。
PRIMITIVE_TYPE は列挙プロパティで、定義された値は list_property_value コマンドで戻されます。
list_property_value -class cell PRIMITIVE_TYPE
ただし、デザインには定義された PRIMITIVE_TYPE ごとにセルはおそらく含まれません。次の Tcl コードでは、デ
ザイン中の階層が検索され、デザインのすべてのセルの PRIMITIVE_TYPE プロパティが返されます。
foreach x [get_cells -hierarchical *] {
lappend primTypes [get_property PRIMITIVE_TYPE $x] }
join [lsort -unique $primTypes] \n
次のコマンドを使用すると、返されたリスト ($primTypes) から特定の PRIMITIVE_TYPE のプロパティを確認でき
ます。
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE == <val>}] 0]
<val> には具体的な PRIMITIVE_TYPE を指定します。たとえば、 BLOCKRAM.BRAM.RAM18E2 タイプのセルのプロ
パティを返すには、次のコマンドを使用します。
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==
"BLOCKRAM.BRAM.RAMB18E2"}] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
ヒント : report_property コマンドは、現在のデザインで関連オブジェクトが見つからなかった場合、オブジェクトが
見つからないという内容の警告メッセージを返すことがあります。このコマンドの詳細は、『Vivado Design Suite Tcl
コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。
次の Tcl コマンドを使用すると、階層セルまたは非最下位セルからプロパティを戻すこともできます。
report_property -all [lindex [get_cells -hier -filter {!IS_PRIMITIVE}] 0]
もちろん、特定セルのプロパティを単に返すこともできます。
report_property -all [get_cells <cell_name>]
CLOCK
説明 CLOCK オブジェクトを使用すると、 Vivado Design Suite で時間基準が考慮されるようになり、信頼性を持ってレジス
タ間のデータを伝送できるようになります。 Vivado タイミングエンジンでは、 CLOCK オブジェクトのプロパティを
使用して、デザインのセットアップ要件とホールド要件を計算し、スラック計算でデザインタイミングマージンを
レポートします。タイミングパスをできるだけ正確に網羅するためには、 CLOCK オブジェクトを正しく定義する必
要があります。
クロックは、 PERIOD と WAVEFORM プロパティを使用して定義します。 PERIOD (周期) はナノ秒で指定し、クロッ
クサイクルの長さを定義します。これは波形が繰り返す時間の間隔に対応します。波形は、クロック周期内の立ち上
がりエッジおよび立ち下がりエッジの絶対時間 (ns) のリストです。クロックの定義については、『Vivado Design Suite
ユーザーガイド : 制約の使用』 (UG903) [参照 19] を参照してください。
周期および波形は、クロックの理想的な特性を表します。クロックが FPGA デバイスに入力され、クロックツリー
を介して伝搬されると、クロックエッジに遅延が発生し、ノイズおよびハードウェアの動作により変動する可能性が
あります。これらはクロックネットワークレイテンシおよびクロックのばらつきと呼ばれます。 Vivado Design Suite
では、クロックはデフォルトでレイテンシおよびばらつきを含む伝搬されたクロックとして処理され、クロックツ
リー挿入遅延およびばらつきを含む正確なスラック値が算出されます。
Vivado ツールでは、さまざまなタイプのクロックがサポートされます。
•
プライマリクロック - プライマリ入力ポートまたはギガビットトランシーバーピンを介して Vivado デザイン
に入力するシステムレベルのクロックで、 create_clock コマンドで定義します。プライマリクロックのデザ
インソースでは、遅延値を計算する際に Vivado タイミングエンジンで使用されるタイムゼロおよび伝搬ポイン
トを定義します。
•
仮想クロック - デザインのどのネットリストエレメントにも物理的に接続されていない CLOCK オブジェクト
で、クロックを割り当てるソースオブジェクトを指定せずに create_clock コマンドで定義します。
•
生成クロック - MMCM などのクロック調整ブロックと呼ばれる特別なセルまたはユーザーロジックにより駆動
されます。生成クロックは、 create_generated_clock コマンドでマスタークロックから派生されたもので、
IS_GENERATED プロパティが含まれます。生成クロックの周期および波形を指定する代わりに、マスタークロッ
クが調整回路でどのように変換されるかを記述する必要があります。
クロックは、専用デバイスリソースを使用してデザインに伝搬されます。クロックリソースの詳細については、『7
シリーズ FPGA クロッキングリソースユーザーガイド』 (UG472) [参照 3] または『UltraScale アーキテクチャクロッ
キングリソースユーザーガイド』 (UG572) [参照 9] を参照してください。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト X-Ref Target - Figure 2-13
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
図 2‐13 : CLOCK オブジェクト CLOCK オブジェクトは、そのソースである PORT、 NET、 CELL、または PIN に関連しており、 create_clock コ
マンドで定義されます。ネットリスト
オブジェクトに関連するクロックは、 get_clock
または
get_generated_clocks コマンドを使用すると取得できます。
get_clocks -of_objects [get_ports <port_name>]
クロックに関連するネットリストオブジェクト (NET、 PIN、 PORT) を取得することもできます。
get_nets -of_objects [get_clocks]
プロパティ
次はクロックオブジェクトに割り当てられたプロパティとその値の例です。
Property
CLASS
DIVIDE_BY
DUTY_CYCLE
EDGES
EDGE_SHIFT
INPUT_JITTER
IS_GENERATED
IS_INVERTED
IS_PROPAGATED
IS_USER_GENERATED
IS_VIRTUAL
MASTER_CLOCK
MULTIPLY_BY
NAME
PERIOD
SOURCE
SOURCE_PINS
SYSTEM_JITTER
WAVEFORM
Type
string
int
double
int*
double*
double
bool
bool
bool
bool
bool
clock
int
string
double
pin
string*
double
double*
Read-only
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
clock
0.000
1
0
1
0
0
sysClk
1
fftClk_0
10.000
clkgen/mmcm_adv_inst/CLKIN1
clkgen/mmcm_adv_inst/CLKOUT5
0.050
0.000 5.000
report_property コマンドを使用すると、 CLOCK オブジェクトに割り当てられたプロパティを確認できます。詳
細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。特定クロック
のプロパティを確認するには、 Vivado Design Suite の Tcl シェルまたは Tcl コンソールで次のコマンドを使用します。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
report_property -all [get_clocks <clock_name>]
<clock_name> は、レポートするクロックの名前です。
CLOCK_REGION
X-Ref Target - Figure 2-14
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
6/5
;
図 2‐14 : CLOCK_REGION オブジェクト説明クロック供給目的で、各デバイスはクロック領域に分割されます。 CLOCK_REGION は、ザイリンクス FPGA、また
はクロックリソースのセットが使用されるデバイスのエリアを区別するデバイスオブジェクトです。クロック領域
には、コンフィギャラブルロジックブロック (CLB)、 DSP スライス、ブロック RAM、インターコネクト、関連する
クロックが含まれます。
クロック領域の数は、デバイスのサイズによって異なります。 UltraScale デバイスは、分割されたクロック領域の列
と行に分割されます。これらのクロック領域は、タイルに並べられ、デバイスの幅半分には広がらないので、前の
ファミリとは異なります。
UltraScale デバイスの場合、クロック領域の高さは、 60 個分の CLB、 24 個分の DSP スライス、 12 個分のブロック
RAM で、中央には水平クロックスパイン (HCS) があります。クロック領域に一致する間隔にはバンクごとに I/O が
52 個、ギガビットトランシーバー (GT) が 4 つあります。
7 シリーズデバイスの場合、クロック領域には 50 個の CLB、 50 個の I/O を含む I/O バンク 1 つ、真ん中には水平ク
ロック行 (HROW) があります。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
クロック領域の I/O バンクには、クロック領域内のクロック配線リソースにユーザークロックを使用する CC (Clock
Capable) ピンが含まれます。
クロック領域とそこに含まれるリソースの詳細については、『7 シリーズ FPGA クロッキングリソースユーザーガイ
ド』 (UG472) [参照 3] または『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572) [参照 9] を
参照してください。
関連オブジェクト CLOCK_REGION オブジェクトは、クロック領域のあるデバイスの SLR (Super Logic Region)、またはクロック領域で
見つかった TILE、 SITE、または PACKAGE_BANK デバイスオブジェクトに関連づけれられています。また、 CELL
ネットリストオブジェクトが配置されている CLOCK_REGION を取得することもできます。
次のような Tcl コマンドを使用すると、関連オブジェクトの CLOCK_REGION を取得でき、指定セルが配置されるク
ロック領域が返されます。
get_clock_regions -of [get_cells usbEngine0/u1/u0/crc16_sum_reg[7]]
また、 CLOCK_REGION に関連付けられている、または CLOCK_REGION にある SLR、 TILE、 SITE、 BEL、および
IO_BANK デバイスオブジェクトを取得することもできます。たとえば、次の Tcl コマンドを使用すると、指定セル
が配置された同じクロック領域にある I/O バンクが返されます。
get_iobanks -of_objects [get_clock_regions -of \
[get_cells usbEngine0/u1/u0/crc16_sum_reg[7]]]
プロパティ
report_property コマンドを使用すると、CLOCK_REGION のプロパティを確認できます。詳細は、『Vivado Design
Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。
次は clock_region オブジェクトに割り当てられたプロパティとその値の例です。
Property
BOTTOM_RIGHT_TILE
CLASS
COLUMN_INDEX
FULL_NAME
NAME
NUM_SITES
ROW_INDEX
TOP_LEFT_TILE
Type
string
string
int
string
string
int
int
string
Read-only
true
true
true
true
true
true
true
true
Visible
true
true
true
true
true
true
true
true
Value
NULL_X116Y105
clock_region
1
CLOCKREGION_X1Y2
X1Y2
1418
2
CLBLL_L_X26Y149
特定の CLOCK_REGION のプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property -all [get_clock_regions <name>]
<name> は、レポートするクロック領域の名前です。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
DIAGRAM
説明
ブロックデザイン (.bd) は、 Vivado Design Suite の IP インテグレーター機能で作成されたインターコネクトされた IP
コアの複雑なシステムです。 Vivado IP インテグレーター機能を使用すると、 Vivado IP カタログからの IP をインスタ
ンシエートおよびインターコネクトして、複雑なデザインを作成できます。ブロックデザインは、ディスク上のファ
イル (.bd) に書き込むことのできる階層デザインですが、Vivado ツールメモリ内でダイアグラムオブジェクトとして
格納されます。
ブロックデザインは、通常インターフェイスレベルで構築されて生産性が向上するようになっていますが、ポート
またはピンレベルで編集することでより細かく制御することもできます。 Vivado Design Suite プロジェクトには、デ
ザイン階層のさまざまなレベルに複数のダイアグラムを含めることができますし、最上位デザインとして 1 つのダイ
アグラムを指定することもできます。
関連オブジェクト
10 ページの図 1-2 に示すように、ダイアグラムオブジェクトには bd_cells、 bd_nets、および bd_ports など、その他の
IP インテグレーターブロックデザイン (bd) オブジェクトが含まれます。これらのオブジェクト間の関係は、セル、
ピン、ネットなどの標準的なネットリストオブジェクト間の関係と類似しています。ユーザーは、指定したダイアグ
ラムオブジェクトからセル、アドレス空間、アドレスセグメント、ネット、ピン、ポート、インターフェイスネッ
ト、インターフェイスピンおよびインターフェイスポートなどのブロックデザインの各オブジェクトを取得できま
す。
たとえば、ブロックデザインのネットを取得するには、次の Tcl コマンドを使用します。
get_bd_nets -of_objects [current_bd_design]
プロパティ
次の表には、 Vivado Design Suite でダイアグラムオブジェクトに割り当てられたプロパティをその値の例と共にリス
トしています。
Property
CLASS
COLOR
FILE_NAME
NAME
USE_IP_SHARED_DIR
Type
string
string
string
string
bool
Read-only
true
false
true
true
false
Visible
true
true
true
true
true
Value
diagram
design_1.bd
design_1
1
ダイアグラムオブジェクトのプロパティは、次のコマンドを使用して確認できます。
report_property -all [lindex [get_bd_designs] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
HW_AXI
説明 JTAG-to-AXI Master コア (ハードウェア AXI オブジェクト ) は、 AXI トランザクションを駆動し、ザイリンクス FPGA
デバイス (ハードウェアデバイスオブジェクト ) 上の AXI 信号を駆動する AXI マスターとして機能するカスタマイ
ズ可能な IP コアです。 AXI Master コアは、 AXI4 インターフェイスおよび AXI-Lite プロトコルをサポートします。
AXI データバスの幅は設定可能です。 AXI コアでは、 AXI4 インターコネクトを介してメモリにマップされた
AXI4-Lite または AXI4 スレーブを駆動できます。このコアは、マスターとしてインターコネクトに接続することも可
能です。
JTAG to AXI Master コアは、ザイリンクス IP カタログから RTL コードにインスタンシエートする必要があります。
JTAG-to-AXI コアの詳細は、『LogiCORE IP JTAG to AXI Master 製品ガイド』 (PG174) [参照 28] を参照してください。
関連オブジェクト X-Ref Target - Figure 2-15
KZBFIJPHP
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
KZBVLR
KZBYLR
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
KZBVLRBOLQN
UREH
KZBVLRBJW
KZBVLRBSOO
KZBD[LBW[Q
KZBVLRBW[
KZBVLRBU[
図 2‐15 : ハードウェア AXI オブジェクト AXI マスターコアは、ザイリンクス IP カタログから RTL ソースファイルのデザインに追加できます。 AXI コアは、
get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado Design Suite の
ハードウェアマネージャーで検索される AXI マスターコアオブジェクト (hw_axi) ではありませんが、関連はしてい
ます。
hw_axi コアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハードウェアマネージャーに
含まれます。 hw_device の hw_axi は次のように取得できます。
get_hw_axis -of [get_hw_devices]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
また、 hw_axi コアには関連する AXI トランザクションも含まれ、次のように取得できます。
get_hw_axi_txns -of [get_hw_axis]
プロパティ report_property コマンドを使用すると、 hw_axi コアに割り当てられたプロパティを確認できます。詳細は、『Vivado
Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は hw_axi オブジェクトに
割り当てられたプロパティとその値の例です。
Property
CLASS
HW_CORE
NAME
PROTOCOL
STATUS.AXI_READ_BUSY
STATUS.AXI_READ_DONE
STATUS.AXI_WRITE_BUSY
STATUS.AXI_WRITE_DONE
STATUS.BRESP
STATUS.RRESP
Type
string
string
string
string
bool
bool
bool
bool
string
string
Read-only
true
true
true
true
true
true
true
true
true
true
Visible
true
false
true
true
true
true
true
true
true
true
Value
hw_axi
core_8
hw_axi_1
AXI4_Full
0
0
0
0
OKAY
OKAY
特定の hw_axi のプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl
コンソールに貼り付けます。
report_property -all [lindex [get_hw_axis] 0]
HW_BITSTREAM
説明ハードウェアビットストリームオブジェクト (hw_bitstream) は、ビットストリームファイルから作成され、 Vivado
Design Suite のハードウェアマネージャー機能でハードウェアデバイスオブジェクト (hw_device) に関連付けられま
す。
ビットストリームファイルは、 write_bitstream コマンドを使用して配置配線済みデザインから作成されます。ハード
ウェアビットストリームオブジェクトは、 create_hw_bitstream コマンドを使用するとビットストリームファイルか
ら手動で作成されます。ハードウェアデバイスが program_hw_device コマンドでプログラムされる場合は、自動で作
成されます。
ハードウェアビットストリームオブジェクトは、デバイスの PROGRAM.HW_BITSTREAM プロパティを使用して指
定のハードウェアデバイスに関連付けられます。このプロパティは、 create_hw_bitstream コマンドにより自動的に設
定されます。 PROGRAM.FILE プロパティには、指定のビットストリームファイルのファイルパスも含まれます。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト X-Ref Target - Figure 2-16
KZBFIJPHP
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
KZBVLRBVZHHS
KZBVLRBVFDQ
KZBLOD
KZBYLR
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
KZBVLRBOLQN
KZBSUREH
KZBVLRBJW
KZ VLR SOO
KZBVLRBOLQNJURXS
図 2‐16 : ハードウェアビットストリームオブジェクト hw_bitstream オブジェクトは PROGRAM.BITSTREAM プロパティを使用して hardware_device に関連付けられます。次
のように get_property コマンドを使用して hw_bitstream オブジェクトを取得すると、プロパティのオブジェクトを返
すことができます。
get_property PROGRAM.HW_BITSTREAM [current_hw_device]
プロパティ report_property コマンドを使用すると、ハードウェアビットストリームオブジェクトに割り当てられたプロパティを
確認できます。詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してくださ
い。 hw_bitsream オブジェクトには次のようなプロパティがあります。値も例示します。
Property Type
Read-only Visible Value
CLASS
string true
true
hw_bitstream
DESIGN
string true
true
ks_counter2
DEVICE
string true
true
xc7k325t
NAME
string true
true
C:/Data/ks_counter2_k7/project_1/project_1.runs/impl_1/ks_counter2.bit
PART
string true
true
xc7k325tffg900-3
SIZE
string true
true
11443612
USERCODE string true
true
0XFFFFFFFF
hw_bitsream オブジェクトのプロパティを確認するには、 Vivado ロジック解析で get_property コマンドを使用して
hw_device の PROGRAM.HW_BITSTREAM プロパティで定義されたオブジェクトが戻されるようにします。次のコマ
ンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。
report_property -all [get_property PROGRAM.HW_BITSTREAM [current_hw_device]]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
HW_CFGMEM
説明ザイリンクス FPGA をコンフィギュレーションするには、ハードウェアデバイスの内部メモリにデザイン特定のコ
ンフィギュレーションデータをビットストリームファイルの形で読み込みます。 hw_cfgmem では、 Vivado Design
Suite のハードウェアマネージャー機能でザイリンクス FPGA デバイスをコンフィギュレーションおよびブートする
ために使用されるフラッシュメモリデバイスが定義されます。
hw_cfgmem オブジェクトをプログラムするには、 create_hw_cfgmem コマンドを使用します。 create_hw_cfgmem オブ
ジェクトを作成し、ハードウェアデバイスに関連付けたら、 program_hw_cfgmem コマンドを使用してコンフィギュ
レーションメモリをビットストリームおよびその他のデータでプログラムできます。
関連オブジェクト X-Ref Target - Figure 2-17
KZBFIJPHP
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
KZBVLRBVZHHS
図 2‐17 : ハードウェア CFGMEM オブジェクト hw_cfgmem オブジェクトは、デバイスオブジェクトの PROGRAM.HW_CFGMEM プロパティを使用して指定のハー
ドウェアデバイスオブジェクトに関連付けられます。 hw_cfgmem オブジェクトは、 get_property コマンドを使用して
ハードウェアデバイスからオブジェクトを取得します。
get_property PROGRAM.HW_CFGMEM [current_hw_device]
プロパティ report_property コマンドを使用すると、 hw_cfgmem オブジェクトに割り当てられたプロパティを確認できます。詳細
は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。 hw_cfgmem オブ
ジェクトには次のようなプロパティがあります。値も例示します。
Property
Type
CFGMEM_NAME
string
CFGMEM_PART
cfgmem_part
CLASS
string
NAME
string
PROGRAM.ADDRESS_RANGE string
PROGRAM.BIN_OFFSET
int
PROGRAM.BLANK_CHECK
bool
PROGRAM.BPI_RS_PINS
string
PROGRAM.CFG_PROGRAM
bool
PROGRAM.ERASE
bool
PROGRAM.FILE
string
C:/Data/Vivado_Debug/kc705_8led.mcs
PROGRAM.FILE_1
string
C:/Data/Vivado_Debug/kc705_8led.mcs
PROGRAM.FILE_2
string
Vivado プロパティリファレンス
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Read-only
true
false
true
false
false
false
false
false
false
false
false
Visible
true
true
true
true
true
true
true
true
true
true
true
false
true
false
true
japan.xilinx.com
Value
28f00ap30t-bpi-x16_0
28f00ap30t-bpi-x16
hw_cfgmem
28f00ap30t-bpi-x16_0
use_file
0
0
NONE
0
1
45
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PROGRAM.VERIFY
PROGRAM.ZYNQ_FSBL
bool
string
false
false
true
true
0
hw_cfgmem オブジェクトのプロパティを確認するには、ハードウェアマネージャー機能が開いているときに、次の
コマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コンソールに貼り付けます。
report_property -all [get_property PROGRAM.HW_CFGMEM [current_hw_device] ]
HW_DEVICE
説明 Vivado Design Suite のハードウェアマネージャー機能内では、各ハードウェアターゲットにプログラムまたはデバッ
グ目的で使用するザイリンクス FPGA デバイスを 1 つまたは複数含めることができます。hw_device オブジェクトは、
hw_server を使用して開いた hw_target の物理的パーツです。現在のデバイスは current_hw_device コマンドを使用して
指定するか、または検索します。
関連オブジェクト X-Ref Target - Figure 2-18
KZBFIJPHP
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
K
KZBVLRBVF
KZBLOD
KZBYLR
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
KZBVLRBOLQN
図 2‐18 : ハードウェアデバイスオブジェクトハードウェアデバイスはハードウェアターゲットに関連付けられており、次のように hw_target オブジェクトのオブ
ジェクトとして取得できます。
get_hw_devices -of [get_hw_targets]
次を使用すると、ハードウェアデバイスオブジェクトにプログラムされているデバッグコアを取得できます。
get_hw_ilas -of [current_hw_device]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
プロパティ hw_device オブジェクトのプロパティは、選択したターゲットパーツによって変わります。 report_property コマンド
を使用すると、 hw_device オブジェクトに割り当てられたプロパティを確認できます。詳細は、『Vivado Design Suite
Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。
次は hw_device オブジェクトに割り当てられるプロパティとその値の例を示しています。
プロパティ
CLASS
type
DID
string
IDCODE
string
INDEX
int
IR_LENGTH
int
IS_SYSMON_SUPPORTED
bool
MASK
int
NAME
string
PART
string
PROBES.FILE
string
PROGRAM.FILE
string
PROGRAM.HW_BITSTREAM
hw_bitstream
PROGRAM.HW_CFGMEM
hw_cfgmem
PROGRAM.HW_CFGMEM_BITFILE
string
PROGRAM.HW_CFGMEM_TYPE
string
PROGRAM.IS_SUPPORTED
bool
PROGRAM.OPTIONS
string
REGISTER.BOOT_STATUS
string
REGISTER.BOOT_STATUS.BIT00_0_STATUS_VALID
string
REGISTER.BOOT_STATUS.BIT01_0_FALLBACK
string
string
REGISTER.BOOT_STATUS.BIT02_0_INTERNAL_PROG
string
REGISTER.BOOT_STATUS.BIT03_0_WATCHDOG_TIMEOUT_ERROR
string
REGISTER.BOOT_STATUS.BIT04_0_ID_ERROR
string
REGISTER.BOOT_STATUS.BIT05_0_CRC_ERROR
string
REGISTER.BOOT_STATUS.BIT06_0_WRAP_ERROR
string
REGISTER.BOOT_STATUS.BIT07_RESERVED
string
REGISTER.BOOT_STATUS.BIT08_1_STATUS_VALID
string
REGISTER.BOOT_STATUS.BIT09_1_FALLBACK
string
REGISTER.BOOT_STATUS.BIT10_1_INTERNAL_PROG
string
REGISTER.BOOT_STATUS.BIT11_1_WATCHDOG_TIMEOUT_ERROR
string
REGISTER.BOOT_STATUS.BIT12_1_ID_ERROR
string
REGISTER.BOOT_STATUS.BIT13_1_CRC_ERROR
string
REGISTER.BOOT_STATUS.BIT14_1_WRAP_ERROR
string
REGISTER.BOOT_STATUS.BIT15_RESERVED
string
REGISTER.CONFIG_STATUS
string
REGISTER.CONFIG_STATUS.BIT00_CRC_ERROR
string
REGISTER.CONFIG_STATUS.BIT01_DECRYPTOR_ENABLE
string
REGISTER.CONFIG_STATUS.BIT02_PLL_LOCK_STATUS
string
Vivado プロパティリファレンス
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47
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
REGISTER.CONFIG_STATUS.BIT03_DCI_MATCH_STATUS
string
REGISTER.CONFIG_STATUS.BIT04_END_OF_STARTUP_(EOS)_STATUS
string
REGISTER.CONFIG_STATUS.BIT05_GTS_CFG_B_STATUS
string
REGISTER.CONFIG_STATUS.BIT06_GWE_STATUS
string
REGISTER.CONFIG_STATUS.BIT07_GHIGH_STATUS
string
REGISTER.CONFIG_STATUS.BIT08_MODE_PIN_M[0]
string
REGISTER.CONFIG_STATUS.BIT09_MODE_PIN_M[1]
string
REGISTER.CONFIG_STATUS.BIT10_MODE_PIN_M[2]
string
REGISTER.CONFIG_STATUS.BIT11_INIT_B_INTERNAL_SIGNAL_STATUS
string
REGISTER.CONFIG_STATUS.BIT12_INIT_B_PIN
string
REGISTER.CONFIG_STATUS.BIT13_DONE_INTERNAL_SIGNAL_STATUS
string
REGISTER.CONFIG_STATUS.BIT14_DONE_PIN
string
REGISTER.CONFIG_STATUS.BIT15_IDCODE_ERROR
string
REGISTER.CONFIG_STATUS.BIT16_SECURITY_ERROR
string
REGISTER.CONFIG_STATUS.BIT17_SYSTEM_MONITOR_OVER-TEMP_ALARM_S
TATUS
REGISTER.CONFIG_STATUS.BIT18_CFG_STARTUP_STATE_MACHINE_PHASE
string
string
REGISTER.CONFIG_STATUS.BIT21_RESERVED
string
REGISTER.CONFIG_STATUS.BIT25_CFG_BUS_WIDTH_DETECTION
string
REGISTER.CONFIG_STATUS.BIT27_HMAC_ERROR
string
REGISTER.CONFIG_STATUS.BIT28_PUDC_B_PIN
string
REGISTER.CONFIG_STATUS.BIT29_BAD_PACKET_ERROR
string
REGISTER.CONFIG_STATUS.BIT30_CFGBVS_PIN
string
REGISTER.CONFIG_STATUS.BIT31_RESERVED
string
REGISTER.IR
string
REGISTER.IR.BIT0_ALWAYS_ONE
string
REGISTER.IR.BIT1_ALWAYS_ZERO
string
REGISTER.IR.BIT2_ISC_DONE
string
REGISTER.IR.BIT3_ISC_ENABLED
string
REGISTER.IR.BIT4_INIT_COMPLETE
string
REGISTER.IR.BIT5_DONE
string
REGISTER.USERCODE
string
SET_UNKNOWN_DEVICE
bool
USER_CHAIN_COUNT
string
hw_device のプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コン
ソールに貼り付けます。
report_property -all [lindex [get_hw_devices] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
HW_ILA
説明 Integrated Logic Analyzer (ILA) デバッグコアを使用すると、コアのデバッグプローブを介してインプリメントされた
デザインの信号をインシステム監視できます。 ILA コアは、特定ハードウェアイベントがリアルタイムでトリガーさ
れて、システム速度でプローブのデータが取り込まれるようにコンフィギュレーションできます。
ILA デバッグコアをデザインに追加するには、 IP カタログから ILA コアを RTL デザインにインスタンシエートする
か、 create_debug_core コマンドを使用して合成済みネットリストに ILA コアを追加します。 ILA デバッグコアのデザ
インへの追加に関する詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 23]
を参照してください。
デザインからビットストリームを生成し、 program_hw_devices コマンドを使用してデバイスをプログラムすると、
get_hw_ilas コマンドを使用してハードウェアマネージャーからデザインに含まれる ILA デバッグコアにアクセスで
きます。デザインの ILA デバッグコアに割り当てられているデバッグプローブは、 get_hw_probes コマンドを使用し
て取得できます。
関連オブジェクト X-Ref Target - Figure 2-19
KZBVHUYHU
KZBLOD
KZBWDUJHW
KZBYLR
KZBD[L
KZBGHYLFH
KZBV\VPRQ
KZBSUREH
KZBLODBGDWD
KZBVL
KZBD[LBW[Q
KZBVLRBW[
図 2‐19 : ハードウェア ILA オブジェクト ILA デバッグコアは、 RTL ソースファイルまたは create_debug_core コマンドでデザインに追加できます。デバッグ
コアは、get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado Design
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49
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
Suite のハードウェアマネージャーに含まれる ILA デバッグオブジェクト (hw_ila) ではありませんが、関連はしてい
ます。
ハードウェア ILA デバッグコアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハードウェ
アマネージャーに含まれます。 hw_device の hw_ila は次のように取得できます。
get_hw_ilas -of [current_hw_device]
ハードウェアプローブのようなハードウェア ILA デバッグコアと関連するオブジェクトとコアからキャプチャされ
たデータサンプルもあります。 ILA デバッグコアに関連するオブジェクトは、次のように取得できます。
get_hw_ila_datas -of_objects [get_hw_ilas hw_ila_2]
プロパティ report_property コマンドを使用すると、特定の hw_ila に割り当てられた実際のプロパティを確認できます。詳細は、
『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。
次は hw_ila オブジェクトに割り当てられたプロパティとその値の例です。
Property
CLASS
CONTROL.CAPTURE_CONDITION
CONTROL.CAPTURE_MODE
CONTROL.DATA_DEPTH
CONTROL.IS_ILA_TO_DRIVE_TRIG_OUT_ENABLED
CONTROL.IS_TRIG_IN_TO_DRIVE_TRIG_OUT_ENABLED
CONTROL.IS_TRIG_IN_TO_ILA_ENABLED
CONTROL.TRIGGER_CONDITION
CONTROL.TRIGGER_MODE
CONTROL.TRIGGER_POSITION
CONTROL.TRIG_OUT_MODE
CONTROL.TSM_FILE
CONTROL.WINDOW_COUNT
CORE_REFRESH_RATE_MS
HW_CORE
INSTANCE_NAME
NAME
STATIC.IS_ADVANCED_TRIGGER_MODE_SUPPORTED
STATIC.IS_BASIC_CAPTURE_MODE_SUPPORTED
STATIC.IS_TRIG_IN_SUPPORTED
STATIC.IS_TRIG_OUT_SUPPORTED
STATIC.MAX_DATA_DEPTH
STATIC.TSM_COUNTER_0_WIDTH
STATIC.TSM_COUNTER_1_WIDTH
STATIC.TSM_COUNTER_2_WIDTH
STATIC.TSM_COUNTER_3_WIDTH
STATUS.CORE_STATUS
STATUS.DATA_DEPTH
STATUS.IS_TRIGGER_AT_STARTUP
STATUS.SAMPLE_COUNT
STATUS.TRIGGER_POSITION
STATUS.TSM_FLAG0
STATUS.TSM_FLAG1
STATUS.TSM_FLAG2
STATUS.TSM_FLAG3
STATUS.TSM_STATE
STATUS.WINDOW_COUNT
TRIGGER_START_TIME_SECONDS
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Type
string
enum
enum
int
bool
bool
bool
string
enum
int
enum
string
int
int
string
string
string
bool
bool
bool
bool
int
int
int
int
int
string
int
bool
int
int
bool
bool
bool
bool
int
int
string
Read-only
true
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false
false
true
true
true
false
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true
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false
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
false
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
hw_ila
AND
ALWAYS
1024
0
0
0
AND
BASIC_ONLY
0
DISABLED
1
500
core_1
u_ila_0
hw_ila_1
1
1
0
0
1024
15
15
15
15
IDLE
2147483647
0
0
2147483647
1
1
1
1
0
2147483647
50
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
TRIGGER_STOP_TIME_SECONDS
string
true
true
特定の HW_ILA のプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl
コンソールに貼り付けます。
report_property -all [lindex [get_hw_ilas] 0]
HW_ILA_DATA
説明ハードウェア ILA データオブジェクトは、現在のハードウェアデバイスにプログラムされた ILA デバッグコアで
キャプチャされたデータリポジトリです。 hw_ila_data オブジェクトは、 upload_hw_ila_data コマンドによる FPGA デ
バイス (hw_device）上の ILA デバッグコア (hw_ila) からのデータをキャプチャするプロセスで作成されます。
また、 read_hw_ila_data コマンドでディスクから ILA データファイルを読み込んだときにも作成されます。
hw_ila_data オブジェクトは、display_hw_ila_data コマンドを使用して Vivado ロジック解析機能の波形ウィンドウに表
示でき、 write_hw_ila_data コマンドを使用してディスクに保存できます。
関連オブジェクト 49 ページの図 2-19 に示すように、ハードウェア ILA データオブジェクトはハードウェアデバイスにプログラムされ
た ILA デバッグコアに関連しています。データオブジェクトは次のように取得できます。
get_hw_ila_datas -of_objects [get_hw_ilas]
プロパティ report_property コマンドを使用すると、 hw_ila_data オブジェクトに割り当てられたプロパティを確認できます。詳細
は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。プロパティは、
次のとおりです。
Property
CLASS
HW_ILA
NAME
TIMESTAMP
Type
string
string
string
string
Read-only
true
true
true
true
Visible
true
true
true
true
Value
hw_ila_data
hw_ila_1
hw_ila_data_1
Sat Mar 08 11:05:49 2014
hw_ila_data オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェル
または Tcl コンソールに貼り付けます。
report_property
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-all [lindex [get_hw_ila_datas] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
HW_PROBE
説明ハードウェアプローブオブジェクト (hw_probe) は、デザイン内の信号へのアクセスに使用され、信号の値を監視お
よび駆動し、 FPGA デバイスのハードウェアイベントを追跡します。ハードウェアプローブは、 ILA および VIO デ
バッグコアの両方に追加できます。
デバッグプローブは、コアと一緒に RTL デザインソースの ILA デバッグコアに追加するか、合成済みネットリスト
デザインの ILA コアに追加でき (create_debug_probe コマンドを使用)、その後 connect_debug_probe コマンドを使用し
てデザインの信号に接続できます。
RTL デザインで VIO デバッグコアにプローブを追加できるのは、IP カタログから IP コアをカスタマイズまたは再カ
スタマイズする際に信号がそのコアに接続されている場合のみです。デザインへの ILA および VIO デバッグコアと
信号プローブの追加に関する詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参
照 23] を参照してください。
デバッグコアとプローブは write_debug_probes コマンドを使用してプローブファイル (.ltx) に記述し、ハードウェア
デバイスオブジェクトの PROBES.FILE および PROGRAM.FILE プロパティを使用してビットストリームファイルと
共にハードウェアデバイスに関連付けます。ハードウェアデバイスにこの情報をプログラムするには、
program_hw_devices コマンドを使用します。
関連オブジェクト X-Ref Target - Figure 2-20
KZBLOD
KZBYLR
KZBD[L
KZBSUREH
KZBLODBGDWD
KZBD[LBW[Q
図 2‐20 : ハードウェアプローブオブジェクトハードウェアプローブオブジェクトは、 hw_server を使用して開いた hw_target のハードウェアデバイスにプログラ
ムされた ILA および VIO デバッグコアに関連付けられています。これらのデバッグコアオブジェクトに関連する
hw_probe オブジェクトは、次のように取得できます。
get_hw_probes -of [get_hw_ilas hw_ila_2]
get_hw_probes -of [get_hw_vios]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
プロパティデバッグプローブには、 ILA、 VIO_INPUT、および VIO_OUTPUT の 3 つのタイプがあります。 hw_probe オブジェク
トに割り当てられるプロパティは、プローブのタイプによって異なります。 report_property コマンドを使用すると、
hw_probe オブジェクトに割り当てられたプロパティを確認できます。詳細は、『Vivado Design Suite Tcl コマンドリ
ファレンスガイド』 (UG835) [参照 13] を参照してください。次は、 ILA タイプの hw_probe オブジェクトに割り当て
られたプロパティとその値の例を示しています。
Property
CAPTURE_COMPARE_VALUE
CLASS
COMPARATOR_COUNT
COMPARE_VALUE.0
CORE_LOCATION
DISPLAY_HINT
DISPLAY_VISIBILITY
HW_ILA
NAME
PROBE_PORT
PROBE_PORT_BITS
PROBE_PORT_BIT_COUNT
TRIGGER_COMPARE_VALUE
TYPE
Type
string
string
int
string
string
string
string
string
string
int
int
int
string
string
Read-only
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true
true
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true
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true
true
true
true
true
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true
Visible
true
true
true
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true
true
true
true
true
true
true
Value
eq2'hX
hw_probe
4
eq2'hX
1:0
hw_ila_1
GPIO_BUTTONS_dly
3
0
2
eq2'hX
ila
特定の hw_probe オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl
シェルまたは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_probes -filter {TYPE == ila}] 0]
report_property -all [lindex [get_hw_probes -filter {TYPE == vio_input}] 0]
report_property -all [lindex [get_hw_probes -filter {TYPE == vio_output}] 0]
HW_SERVER
説明ハードウェアサーバーは、FPGA デザインをプログラムおよびデバッグするために使用する 1 つまたは複数のザイリ
ンクス FPGA デバイスで構成された JTAG チェーンを含むハードウェアボードハードウェアターゲットへの接続を
制御します。
open_hw コマンドでハードウェアマネージャーを開いたら、 connect_hw_server コマンドを使用してハードウェア
サーバーにローカルまたはリモートのいずれかで接続できます。これにより、 hw_server アプリケーションが起動さ
れ、 hw_server オブジェクトが作成されます。
関連オブジェクト 11 ページの図 1-3 に示すように、ハードウェアサーバーは、ハードウェアマネージャーの先端のオブジェクトで、
ハードウェアターゲットへの接続を管理します。 hw_server に関するオブジェクトは、次のように取得できます。
get_hw_targets -of [get_hw_servers]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
プロパティ report_property コマンドを使用すると、hw_server オブジェクトに割り当てられたプロパティを確認できます。詳細は、
『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は、 hw_target オブ
ジェクトに割り当てられたプロパティとその値の例を示しています。
Property
CLASS
HOST
NAME
PASSWORD
PORT
SID
VERSION
Type
string
string
string
string
string
string
string
Read-only
true
true
true
true
true
true
true
Visible
true
true
true
true
true
true
true
Value
hw_server
localhost
localhost
60001
TCP:xcoatslab-1:3121
20
hw_target のプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コン
ソールに貼り付けます。
report_property -all [get_hw_servers]
HW_SIO_GT
説明カスタマイズ可能なザイリンクス FPGA 用の LogiCORE™ IP Integrated Bit Error Ratio Tester (IBERT) コアは、ギガビッ
トトランシーバー (GT) を評価および監視するために設計されています。 IBERT コアはインシステムシリアル I/O の
検証およびデバッグをイネーブルにし、デザイン内の高速シリアル I/O リンクを計測および最適化できるようにしま
す。詳細は、『LogiCORE IP Integrated Bit Error Ratio Tester (IBERT) for 7 Series GTX Transceivers v3.0 製品ガイド』 (PG132)
[参照 29] を参照してください。
IBERT デバッグコアを使用すると、 GTX トランシーバーのダイナミックリコンフィギュレーションポート (DRP)
ポートを介して GT トランスミッターとレシーバーを設定および調整できます。これにより、 GT のプロパティ設定
を変更したり、ポート上の値を制御するレジスタを変更できます。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト X-Ref Target - Figure 2-21
KZBVLRBVFD
Q
ZBYLR
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
KZBVLRBOLQN
KZBVLRBJW
KZBVLRBOLQNJURXS
KZBVLRBSOO
KZBD[LBW[Q
KZBVLRBW[
KZBVLRBU[
KZBVLRBJWJURXS
;
図 2‐21 : hw_sio_gt オブジェクト hw_sio_gt オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_gt、 hw_sio_common、 hw_sio_pll、 hw_sio_tx、
hw_sio_rx、または hw_sio_link オブジェクトに接続されます。これらのオブジェクトに関連付けられた GT オブジェ
クトは、次のように取得できます。
get_hw_sio_gts -of_objects [get_hw_sio_links]
次を使用すると、 hw_sio_gt オブジェクトに関連付けられたオブジェクトを取得することもできます。
get_hw_sio_gtgroups -of [get_hw_sio_gts *MGT_X0Y9]
プロパティ
report_property コマンドを使用すると、特定の hw_sio_gt に割り当てられた実際のプロパティを確認できます。詳細
は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。
次は hw_sio_gt オブジェクトに割り当てられたプロパティとその値の例です。
Property
CLASS
CPLLREFCLKSEL
CPLL_FBDIV
CPLL_FBDIV_45
CPLL_REFCLK_DIV
DISPLAY_NAME
DRP.ALIGN_COMMA_DOUBLE
DRP.ALIGN_COMMA_ENABLE
DRP.ALIGN_COMMA_WORD
DRP.ALIGN_MCOMMA_DET
DRP.ALIGN_MCOMMA_VALUE
DRP.ALIGN_PCOMMA_DET
DRP.ALIGN_PCOMMA_VALUE
DRP.CBCC_DATA_SOURCE_SEL
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Type
string
enum
enum
enum
enum
string
string
string
string
string
string
string
string
string
japan.xilinx.com
Read-only
true
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false
false
false
true
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Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
hw_sio_gt
GTREFCLK0
1
4
1
MGT_X0Y8
0
07F
1
1
283
1
17C
1
55
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
DRP.CHAN_BOND_KEEP_ALIGN
DRP.CHAN_BOND_MAX_SKEW
DRP.CHAN_BOND_SEQ_1_1
DRP.CHAN_BOND_SEQ_1_2
DRP.CHAN_BOND_SEQ_1_3
DRP.CHAN_BOND_SEQ_1_4
DRP.CHAN_BOND_SEQ_1_ENABLE
DRP.CHAN_BOND_SEQ_2_1
DRP.CHAN_BOND_SEQ_2_2
DRP.CHAN_BOND_SEQ_2_3
DRP.CHAN_BOND_SEQ_2_4
DRP.CHAN_BOND_SEQ_2_ENABLE
DRP.CHAN_BOND_SEQ_2_USE
DRP.CHAN_BOND_SEQ_LEN
DRP.CLK_CORRECT_USE
DRP.CLK_COR_KEEP_IDLE
DRP.CLK_COR_MAX_LAT
DRP.CLK_COR_MIN_LAT
DRP.CLK_COR_PRECEDENCE
DRP.CLK_COR_REPEAT_WAIT
DRP.CLK_COR_SEQ_1_1
DRP.CLK_COR_SEQ_1_2
DRP.CLK_COR_SEQ_1_3
DRP.CLK_COR_SEQ_1_4
DRP.CLK_COR_SEQ_1_ENABLE
DRP.CLK_COR_SEQ_2_1
DRP.CLK_COR_SEQ_2_2
DRP.CLK_COR_SEQ_2_3
DRP.CLK_COR_SEQ_2_4
DRP.CLK_COR_SEQ_2_ENABLE
DRP.CLK_COR_SEQ_2_USE
DRP.CLK_COR_SEQ_LEN
DRP.CPLL_CFG
DRP.CPLL_FBDIV
DRP.CPLL_FBDIV_45
DRP.CPLL_INIT_CFG
DRP.CPLL_LOCK_CFG
DRP.CPLL_REFCLK_DIV
DRP.DEC_MCOMMA_DETECT
DRP.DEC_PCOMMA_DETECT
DRP.DEC_VALID_COMMA_ONLY
DRP.DMONITOR_CFG
DRP.ES_CONTROL
DRP.ES_CONTROL_STATUS
DRP.ES_ERRDET_EN
DRP.ES_ERROR_COUNT
DRP.ES_EYE_SCAN_EN
DRP.ES_HORZ_OFFSET
DRP.ES_PMA_CFG
DRP.ES_PRESCALE
DRP.ES_QUALIFIER
DRP.ES_QUAL_MASK
DRP.ES_RDATA
DRP.ES_SAMPLE_COUNT
DRP.ES_SDATA
DRP.ES_SDATA_MASK
DRP.ES_UT_SIGN
DRP.ES_VERT_OFFSET
DRP.FTS_DESKEW_SEQ_ENABLE
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string
string
string
string
string
string
string
string
string
string
string
string
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string
string
string
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string
string
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string
string
string
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japan.xilinx.com
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true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
0
7
17C
100
100
100
F
100
100
100
100
F
0
0
0
0
13
0F
1
00
11C
100
100
100
F
100
100
100
100
F
0
0
BC07DC
10
0
00001E
01C0
10
0
0
0
000A01
00
0
0
0000
1
000
000
00
00000000000000000000
00000000000000000000
00000000000000000000
0000
00000000000000000000
00000000000000000000
0
000
F
56
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
DRP.FTS_LANE_DESKEW_CFG
DRP.FTS_LANE_DESKEW_EN
DRP.GEARBOX_MODE
DRP.OUTREFCLK_SEL_INV
DRP.PCS_PCIE_EN
DRP.PCS_RSVD_ATTR
DRP.PD_TRANS_TIME_FROM_P2
DRP.PD_TRANS_TIME_NONE_P2
DRP.PD_TRANS_TIME_TO_P2
DRP.PMA_RSV
DRP.PMA_RSV2
DRP.PMA_RSV2_BIT4
DRP.PMA_RSV3
DRP.PMA_RSV4
DRP.RXBUFRESET_TIME
DRP.RXBUF_ADDR_MODE
DRP.RXBUF_EIDLE_HI_CNT
DRP.RXBUF_EIDLE_LO_CNT
DRP.RXBUF_EN
DRP.RXBUF_RESET_ON_CB_CHANGE
DRP.RXBUF_RESET_ON_COMMAALIGN
DRP.RXBUF_RESET_ON_EIDLE
DRP.RXBUF_RESET_ON_RATE_CHANGE
DRP.RXBUF_THRESH_OVFLW
DRP.RXBUF_THRESH_OVRD
DRP.RXBUF_THRESH_UNDFLW
DRP.RXCDRFREQRESET_TIME
DRP.RXCDRPHRESET_TIME
DRP.RXCDR_CFG
DRP.RXCDR_FR_RESET_ON_EIDLE
DRP.RXCDR_HOLD_DURING_EIDLE
DRP.RXCDR_LOCK_CFG
DRP.RXCDR_PH_RESET_ON_EIDLE
DRP.RXDFELPMRESET_TIME
DRP.RXDLY_CFG
DRP.RXDLY_LCFG
DRP.RXDLY_TAP_CFG
DRP.RXGEARBOX_EN
DRP.RXISCANRESET_TIME
DRP.RXLPM_HF_CFG
DRP.RXLPM_LF_CFG
DRP.RXOOB_CFG
DRP.RXOUT_DIV
DRP.RXPCSRESET_TIME
DRP.RXPHDLY_CFG
DRP.RXPH_CFG
DRP.RXPH_MONITOR_SEL
DRP.RXPMARESET_TIME
DRP.RXPRBS_ERR_LOOPBACK
DRP.RXSLIDE_AUTO_WAIT
DRP.RXSLIDE_MODE
DRP.RX_BIAS_CFG
DRP.RX_BUFFER_CFG
DRP.RX_CLK25_DIV
DRP.RX_CLKMUX_PD
DRP.RX_CM_SEL
DRP.RX_CM_TRIM
DRP.RX_DATA_WIDTH
DRP.RX_DDI_SEL
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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4
5
00
57
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
DRP.RX_DEBUG_CFG
DRP.RX_DEFER_RESET_BUF_EN
DRP.RX_DFE_CTLE_STAGE1
DRP.RX_DFE_CTLE_STAGE2
DRP.RX_DFE_CTLE_STAGE3
DRP.RX_DFE_GAIN_CFG
DRP.RX_DFE_H2_CFG
DRP.RX_DFE_H3_CFG
DRP.RX_DFE_H4_CFG
DRP.RX_DFE_H5_CFG
DRP.RX_DFE_KL_CFG
DRP.RX_DFE_KL_CFG2
DRP.RX_DFE_LPM_CFG
DRP.RX_DFE_LPM_HOLD_DURING_EIDLE
DRP.RX_DFE_UT_CFG
DRP.RX_DFE_VP_CFG
DRP.RX_DFE_XYD_CFG
DRP.RX_DISPERR_SEQ_MATCH
DRP.RX_INT_DATAWIDTH
DRP.RX_OS_CFG
DRP.RX_SIG_VALID_DLY
DRP.RX_XCLK_SEL
DRP.SAS_MAX_COM
DRP.SAS_MIN_COM
DRP.SATA_BURST_SEQ_LEN
DRP.SATA_BURST_VAL
DRP.SATA_CPLL_CFG
DRP.SATA_EIDLE_VAL
DRP.SATA_MAX_BURST
DRP.SATA_MAX_INIT
DRP.SATA_MAX_WAKE
DRP.SATA_MIN_BURST
DRP.SATA_MIN_INIT
DRP.SATA_MIN_WAKE
DRP.SHOW_REALIGN_COMMA
DRP.TERM_RCAL_CFG
DRP.TERM_RCAL_OVRD
DRP.TRANS_TIME_RATE
DRP.TST_RSV
DRP.TXBUF_EN
DRP.TXBUF_RESET_ON_RATE_CHANGE
DRP.TXDLY_CFG
DRP.TXDLY_LCFG
DRP.TXDLY_TAP_CFG
DRP.TXGEARBOX_EN
DRP.TXOUT_DIV
DRP.TXPCSRESET_TIME
DRP.TXPHDLY_CFG
DRP.TXPH_CFG
DRP.TXPH_MONITOR_SEL
DRP.TXPMARESET_TIME
DRP.TX_CLK25_DIV
DRP.TX_CLKMUX_PD
DRP.TX_DATA_WIDTH
DRP.TX_DEEMPH0
DRP.TX_DEEMPH1
DRP.TX_DRIVE_MODE
DRP.TX_EIDLE_ASSERT_DELAY
DRP.TX_EIDLE_DEASSERT_DELAY
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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00
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00
6
4
58
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
DRP.TX_INT_DATAWIDTH
DRP.TX_LOOPBACK_DRIVE_HIZ
DRP.TX_MAINCURSOR_SEL
DRP.TX_MARGIN_FULL_0
DRP.TX_MARGIN_FULL_1
DRP.TX_MARGIN_FULL_2
DRP.TX_MARGIN_FULL_3
DRP.TX_MARGIN_FULL_4
DRP.TX_MARGIN_LOW_0
DRP.TX_MARGIN_LOW_1
DRP.TX_MARGIN_LOW_2
DRP.TX_MARGIN_LOW_3
DRP.TX_MARGIN_LOW_4
DRP.TX_PREDRIVER_MODE
DRP.TX_QPI_STATUS_EN
DRP.TX_RXDETECT_CFG
DRP.TX_RXDETECT_REF
DRP.TX_XCLK_SEL
DRP.UCODEER_CLR
ES_HORZ_MIN_MAX
GT_TYPE
LINE_RATE
LOGIC.DEBUG_CLOCKS
LOGIC.ERRBIT_COUNT
LOGIC.ERR_INJECT_CTRL
LOGIC.FRAME_LEN
LOGIC.GT_SOURCES_SYSCLK
LOGIC.IDLE_DETECTED
LOGIC.IFG_LEN
LOGIC.LINK
LOGIC.MAX_LINERATE
LOGIC.MAX_REFCLK_FREQ
LOGIC.MGT_COORDINATE
LOGIC.MGT_ERRCNT_RESET_CTRL
LOGIC.MGT_ERRCNT_RESET_STAT
LOGIC.MGT_NUMBER
LOGIC.MGT_RESET_CTRL
LOGIC.MGT_RESET_STAT
LOGIC.PROTOCOL_ENUM
LOGIC.RXPAT_ID
LOGIC.RXRECCLK_FREQ_CNT
LOGIC.RXRECCLK_FREQ_TUNE
LOGIC.RXUSRCLK2_FREQ_CNT
LOGIC.RXUSRCLK2_FREQ_TUNE
LOGIC.RXUSRCLK_FREQ_CNT
LOGIC.RXUSRCLK_FREQ_TUNE
LOGIC.RXWORD_COUNT
LOGIC.RX_DCM_LOCK
LOGIC.RX_DCM_RESET_CTRL
LOGIC.RX_DCM_RESET_STAT
LOGIC.RX_FRAMED
LOGIC.SILICON_VERSION
LOGIC.TIMER
LOGIC.TXOUTCLK_FREQ_CNT
LOGIC.TXOUTCLK_FREQ_TUNE
LOGIC.TXPAT_ID
LOGIC.TXUSRCLK2_FREQ_CNT
LOGIC.TXUSRCLK2_FREQ_TUNE
LOGIC.TXUSRCLK_FREQ_CNT
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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0000
59
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
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Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
japan.xilinx.com
60
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PORT.RXCHBONDO
PORT.RXCHBONDSLAVE
PORT.RXCLKCORCNT
PORT.RXCOMINITDET
PORT.RXCOMMADET
PORT.RXCOMMADETEN
PORT.RXCOMSASDET
PORT.RXCOMWAKEDET
PORT.RXDATAVALID
PORT.RXDDIEN
PORT.RXDFEAGCHOLD
PORT.RXDFEAGCOVRDEN
PORT.RXDFECM1EN
PORT.RXDFELFHOLD
PORT.RXDFELFOVRDEN
PORT.RXDFELPMRESET
PORT.RXDFETAP2HOLD
PORT.RXDFETAP2OVRDEN
PORT.RXDFETAP3HOLD
PORT.RXDFETAP3OVRDEN
PORT.RXDFETAP4HOLD
PORT.RXDFETAP4OVRDEN
PORT.RXDFETAP5HOLD
PORT.RXDFETAP5OVRDEN
PORT.RXDFEUTHOLD
PORT.RXDFEUTOVRDEN
PORT.RXDFEVPHOLD
PORT.RXDFEVPOVRDEN
PORT.RXDFEVSEN
PORT.RXDFEXYDEN
PORT.RXDFEXYDHOLD
PORT.RXDFEXYDOVRDEN
PORT.RXDISPERR
PORT.RXDLYBYPASS
PORT.RXDLYEN
PORT.RXDLYOVRDEN
PORT.RXDLYSRESET
PORT.RXDLYSRESETDONE
PORT.RXELECIDLE
PORT.RXELECIDLEMODE
PORT.RXGEARBOXSLIP
PORT.RXHEADER
PORT.RXHEADERVALID
PORT.RXLPMEN
PORT.RXLPMHFHOLD
PORT.RXLPMHFOVRDEN
PORT.RXLPMLFHOLD
PORT.RXLPMLFKLOVRDEN
PORT.RXMCOMMAALIGNEN
PORT.RXMONITOROUT
PORT.RXMONITORSEL
PORT.RXNOTINTABLE
PORT.RXOOBRESET
PORT.RXOSHOLD
PORT.RXOSOVRDEN
PORT.RXOUTCLKFABRIC
PORT.RXOUTCLKPCS
PORT.RXOUTCLKSEL
PORT.RXPCOMMAALIGNEN
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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61
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PORT.RXPCSRESET
PORT.RXPD
PORT.RXPHALIGN
PORT.RXPHALIGNDONE
PORT.RXPHALIGNEN
PORT.RXPHDLYPD
PORT.RXPHDLYRESET
PORT.RXPHMONITOR
PORT.RXPHOVRDEN
PORT.RXPHSLIPMONITOR
PORT.RXPMARESET
PORT.RXPOLARITY
PORT.RXPRBSCNTRESET
PORT.RXPRBSERR
PORT.RXPRBSSEL
PORT.RXQPIEN
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PORT.RXRATE
PORT.RXRATEDONE
PORT.RXRESETDONE
PORT.RXSLIDE
PORT.RXSTARTOFSEQ
PORT.RXSTATUS
PORT.RXSYSCLKSEL
PORT.RXUSERRDY
PORT.RXVALID
PORT.SETERRSTATUS
PORT.TSTIN
PORT.TSTOUT
PORT.TX8B10BBYPASS
PORT.TX8B10BEN
PORT.TXBUFDIFFCTRL
PORT.TXBUFSTATUS
PORT.TXCHARDISPMODE
PORT.TXCHARDISPVAL
PORT.TXCHARISK
PORT.TXCOMFINISH
PORT.TXCOMINIT
PORT.TXCOMSAS
PORT.TXCOMWAKE
PORT.TXDEEMPH
PORT.TXDETECTRX
PORT.TXDIFFCTRL
PORT.TXDIFFPD
PORT.TXDLYBYPASS
PORT.TXDLYEN
PORT.TXDLYHOLD
PORT.TXDLYOVRDEN
PORT.TXDLYSRESET
PORT.TXDLYSRESETDONE
PORT.TXDLYUPDOWN
PORT.TXELECIDLE
PORT.TXGEARBOXREADY
PORT.TXHEADER
PORT.TXINHIBIT
PORT.TXMAINCURSOR
PORT.TXMARGIN
PORT.TXOUTCLKFABRIC
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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0
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0
0
0
0
0
0
0
3
1
0
0
FFFFF
000
FF
0
4
0
00
00
00
0
0
0
0
0
0
C
0
1
0
0
0
0
0
0
0
0
0
0
00
0
1
62
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PORT.TXOUTCLKPCS
PORT.TXOUTCLKSEL
PORT.TXPCSRESET
PORT.TXPD
PORT.TXPDELECIDLEMODE
PORT.TXPHALIGN
PORT.TXPHALIGNDONE
PORT.TXPHALIGNEN
PORT.TXPHDLYPD
PORT.TXPHDLYRESET
PORT.TXPHDLYTSTCLK
PORT.TXPHINIT
PORT.TXPHINITDONE
PORT.TXPHOVRDEN
PORT.TXPISOPD
PORT.TXPMARESET
PORT.TXPOLARITY
PORT.TXPOSTCURSOR
PORT.TXPOSTCURSORINV
PORT.TXPRBSFORCEERR
PORT.TXPRBSSEL
PORT.TXPRECURSOR
PORT.TXPRECURSORINV
PORT.TXQPIBIASEN
PORT.TXQPISENN
PORT.TXQPISENP
PORT.TXQPISTRONGPDOWN
PORT.TXQPIWEAKPUP
PORT.TXRATE
PORT.TXRATEDONE
PORT.TXRESETDONE
PORT.TXSEQUENCE
PORT.TXSTARTSEQ
PORT.TXSWING
PORT.TXSYSCLKSEL
PORT.TXUSERRDY
RXDFEENABLED
RXOUTCLKSEL
RXOUT_DIV
RXPLL
RXRATE
RXTERM
RXTERMMODE
RXUSRCLK2_FREQ
RXUSRCLK_FREQ
RX_BER
RX_DATA_WIDTH
RX_DFE_CTLE
RX_INTERNAL_DATAPATH
RX_PATTERN
RX_RECEIVED_BIT_COUNT
STATUS
SYSCLK_FREQ
TXDIFFSWING
TXOUTCLKSEL
TXOUT_DIV
TXPLL
TXPOST
TXPRE
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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enum
enum
enum
enum
enum
enum
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enum
enum
enum
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enum
enum
enum
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japan.xilinx.com
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true
0
2
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0
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0
0
0
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0
03
0
0
0
07
0
0
0
0
0
0
0
0
0
00
0
0
3
1
1
RXOUTCLKPCS
1
QPLL
Use RX_OUT_DIV
900 mV
Programmable
0.048828
0.048828
inf
40
4-byte
PRBS 7-bit
0
NO LINK
100.000000
1.018 V (1100)
TXOUTCLKPMA
1
QPLL
0.68 dB (00011)
1.67 dB (00111)
63
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
TXRATE
TXUSRCLK2_FREQ
TXUSRCLK_FREQ
TX_DATA_WIDTH
TX_INTERNAL_DATAPATH
TX_PATTERN
enum
string
string
enum
enum
enum
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false
false
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true
true
true
true
true
true
Use TXOUT_DIV
0.048828
0.048828
40
4-byte
PRBS 7-bit
hw_sio_gt オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルま
たは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_gts] 0]
HW_SIO_GTGROUP
説明 GT グループはハードウェアデバイス上の GT IO バンクに関連しているので、使用可能な GT ピンおよびバンクは
ターゲットのザイリンクス FPGA によって決まります。たとえば、 Kintex-7 XC7K325 パーツには 4 つのグループがあ
り、それぞれに 4 つの差動 GT ピンのペアが含まれています。各 GT ピンには、独自のレシーバー (hw_sio_rx) とトラ
ンスミッター (hw_sio_tx) が含まれています。 GT グループには、区画ごとに共有 PLL ( クワッド PLL) も 1 つ含まれて
います。 GT グループは IBERT デバッグコアで定義されており、 IBERT を RTL デザインに追加するときに多数の設
定を使用してカスタマイズできます。詳細は、『LogiCORE IP Integrated Bit Error Ratio Tester (IBERT) for 7 Series GTX
Transceivers v3.0 製品ガイド』 (PG132) を参照してください。
関連オブジェクト GT グループは、 hw_device、 hw_sio_ibert、 hw_sio_gt、 hw_sio_common、 hw_sio_pll、 hw_sio_tx、 hw_sio_rx、および
hw_sio_link オブジェクトに接続されます。
これらのグループに接続された GT オブジェクトは、次のように取得できます。
get_hw_sio_gtgroups -of [get_hw_sio_gts *MGT_X0Y9]
プロパティ
report_property コマンドを使用すると、hw_sio_gtgroup オブジェクトに割り当てられたプロパティを確認できます。詳
細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [ 参照 13] を参照してください。次は
hw_sio_gtgroup オブジェクトに割り当てられたプロパティとその値の例です。
Property
Type
Read-only Visible Value
CLASS
string true
true
hw_sio_gtgroup
DISPLAY_NAME string true
true
Quad_117
GT_TYPE
string true
true
7 Series GTX
NAME
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117
PARENT
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT
特定の hw_sio_gtgroup のプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルま
たは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_gtgroups] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
HW_SIO_IBERT
説明カスタマイズ可能なザイリンクス FPGA 用の LogiCORE™ IP Integrated Bit Error Ratio Tester (IBERT) コアは、ギガビッ
トトランシーバー (GT) を評価および監視するために設計されています。 IBERT コアはインシステムシリアル I/O の
検証およびデバッグをイネーブルにし、 FPGA ベースシステムの高速シリアル I/O リンクを計測および最適化できる
ようにします。詳細は、『LogiCORE IP Integrated Bit Error Ratio Tester (IBERT) for 7 Series GTX Transceivers v3.0 製品ガ
イド』 (PG132) を参照してください。
IBERT デバッグコアを使用すると、次のようなデバイスの主な GT 機能を設定および制御できます。
•
TX プリエンファシスおよびポストエンファシス
•
TX 差動振幅
•
RX イコライゼーション
•
判定帰還等化 (DFE)
•
位相ロックループ (PLL) の分周設定
IBERT コアは、単純なクロックや接続の問題から複雑なマージン解析およびチャネル最適化の問題まで、さまざまな
インシステムデバッグおよび検証の問題を解決するために使用できます。
関連オブジェクト 66 ページの図 2-22 に示すように、 SIO IBERT デバッグコアは、 hw_server、 hw_target、 hw_device、 hw_sio_gt、
hw_sio_common、 hw_sio_pll、 hw_sio_tx、 hw_sio_rx、または hw_sio_link オブジェクトに接続されます。
接続されたオブジェクトの IBERT デバッグコアは、次のように取得できます。
get_hw_sio_iberts -of [get_hw_sio_plls *MGT_X0Y8/CPLL_0]
次を使用すると、特定の IBERT コアに接続されたオブジェクトも取得できます。
get_hw_sio_commons -of [get_hw_sio_iberts]
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65
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
X-Ref Target - Figure 2-22
KZBFIJPHP
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
KZBVLRBVZHHS
KZBVLRBVFDQ
KZBYLR
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
KZBVLRBOLQN
H
KZBVLRBJW
KZBVLRBSOO
KZBVLRBOLQNJURXS
KZBD[LBW[Q
KZBVLRBW[
KZBVLRBU[
KZBVLRBJWJURXS
;
図 2‐22 : hw_sio_ibert オブジェクトプロパティ report_property コマンドを使用すると、特定の hw_sio_ibert に割り当てられた実際のプロパティを確認できます。詳細
は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。
次は hw_sio_ibert オブジェクトに割り当てられたプロパティとその値の例です。
Property
Type
Read-only Visible Value
CLASS
string true
true
hw_sio_ibert
CORE_REFRESH_RATE_MS int
false
true
0
DISPLAY_NAME
string true
true
IBERT
NAME
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT
USER_REGISTER
int
true
true
1
特定の hw_sio_ibert のプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは
Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_iberts] 0]
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66
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
HW_SIO_PLL
説明ギガビットトランシーバー (GT) を含むザイリンクスデバイスの場合、シリアルトランシーバーチャネルそれぞれ
に Channel PLL (CPLL) というリング PLL (位相ロックループ) が含まれます。ザイリンクス UltraScale および 7 シリー
ズ FPGA では、 GTX の各区画にクワッド PLL (QPLL) と呼ばれる追加の共有 PLL があります。この QPLL は、高速、
高パフォーマンス、低消費電力のマルチレーンアプリケーションをサポートするための共有 LC PLL です。
関連オブジェクト
hw_sio_pll オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_common に接
続されます。
接続されたオブジェクトの PLL は次のように取得できます。
get_hw_sio_plls -of [get_hw_sio_commons]
次を使用すると、 PLL に接続されたオブジェクトも取得できます。
get_hw_sio_iberts -of [get_hw_sio_plls *MGT_X0Y8/CPLL_0]
プロパティ
report_property コマンドを使用すると、特定の hw_sio_pll に割り当てられたプロパティを確認できます。詳細は、
『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は、 QPLL タイプ
の hw_sio_pll オブジェクトに割り当てられたプロパティとその値の例を示しています。
Property
Type
Read-only Visible Value
CLASS
string true
true
hw_sio_pll
DISPLAY_NAME
string true
true
COMMON_X0Y2/QPLL_0
DRP.QPLL_CFG
string false
true
06801C1
DRP.QPLL_CLKOUT_CFG
string false
true
0
DRP.QPLL_COARSE_FREQ_OVRD
string false
true
10
DRP.QPLL_COARSE_FREQ_OVRD_EN string false
true
0
DRP.QPLL_CP
string false
true
01F
DRP.QPLL_CP_MONITOR_EN
string false
true
0
DRP.QPLL_DMONITOR_SEL
string false
true
0
DRP.QPLL_FBDIV
string false
true
0E0
DRP.QPLL_FBDIV_MONITOR_EN
string false
true
1
DRP.QPLL_FBDIV_RATIO
string false
true
1
DRP.QPLL_INIT_CFG
string false
true
000028
DRP.QPLL_LOCK_CFG
string false
true
21E8
DRP.QPLL_LOWER_BAND
string false
true
1
DRP.QPLL_LPF
string false
true
F
DRP.QPLL_REFCLK_DIV
string false
true
10
LOGIC.QPLLRESET_CTRL
string false
true
0
LOGIC.QPLLRESET_STAT
string false
true
0
LOGIC.QPLL_LOCK
string false
true
0
NAME
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2/QPLL_0
PARENT
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2
PORT.QPLLDMONITOR
string false
true
EC
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PORT.QPLLFBCLKLOST
PORT.QPLLLOCK
PORT.QPLLLOCKEN
PORT.QPLLOUTRESET
PORT.QPLLPD
PORT.QPLLREFCLKLOST
PORT.QPLLREFCLKSEL
PORT.QPLLRESET
PORT.QPLLRSVD1
PORT.QPLLRSVD2
QPLLREFCLKSEL
QPLL_N_DIVIDER
QPLL_REFCLK_DIV
STATUS
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enum
enum
enum
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0
1
1
0
0
0
1
0
0000
1F
GTREFCLK0
64
1
LOCKED
hw_sio_pll オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルま
たは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_gts] 0]
HW_SIO_RX
説明ハードウェアデバイス上では、各 GT に PCS および PMA で構成される独立したレシーバー (hw_sio_rx) が含まれて
います。高速シリアルデータは、ボード上のトレースから GTX/GTH トランシーバー RX の PMA、 PCS、そして最後
に FPGA ロジックに送信されます。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト X-Ref Target - Figure 2-23
KZBELWVWUHDP
KZBVLRBVZHHS
KZBVLRBVFDQ
KZBD[L
KZBV\VPRQ
KZBVLRBLEHUW
KZBVLRBOLQN
KZBVLRBJW
KZBVLRBSOO
KZBVLRBOLQNJURXS
KZBD[LBW[Q
KZBVLRBW[
KZBVLRBU[
KZBVLRBJWJURXS
;
図 2‐23 : ハードウェア SIO RX および TX オブジェクト hw_sio_rx オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_link に接続さ
れます。
接続されたオブジェクトの hw_sio_rx オブジェクトは、次のように取得できます。
get_hw_sio_rxs -of [get_hw_sio_gts]
次を使用すると、特定の hw_sio_rx に接続されたオブジェクトも取得できます。
get_hw_sio_links -of [get_hw_sio_rxs]
プロパティ
report_property コマンドを使用すると、特定の hw_sio_rx オブジェクトに割り当てられたプロパティを確認できます。
詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は、
hw_sio_rx オブジェクトに割り当てられたプロパティとその値の例を示しています。
Property
CLASS
DISPLAY_NAME
DRP.ES_CONTROL
DRP.ES_CONTROL_STATUS
DRP.ES_ERRDET_EN
DRP.ES_ERROR_COUNT
DRP.ES_EYE_SCAN_EN
DRP.ES_HORZ_OFFSET
Vivado プロパティリファレンス
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Type
Read-only
string true
string true
string false
string false
string false
string false
string false
string false
japan.xilinx.com
Visible
true
true
true
true
true
true
true
true
Value
hw_sio_rx
MGT_X0Y8/RX
00
0
0
0000
1
000
69
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
DRP.ES_PMA_CFG
DRP.ES_PRESCALE
DRP.ES_QUALIFIER
DRP.ES_QUAL_MASK
DRP.ES_RDATA
DRP.ES_SAMPLE_COUNT
DRP.ES_SDATA
DRP.ES_SDATA_MASK
DRP.ES_UT_SIGN
DRP.ES_VERT_OFFSET
DRP.FTS_DESKEW_SEQ_ENABLE
DRP.FTS_LANE_DESKEW_CFG
DRP.FTS_LANE_DESKEW_EN
DRP.RXBUFRESET_TIME
DRP.RXBUF_ADDR_MODE
DRP.RXBUF_EIDLE_HI_CNT
DRP.RXBUF_EIDLE_LO_CNT
DRP.RXBUF_EN
DRP.RXBUF_RESET_ON_CB_CHANGE
DRP.RXBUF_RESET_ON_COMMAALIGN
DRP.RXBUF_RESET_ON_EIDLE
DRP.RXBUF_RESET_ON_RATE_CHANGE
DRP.RXBUF_THRESH_OVFLW
DRP.RXBUF_THRESH_OVRD
DRP.RXBUF_THRESH_UNDFLW
DRP.RXCDRFREQRESET_TIME
DRP.RXCDRPHRESET_TIME
DRP.RXCDR_CFG
DRP.RXCDR_FR_RESET_ON_EIDLE
DRP.RXCDR_HOLD_DURING_EIDLE
DRP.RXCDR_LOCK_CFG
DRP.RXCDR_PH_RESET_ON_EIDLE
DRP.RXDFELPMRESET_TIME
DRP.RXDLY_CFG
DRP.RXDLY_LCFG
DRP.RXDLY_TAP_CFG
DRP.RXGEARBOX_EN
DRP.RXISCANRESET_TIME
DRP.RXLPM_HF_CFG
DRP.RXLPM_LF_CFG
DRP.RXOOB_CFG
DRP.RXOUT_DIV
DRP.RXPCSRESET_TIME
DRP.RXPHDLY_CFG
DRP.RXPH_CFG
DRP.RXPH_MONITOR_SEL
DRP.RXPMARESET_TIME
DRP.RXPRBS_ERR_LOOPBACK
DRP.RXSLIDE_AUTO_WAIT
DRP.RXSLIDE_MODE
DRP.RX_BIAS_CFG
DRP.RX_BUFFER_CFG
DRP.RX_CLK25_DIV
DRP.RX_CLKMUX_PD
DRP.RX_CM_SEL
DRP.RX_CM_TRIM
DRP.RX_DATA_WIDTH
DRP.RX_DDI_SEL
DRP.RX_DEBUG_CFG
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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japan.xilinx.com
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000
00
00000000000000000000
00000000000000000000
00000000000000000000
0000
00000000000000000000
00000000000000000000
0
000
F
F
0
01
1
8
0
1
1
0
0
1
3D
0
04
01
01
0B800023FF10200020
0
0
15
0
0F
001F
030
0000
0
01
00F0
00F0
06
0
01
084020
000000
00
03
0
7
0
004
00
04
1
3
4
5
00
000
70
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
DRP.RX_DEFER_RESET_BUF_EN
string false
true
1
DRP.RX_DFE_CTLE_STAGE1
string false
true
8
DRP.RX_DFE_CTLE_STAGE2
string false
true
3
DRP.RX_DFE_CTLE_STAGE3
string false
true
0
DRP.RX_DFE_GAIN_CFG
string false
true
020FEA
DRP.RX_DFE_H2_CFG
string false
true
000
DRP.RX_DFE_H3_CFG
string false
true
040
DRP.RX_DFE_H4_CFG
string false
true
0F0
DRP.RX_DFE_H5_CFG
string false
true
0E0
DRP.RX_DFE_KL_CFG2
string false
true
3010D90C
DRP.RX_DFE_KL_CFG
string false
true
00FE
DRP.RX_DFE_LPM_CFG
string false
true
0954
DRP.RX_DFE_LPM_HOLD_DURING_EIDLE string false
true
0
DRP.RX_DFE_UT_CFG
string false
true
11E00
DRP.RX_DFE_VP_CFG
string false
true
03F03
DRP.RX_DFE_XYD_CFG
string false
true
0000
DRP.RX_DISPERR_SEQ_MATCH
string false
true
1
DRP.RX_INT_DATAWIDTH
string false
true
1
DRP.RX_OS_CFG
string false
true
0080
DRP.RX_SIG_VALID_DLY
string false
true
09
DRP.RX_XCLK_SEL
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true
0
DRP.TXBUF_RESET_ON_RATE_CHANGE
string false
true
0
DRP.TXPCSRESET_TIME
string false
true
01
DRP.TXPMARESET_TIME
string false
true
01
DRP.TX_LOOPBACK_DRIVE_HIZ
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true
0
DRP.TX_RXDETECT_CFG
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1832
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Near-End PCS
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Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
japan.xilinx.com
71
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PORT.EYESCANRESET
PORT.EYESCANTRIGGER
PORT.GTRESETSEL
PORT.GTRXRESET
PORT.GTTXRESET
PORT.LOOPBACK
PORT.RESETOVRD
PORT.RX8B10BEN
PORT.RXBUFRESET
PORT.RXBUFSTATUS
PORT.RXBYTEISALIGNED
PORT.RXBYTEREALIGN
PORT.RXCDRFREQRESET
PORT.RXCDRHOLD
PORT.RXCDRLOCK
PORT.RXCDROVRDEN
PORT.RXCDRRESET
PORT.RXCDRRESETRSV
PORT.RXCHANBONDSEQ
PORT.RXCHANISALIGNED
PORT.RXCHANREALIGN
PORT.RXCHARISCOMMA
PORT.RXCHARISK
PORT.RXCHBONDEN
PORT.RXCHBONDI
PORT.RXCHBONDLEVEL
PORT.RXCHBONDMASTER
PORT.RXCHBONDO
PORT.RXCHBONDSLAVE
PORT.RXCLKCORCNT
PORT.RXCOMINITDET
PORT.RXCOMMADET
PORT.RXCOMMADETEN
PORT.RXCOMSASDET
PORT.RXCOMWAKEDET
PORT.RXDATAVALID
PORT.RXDDIEN
PORT.RXDFEAGCHOLD
PORT.RXDFEAGCOVRDEN
PORT.RXDFECM1EN
PORT.RXDFELFHOLD
PORT.RXDFELFOVRDEN
PORT.RXDFELPMRESET
PORT.RXDFETAP2HOLD
PORT.RXDFETAP2OVRDEN
PORT.RXDFETAP3HOLD
PORT.RXDFETAP3OVRDEN
PORT.RXDFETAP4HOLD
PORT.RXDFETAP4OVRDEN
PORT.RXDFETAP5HOLD
PORT.RXDFETAP5OVRDEN
PORT.RXDFEUTHOLD
PORT.RXDFEUTOVRDEN
PORT.RXDFEVPHOLD
PORT.RXDFEVPOVRDEN
PORT.RXDFEVSEN
PORT.RXDFEXYDEN
PORT.RXDFEXYDHOLD
PORT.RXDFEXYDOVRDEN
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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0
72
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PORT.RXDISPERR
PORT.RXDLYBYPASS
PORT.RXDLYEN
PORT.RXDLYOVRDEN
PORT.RXDLYSRESET
PORT.RXDLYSRESETDONE
PORT.RXELECIDLE
PORT.RXELECIDLEMODE
PORT.RXGEARBOXSLIP
PORT.RXHEADER
PORT.RXHEADERVALID
PORT.RXLPMEN
PORT.RXLPMHFHOLD
PORT.RXLPMHFOVRDEN
PORT.RXLPMLFHOLD
PORT.RXLPMLFKLOVRDEN
PORT.RXMCOMMAALIGNEN
PORT.RXMONITOROUT
PORT.RXMONITORSEL
PORT.RXNOTINTABLE
PORT.RXOOBRESET
PORT.RXOSHOLD
PORT.RXOSOVRDEN
PORT.RXOUTCLKFABRIC
PORT.RXOUTCLKPCS
PORT.RXOUTCLKSEL
PORT.RXPCOMMAALIGNEN
PORT.RXPCSRESET
PORT.RXPD
PORT.RXPHALIGN
PORT.RXPHALIGNDONE
PORT.RXPHALIGNEN
PORT.RXPHDLYPD
PORT.RXPHDLYRESET
PORT.RXPHMONITOR
PORT.RXPHOVRDEN
PORT.RXPHSLIPMONITOR
PORT.RXPMARESET
PORT.RXPOLARITY
PORT.RXPRBSCNTRESET
PORT.RXPRBSERR
PORT.RXPRBSSEL
PORT.RXQPIEN
PORT.RXQPISENN
PORT.RXQPISENP
PORT.RXRATE
PORT.RXRATEDONE
PORT.RXRESETDONE
PORT.RXSLIDE
PORT.RXSTARTOFSEQ
PORT.RXSTATUS
PORT.RXSYSCLKSEL
PORT.RXUSERRDY
PORT.RXVALID
PORT.TXDETECTRX
PORT.TXDLYSRESET
PORT.TXDLYSRESETDONE
PORT.TXPCSRESET
PORT.TXPHDLYRESET
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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73
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PORT.TXPMARESET
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true
0
PORT.TXRESETDONE
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true
0
RXDFEENABLED
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1
RXOUTCLKSEL
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RXOUTCLKPCS
RXOUT_DIV
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1
RXPLL
enum
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RXRATE
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RXTERM
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RXTERMMODE
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Programmable
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RXUSRCLK_FREQ
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0.048828
RX_BER
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inf
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40
RX_DFE_CTLE
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enum
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RX_PATTERN
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PRBS 7-bit
RX_PLL
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RX_RECEIVED_BIT_COUNT
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true
0
STATUS
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true
NO LINK
hw_sio_rx オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルま
たは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_rxs] 0]
HW_SIO_TX
説明ハードウェアデバイス上では、各 GT に PCS および PMA で構成される独立したトランスミッター (hw_sio_tx) が含
まれています。パラレルデータは、デバイスロジックから FPGA TX インターフェイスに送信され、PCS および PMA
を介して TX ドライバーから高速シリアルデータとして出力されます。
関連オブジェクト
69 ページの図 2-23 は、 hw_sio_tx オブジェクトとその他のハードウェアオブジェクトの関係を示しています。
hw_sio_tx オブジェクトは、 hw_server、 hw_target、 hw_device、 hw_sio_ibert、 hw_sio_gt、または hw_sio_link に接続さ
れます。
接続されたオブジェクトの hw_sio_tx オブジェクトは、次のように取得できます。
get_hw_sio_txs -of [get_hw_sio_gts]
次を使用すると、特定の hw_sio_tx に接続されたオブジェクトも取得できます。
get_hw_sio_links -of [get_hw_sio_txs]
プロパティ
report_property コマンドを使用すると、特定の hw_sio_tx オブジェクトに割り当てられたプロパティを確認できます。
詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は、
hw_sio_tx オブジェクトに割り当てられたプロパティとその値の例を示しています。
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74
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
Property
Type
Read-only Visible Value
CLASS
string true
true
hw_sio_tx
DISPLAY_NAME
string true
true
MGT_X0Y8/TX
DRP.TXBUF_EN
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true
1
DRP.TXBUF_RESET_ON_RATE_CHANGE string false
true
0
DRP.TXDLY_CFG
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true
001F
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true
030
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0
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0
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01
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true
0780
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true
00
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true
01
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true
1
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00
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4
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1
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true
0
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0
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49
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true
45
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string false
true
42
DRP.TX_MARGIN_FULL_4
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true
40
DRP.TX_MARGIN_LOW_0
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true
46
DRP.TX_MARGIN_LOW_1
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true
44
DRP.TX_MARGIN_LOW_2
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true
42
DRP.TX_MARGIN_LOW_3
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true
40
DRP.TX_MARGIN_LOW_4
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true
40
DRP.TX_PREDRIVER_MODE
string false
true
0
DRP.TX_QPI_STATUS_EN
string false
true
0
DRP.TX_RXDETECT_CFG
string false
true
1832
DRP.TX_RXDETECT_REF
string false
true
4
DRP.TX_XCLK_SEL
string false
true
0
LOGIC.ERR_INJECT_CTRL
string false
true
0
LOGIC.TXOUTCLK_FREQ_CNT
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true
0000
LOGIC.TXOUTCLK_FREQ_TUNE
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true
4000
LOGIC.TXPAT_ID
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LOGIC.TXUSRCLK2_FREQ_CNT
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0000
LOGIC.TXUSRCLK2_FREQ_TUNE
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4000
LOGIC.TXUSRCLK_FREQ_CNT
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LOGIC.TX_DCM_LOCK
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0
LOGIC.TX_DCM_RESET_STAT
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1
LOGIC.TX_FRAMED
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0
NAME
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PARENT
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localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/MGT_X0Y8
PORT.GTTXRESET
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true
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PORT.TX8B10BBYPASS
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true
FF
Vivado プロパティリファレンス
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PORT.TX8B10BEN
PORT.TXBUFDIFFCTRL
PORT.TXBUFSTATUS
PORT.TXCHARDISPMODE
PORT.TXCHARDISPVAL
PORT.TXCHARISK
PORT.TXCOMFINISH
PORT.TXCOMINIT
PORT.TXCOMSAS
PORT.TXCOMWAKE
PORT.TXDEEMPH
PORT.TXDETECTRX
PORT.TXDIFFCTRL
PORT.TXDIFFPD
PORT.TXDLYBYPASS
PORT.TXDLYEN
PORT.TXDLYHOLD
PORT.TXDLYOVRDEN
PORT.TXDLYSRESET
PORT.TXDLYSRESETDONE
PORT.TXDLYUPDOWN
PORT.TXELECIDLE
PORT.TXGEARBOXREADY
PORT.TXHEADER
PORT.TXINHIBIT
PORT.TXMAINCURSOR
PORT.TXMARGIN
PORT.TXOUTCLKFABRIC
PORT.TXOUTCLKPCS
PORT.TXOUTCLKSEL
PORT.TXPCSRESET
PORT.TXPD
PORT.TXPDELECIDLEMODE
PORT.TXPHALIGN
PORT.TXPHALIGNDONE
PORT.TXPHALIGNEN
PORT.TXPHDLYPD
PORT.TXPHDLYRESET
PORT.TXPHDLYTSTCLK
PORT.TXPHINIT
PORT.TXPHINITDONE
PORT.TXPHOVRDEN
PORT.TXPISOPD
PORT.TXPMARESET
PORT.TXPOLARITY
PORT.TXPOSTCURSOR
PORT.TXPOSTCURSORINV
PORT.TXPRBSFORCEERR
PORT.TXPRBSSEL
PORT.TXPRECURSOR
PORT.TXPRECURSORINV
PORT.TXQPIBIASEN
PORT.TXQPISENN
PORT.TXQPISENP
PORT.TXQPISTRONGPDOWN
PORT.TXQPIWEAKPUP
PORT.TXRATE
PORT.TXRATEDONE
PORT.TXRESETDONE
Vivado プロパティリファレンス
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00
00
00
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C
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0
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00
0
1
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0
07
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0
0
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0
0
76
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PORT.TXSEQUENCE
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true
00
PORT.TXSTARTSEQ
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true
0
PORT.TXSWING
string false
true
0
PORT.TXSYSCLKSEL
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true
3
PORT.TXUSERRDY
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true
1
TXDIFFSWING
enum
false
true
1.018 V (1100)
TXOUTCLKSEL
enum
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true
TXOUTCLKPMA
TXOUT_DIV
enum
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true
1
TXPLL
enum
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true
QPLL
TXPOST
enum
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0.68 dB (00011)
TXPRE
enum
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true
1.67 dB (00111)
TXRATE
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Use TXOUT_DIV
TXUSRCLK2_FREQ
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true
0.048828
TXUSRCLK_FREQ
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true
0.048828
TX_DATA_WIDTH
enum
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true
40
TX_INTERNAL_DATAPATH
enum
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true
4-byte
TX_PATTERN
enum
false
true
PRBS 7-bit
TX_PLL
string true
true
localhost/xilinx_tcf/Digilent/210203327463A/0_1/IBERT/Quad_117/COMMON_X0Y2/QPLL_0
hw_sio_tx オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルま
たは Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_sio_txs] 0]
Vivado プロパティリファレンス
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japan.xilinx.com
77
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
HW_SYSMON
説明システムモニター (HW_SYSMON) は、ザイリンクスデバイス上の Analog-to-Digital Converter (ADC) 回路で、温度お
よび電圧などの動作状況を測定するために使用されます。 HW_SYSMON は、オンチップ温度および供給センサーを
使用して物理的な環境を監視します。 ADC は広範囲のアプリケーションに対し高精度のアナログインターフェイス
を提供します。 ADC は最大で 17 の外部アナログ入力チャネルにアクセスできます。
X-Ref Target - Figure 2-24
KZBVHUYHU
KZBD[L
KZBWDUJHW
KZBV\VPRQ
KZBGHYLFH
KZBLOD
KZBVLRB
KZBYLR
KZBV\VPRQBUHJ
KZBSUREH
KZBVLRBJW
KZBD[LBW[Q
KZBLODBGDWD
KZBVLRBW[
KZBVLRB
図 2‐24 : HW_SYSMON オブジェクト
HW_SYSMON には、データレジスタ (HW_SYSMON_REG オブジェクト ) が含まれ、温度および電圧の現在の値が格
納されます。現在の hw_device でのこれらのレジスタの値には、ハードウェアサーバーとターゲットに接続される場
合、 Vivado Design Suite のハードウェアマネージャー機能を使用してアクセスできます。 hw_sysmon は、 Virtex-7 と
UltraScale で異なります。特定の XADC に関する詳細、およびその使用方法については、『UltraScale アーキテクチャ
システムモニターユーザーガイド』(UG580) [参照 12] または『7 シリーズ FPGA および Zynq-7000 All Programmable
SoC XADC デュアル 12 ビット 1 MSPS アナログ - デジタルコンバーターユーザーガイド』 (UG480) [参照 6] を参照し
てください。
特定のレジスタの値は get_hw_sysmon_reg コマンドを使用して System Monitor のレジスタに格納された 16 進数値に
アクセスして取得することもできますが、hw_sysmon オブジェクトのフォーマットされたプロパティとして表示する
こともできます。たとえば、レジスタの 16 進数に直接アクセスするのではなく、次のコードを使用して、指定の
hw_sysmon オブジェクトの TEMPERATURE プロパティを取得できます。
get_property TEMPERATURE [get_hw_sysmons]
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78
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト
hw_sysmon オブジェクトは、現在のhw_target および hw_server にプログラムされた hw_device のハードウェアマネー
ジャーに含まれています。 hw_device の hw_sysmon は次のように取得できます。
get_hw_sysmons -of [get_hw_devices]
プロパティ
report_property コマンドを使用すると、hw_sysmon オブジェクトに割り当てられた実際のプロパティを確認できます。
詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。
hw_sysmon のプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コ
ンソールに貼り付けます。
report_property -all [lindex [get_hw_sysmons] 0]
次は、 hw_sysmon オブジェクトに割り当てられたプロパティとその値の例を示しています。
Property
ADC_A_GAIN
ADC_A_OFFSET
ADC_B_GAIN
ADC_B_OFFSET
CLASS
CONFIG_REG.ACQ
CONFIG_REG.ALM0
CONFIG_REG.ALM1
CONFIG_REG.ALM2
CONFIG_REG.ALM3
CONFIG_REG.ALM4
CONFIG_REG.ALM5
CONFIG_REG.ALM6
CONFIG_REG.AVG
CONFIG_REG.BU
CONFIG_REG.CAL0
CONFIG_REG.CAL1
CONFIG_REG.CAL2
CONFIG_REG.CAL3
CONFIG_REG.CAVG
CONFIG_REG.CD
CONFIG_REG.CH
CONFIG_REG.EC
CONFIG_REG.MUX
CONFIG_REG.OT
CONFIG_REG.PD
CONFIG_REG.SEQ
DESCRIPTION
FLAG.ALM0
FLAG.ALM1
FLAG.ALM2
FLAG.ALM3
FLAG.ALM4
FLAG.ALM5
FLAG.ALM6
FLAG.JTGD
FLAG.JTGR
FLAG.OT
Vivado プロパティリファレンス
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Type
hex
hex
hex
hex
string
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
string
binary
binary
binary
binary
binary
binary
binary
binary
binary
binary
Read-only
true
true
true
true
true
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
false
true
true
true
true
true
true
true
true
true
true
true
japan.xilinx.com
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
0000
007e
0000
ffbb
hw_sysmon
0
0
0
0
0
0
0
0
00
0
0
0
0
0
0
00000000
00000
0
0
0
00
0000
XADC
0
0
0
0
0
0
0
0
0
0
79
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
FLAG.REF
binary true
true
0
LOWER_TEMPERATURE
string false
true
-273.1
LOWER_TEMPERATURE_SCALE enum
false
true
CELSIUS
LOWER_VCCAUX
string false
true
0.000
LOWER_VCCBRAM
string false
true
0.000
LOWER_VCCINT
string false
true
0.000
LOWER_VCCO_DDR
string false
true
0.000
LOWER_VCCPAUX
string false
true
0.000
LOWER_VCCPINT
string false
true
0.000
MAX_TEMPERATURE
string true
true
41.7
MAX_TEMPERATURE_SCALE
enum
false
true
CELSIUS
MAX_VCCAUX
string true
true
1.805
MAX_VCCBRAM
string true
true
0.997
MAX_VCCINT
string true
true
1.000
MAX_VCCO_DDR
string true
true
0.000
MAX_VCCPAUX
string true
true
0.000
MAX_VCCPINT
string true
true
0.000
MIN_TEMPERATURE
string true
true
37.3
MIN_TEMPERATURE_SCALE
enum
false
true
CELSIUS
MIN_VCCAUX
string true
true
1.800
MIN_VCCBRAM
string true
true
0.993
MIN_VCCINT
string true
true
0.997
MIN_VCCO_DDR
string true
true
2.999
MIN_VCCPAUX
string true
true
2.999
MIN_VCCPINT
string true
true
2.999
NAME
string true
true
localhost/xilinx_tcf/Digilent/210203336599A/xc7k325t_0/SYSMON
SUPPLY_A_OFFSET
hex
true
true
006b
SUPPLY_B_OFFSET
hex
true
true
ffa9
SYSMON_REFRESH_RATE_MS
int
false
true
0
TEMPERATURE
string true
true
37.8
TEMPERATURE_SCALE
enum
false
true
CELSIUS
UPPER_TEMPERATURE
string false
true
-273.1
UPPER_TEMPERATURE_SCALE enum
false
true
CELSIUS
UPPER_VCCAUX
string false
true
0.000
UPPER_VCCBRAM
string false
true
0.000
UPPER_VCCINT
string false
true
0.000
UPPER_VCCO_DDR
string false
true
0.000
UPPER_VCCPAUX
string false
true
0.000
UPPER_VCCPINT
string false
true
0.000
VAUXP0_VAUXN0
string true
true
0.000
VAUXP1_VAUXN1
string true
true
0.000
VAUXP2_VAUXN2
string true
true
0.000
VAUXP3_VAUXN3
string true
true
0.000
VAUXP4_VAUXN4
string true
true
0.000
VAUXP5_VAUXN5
string true
true
0.000
VAUXP6_VAUXN6
string true
true
0.000
VAUXP7_VAUXN7
string true
true
0.000
VAUXP8_VAUXN8
string true
true
0.000
VAUXP9_VAUXN9
string true
true
0.000
VAUXP10_VAUXN10
string true
true
0.000
VAUXP11_VAUXN11
string true
true
0.000
VAUXP12_VAUXN12
string true
true
0.000
VAUXP13_VAUXN13
string true
true
0.000
VAUXP14_VAUXN14
string true
true
0.000
VAUXP15_VAUXN15
string true
true
0.000
VCCAUX
string true
true
1.802
VCCBRAM
string true
true
0.995
VCCINT
string true
true
0.999
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
VCCO_DDR
VCCPAUX
VCCPINT
VP_VN
VREFN
VREFP
string
string
string
string
string
string
true
true
true
true
true
true
true
true
true
true
true
true
0.000
0.000
0.000
0.000
0.000
0.000
HW_TARGET
説明ハードウェアターゲット (hw_target) とは、ビットストリームファイルを使用してプログラム、またはデザインをデ
バッグするために使用する、 1 つ以上のザイリンクス FPGA デバイスから構成される JTAG チェーンを含むシステム
ボードです。システムボード上のハードウェアターゲットと Vivado Design Suite との接続は、ハードウェアサーバー
オブジェクト (hw_server) で制御されます。
使用可能なハードウェアターゲットの 1 つへの接続を開くには、 open_hw_target コマンドを使用します。開いたター
ゲットは、自動的に現在のハードウェアターゲットとなります。 Vivado のロジック解析では、プログラムおよびデ
バッグコマンドが hw_server 接続を使用して開いたターゲットの FPGA デバイスオブジェクト (hw_device) に使用さ
れます。
hw_target は、 open_hw_target コマンドに -jtag_mode オプションを付けて開くと、ターゲットを JTAG テストモードに
してデバイスの命令レジスタ (IR) とデータレジスタ (DR)、またはターゲットのデバイスにアクセスできます。ター
ゲットを JTAG モードで開くと、 Vivado Design Suite のハードウェアマネージャー機能に hw_jtag オブジェクトが作
成され、 JTAG TAP コントローラーへアクセスできるようになります。
サポートされる JTAG ダウンロードケーブルおよびデバイスのリストは、『Vivado Design Suite ユーザーガイド : プロ
グラムおよびデバッグ』 (UG908) [参照 23] を参照してください。
関連オブジェクト X-Ref Target - Figure 2-25
KZBFIJPHP
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBELWVWUHDP
図 2‐25 : ハードウェアターゲットオブジェクトハードウェアターゲットはハードウェアサーバーに接続されており、次のように hw_server オブジェクトのオブジェ
クトとして取得できます。
get_hw_target -of [get_hw_servers]
また、次を使用すると、ハードウェアターゲットに接続されたハードウェアデバイスを取得できます。
get_hw_devices -of [current_hw_target]
ターゲットを JTAG モードで開くと、ターゲットの HW_JTAG プロパティを使用して作成された hw_jtag オブジェク
トにアクセスできるようになります。
get_property HW_JTAG [current_hw_target]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
プロパティ
report_property コマンドを使用すると、 hw_target オブジェクトに割り当てられたプロパティを確認できます。詳細は、
『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は、 hw_target オブ
ジェクトに割り当てられたプロパティとその値の例を示しています。
Property
Type
Read-only Visible
CLASS
string
true
true
DEVICE_COUNT
int
true
true
HW_JTAG
hw_jtag true
true
IS_OPENED
bool
true
true
NAME
string
true
true
localhost/xilinx_tcf/Digilent/210203327463A
PARAM.DEVICE
string
true
true
PARAM.FREQUENCY enum
true
true
PARAM.TYPE
string
true
true
TID
string
true
true
UID
string
true
true
Value
hw_target
1
1
jsn-JTAG-SMT1-210203327463A
15000000
xilinx_tcf
jsn-JTAG-SMT1-210203327463A
Digilent/210203327463A
hw_target のプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コン
ソールに貼り付けます。
report_property -all [get_hw_targets]
HW_VIO
説明 VIO (Virtual Input/Output) デバッグコア (hw_vio) は、ザイリンクス FPGA デバイスにプログラムされている内部信号
をリアルタイムで監視および駆動できます。ターゲットハードウェアへの物理的なアクセスがない場合は、このデ
バッグ機能を使用して、物理デバイス上の信号を駆動および監視できます。
VIO コアは、ハードウェアプローブオブジェクトを使用してデザインの特定の信号を監視および駆動します。入力
プローブは、 VIO コアへの入力として信号を監視します。出力プローブは、 VIO コアから信号を指定の値に駆動しま
す。プローブの値は set_property コマンドで定義され、 commit_hw_vio コマンドでプローブの信号に駆動されます。
VIO デバッグコアは、ザイリンクス IP カタログから RTL コードにインスタンシエートする必要があります。このた
め、デザインをデバッグする前にどのネットを監視および駆動するのか知っておく必要があります。 VIO コアは、 IP
カタログの [Debug & Verification] → [Debug] カテゴリにあります。 VIO コア IP の詳細は、『LogiCORE IP Virtual
Input/Output 製品ガイド』 (PG159) を参照してください。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト X-Ref Target - Figure 2-26
KZBF
KZBVHUYHU
KZBWDUJHW
KZBGHYLFH
KZBE
KZBLOD
KZBYLR
KZBD[L
KZBV\VPRQ
KZBSUREH
KZBVLRBLEHUW
KZBVLRBJW
KZ
図 2‐26 : hw_vio オブジェクト VIO デバッグコアは、ザイリンクス IP カタログから RTL ソースファイルのデザインに追加できます。デバッグコ
アは、 get_debug_cores コマンドを使用して合成済みネットリストデザインで検索できます。これらは Vivado Design
Suite のハードウェアマネージャーに含まれる VIO デバッグコアオブジェクト (hw_vio) ではありませんが、関連は
しています。
ハードウェア VIO デバッグコアは、プログラム済みのハードウェアデバイスオブジェクト (hw_device) のハードウェ
アマネージャーに含まれます。 hw_device の hw_vio は次のように取得できます。
get_hw_vios -of [current_hw_device]
また、 hw_vio デバッグコアには、それに接続されたプローブが含まれており、次のように取得できます。
get_hw_probes -of [get_hw_vios]
プロパティ report_property コマンドを使用すると、 hw_vio オブジェクトに割り当てられたプロパティを確認できます。詳細は、
『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。
Property
CLASS
CORE_REFRESH_RATE_MS
HW_CORE
INSTANCE_NAME
IS_ACTIVITY_SUPPORTED
NAME
Type
string
int
string
string
bool
string
Read-only
true
false
true
true
true
true
Visible
true
true
false
true
true
true
Value
hw_vio
500
core_1
i_vio_new
1
hw_vio_1
hw_vio オブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまた
は Tcl コンソールに貼り付けます。
report_property -all [lindex [get_hw_vios] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
IO_BANK
X-Ref Target - Figure 2-27
3RUW
3LQ
&ORFN
7LPLQJ3DWK
&HOO
%HO3LQ
&ORFN
5HJLRQ
3NJ3LQ
B1LEEOH
3DFNDJH3LQ
%HO
6LWH&/%
6LWH3LQ
3NJ3LQ
B%\WH*URXS
6LWH3LS
,2%DQN
7LOH
6/5
,26WDQGDUG
図 2‐27 : IO_BANK オブジェクト
説明ザイリンクス 7 シリーズ FPGA および UltraScale アーキテクチャには、通常、ハイパフォーマンス (HP) およびハイ
レンジ (HR) I/O バンクがあります。 I/O バンクは、 I/O ブロック (IOB) の集合体で、さまざまな標準インターフェイス
を広くサポートする、コンフィギャラブルな SelectIO ドライバーおよびレシーバー (シングルエンドと差動の両方) が
含まれます。 HP I/O バンクは、高速メモリとその他の最大 1.8V 電圧までのチップトゥチップインターフェイスの
パフォーマンス要件を満たすように設計されており、最大 3.3 V 電圧までの広い範囲の I/O 規格がサポートされてい
ます。
各 I/O バンクには、出力駆動電流およびスルーレートのプログラマブル制御、デジタル制御インピーダンス (DCI) を
使用したオンチップ終端、基準電圧 (INTERNAL_VREF) を内部生成する機能などが含まれます。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
UltraScale デバイスの場合、ほとんどの I/O バンクに 52 個の IOB が含まれます (HR I/O ミニバンクには 26 個の IOB)。
7 シリーズの場合は、ほとんどの I/O バンクに 50 個の IOB ( クロック領域の高さと同じ ) が含まれます。デバイスの
I/O バンク数は、サイズとパッケージピン配置によって異なります。
I/O バンクおよび、 I/O 割り当てに関するルールについては、『7 シリーズ FPGA SelectIO リソースユーザーガイド』
(UG471) [参照 2] および『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照して
ください。
関連オブジェクト 84 ページの図 2-27 は、 I/O バンクとポートネットリストオブジェクト、デバイスの package_pin、 I/O ブロックでイ
ンプリメントされた I/O 規格との関連を示しています。関連するパッケージピン、ポート、クロック領域、またはサ
イトの I/O バンクは、次を使用すると取得できます。
get_iobanks -of [get_clock_regions X0Y2]
I/O バンクに関連付けられたポート、クロック領域、サイト、 SLR、 I/O 規格、パッケージピン、 pkgpin_bytegroup、
および pkgpin_nibble オブジェクトは、次を使用すると取得できます。
get_sites -of [get_iobanks 227]
プロパティ次は、 I/O バンクで検出されたプロパティとその値の例を示しています。
Property
BANK_TYPE
CLASS
DCI_CASCADE
INTERNAL_VREF
IS_MASTER
IS_SLAVE
MASTER_BANK
NAME
VCCOSENSEMODE
Type
string
string
string*
double
bool
bool
string
string
string
Read-only
true
true
false
false
true
true
true
true
false
Value
BT_HIGH_PERFORMANCE
iobank
0
0
46
I/O バンクのプロパティは、次のコマンドを使用すると確認できます。
report_property -all [lindex [get_iobanks] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
IO_STANDARD
X-Ref Target - Figure 2-28
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
3NJ3LQ
B1LEEOH
%HO
:LUH
3DFNDJH
3LQ
6LWH&/%
6LWH3LQ
3NJ3LQ
B%\WH*URXS
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
6/5
;
図 2‐28 : IO_STANDARD オブジェクト
説明 IO_STANDARD オブジェクトでは、ターゲットザイリンクスデバイスでサポートされる使用可能な IOSTANDARD
が定義されます。IO_STANDARD オブジェクトは IOSTANDARD プロパティを使用して PORT オブジェクトに割り当
てると、現在のデザインで入力、出力または双方向ポートをコンフィギュレーションできます。サポートされている
規格については、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] および『UltraScale アーキ
テクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト特定の BEL、 SITE、 PACKAGE_PIN、 IO_BANK、または PORT に関連付けられた IO_STANDARD は、次を使用する
と取得できます。
get_io_standards -of [get_ports ddr4_sdram_dm_n[0]]
また、特定の IO_STANDARD をインプリメントする PORT オブジェクトは、次を使用すると取得できます。
get_ports -of [get_io_standards POD12_DCI]
ヒント : この場合、ポートは IOSTANDARD プロパティでも検出できます。
get_ports -filter {IOSTANDARD==POD12_DCI}
プロパティ次は、 package_pin オブジェクトで検出されたプロパティとその値の例を示しています。
Property
CLASS
DIRECTION
DRIVE_STRENGTH
HAS_VCCO_IN
HAS_VCCO_OUT
HAS_VREF
INPUT_TERMINATION
IS_DCI
IS_DIFFERENTIAL
NAME
OUTPUT_TERMINATION
SLEW
SUPPORTS_SLEW
VCCO_IN
VCCO_OUT
VREF
Type
string
string
string
bool
bool
bool
string
bool
bool
string
string
string
bool
double
double
double
Read-only
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
io_standard
INPUT OUTPUT BIDIR
NA
1
1
1
SINGLE
1
0
POD12_DCI
DRIVER
SLOW MEDIUM FAST
0
1.200
1.200
0.840
package_pin オブジェクトのプロパティは、次のコマンドを使用すると確認できます。
report_property -all [lindex [get_io_standards] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
NET X-Ref Target - Figure 2-29
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
6LWH3LS
3LS
2%DQN
7LOH
図 2‐29 : NET オブジェクト説明
NET というのは、インターコネクトされたピン、ポートおよびワイヤのセットを指します。どのワイヤにもネット名
があり、その名前でワイヤを区別します。 2 本以上のワイヤに同じネット名が付いていることがあります。同じネッ
ト名が付いているワイヤは、 1 つのネットに含まれていることを示し、こうしたワイヤに接続されているピンまたは
ポートはすべて電気的に接続されています。
RTL ソースファイルを 1 つのネットリストデザインにエラボレーションまたはコンパイルしているとき、ネットリ
ストデザインにネットオブジェクトが追加されるたびにデフォルトネット名がそのオブジェクトに割り当てられま
す。手動でネットに名前を付けることもできます。
ネットは 1 つの信号から成るスカラーネットであったり、複数の信号から成るスカラーネットのグループであるバ
スネットである場合があります。バスを使用すると関連信号を便利にまとめることができ、回路図を簡潔で理解しや
すいものにすることができます。また、主となる回路とブロックシンボルとの接続も明確になります。バスは特に次
の場合において便利です。
•
回路図のあるサイドから、もう一方へと多数の信号を配線する場合
•
1 つのブロックシンボルに複数の信号を接続する場合
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
•
1 つの I/O マーカーに接続することで、階層レベルをまたぐ複数の信号を接続する場合
関連オブジェクトデザインネットリストで、ネットをセルのピンまたはポートに接続できます。また、ポートを介してデザインに供給
されるクロックにネットは関連付けられ、デザインのタイミングパスへと接続されます。デザインに関する問題をす
ばやく見つけ出し解決できるように、 DRC 違反にネットを関連付けることもできます。これらの異なるデザインに
関連するネットオブジェクトは、次のように取得できます。
get_nets -of [get_cells dbg_hub]
デザインがターゲットのザイリンクス FPGA にマップされると、ネットは、デバイスのワイヤ、ノード、 PIP などの
配線リソースにマップされ、 BEL ピンを介して BEL へ、サイトピンを介してサイトへと接続されます。特定のネッ
トまたはデザイン内のネットに関連付けられたクロック、ピン、 BEL、 BEL_PIN、 SITE、 SITE_PIN、 TILE、 NODE、
PIP、 WIRE は、次を使用すると取得できます。
get_bel_pins -of [get_nets ddr4_sdram_adr[0]]
プロパティネットオブジェクトの特定のプロパティは、そのオブジェクトの示すネットのタイプによって異なります。次の表に
は、 Vivado Design Suite でネットオブジェクトに割り当てられたプロパティの一部をその値の例と共にリストしてい
ます。
Property
AREA_GROUP
BEL
BLKNM
BUFFER_TYPE
BUFG
BUS_NAME
BUS_START
BUS_STOP
BUS_WIDTH
CLASS
CLOCK_BUFFER_TYPE
CLOCK_DEDICATED_ROUTE
CLOCK_REGION_ASSIGNMENT
CLOCK_ROOT
COLLAPSE
COOL_CLK
DATA_GATE
DCI_VALUE
DIFF_TERM
DIRECT_ENABLE
DIRECT_RESET
DONT_TOUCH
DRIVE
DRIVER_COUNT
ESSENTIAL_CLASSIFICATION_VALUE
FILE_NAME
FIXED_ROUTE
FLAT_PIN_COUNT
FLOAT
GATED_CLOCK
HBLKNM
HD.NO_ROUTE_CONTAINMENT
Vivado プロパティリファレンス
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Type
string
string
string
enum
enum
string
int
int
int
string
enum
enum
string
string*
bool
bool
bool
int
bool
bool
bool
bool
int
int
int
string
string
int
bool
bool
string
bool
Read-only
true
true
true
false
true
true
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true
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true
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true
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japan.xilinx.com
Visible
true
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true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
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true
true
true
true
true
true
true
true
Value
DataIn_pad_0_i
7
0
8
net
1
1
89
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
HIERARCHICALNAME
HU_SET
IBUF_DELAY_VALUE
IBUF_LOW_PWR
IFD_DELAY_VALUE
IN_TERM
IOB
IOBDELAY
IOSTANDARD
IO_BUFFER_TYPE
IS_CONTAIN_ROUTING
IS_INTERNAL
IS_REUSED
IS_ROUTE_FIXED
KEEP
KEEPER
LINE_NUMBER
LOC
MARK_DEBUG
MAXDELAY
MAXSKEW
MAX_FANOUT
METHODOLOGY_DRC_VIOS
MULTI_CLOCK_ROOT
NAME
NODELAY
NOREDUCE
OUT_TERM
PARENT
PARENT_CELL
PIN_COUNT
PULLDOWN
PULLUP
PWR_MODE
RAM_STYLE
REUSE_STATUS
RLOC
RLOC_ORIGIN
RLOC_RANGE
ROM_STYLE
ROUTE
ROUTE_STATUS
RPM_GRID
RTL_KEEP
RTL_MAX_FANOUT
S
SCHMITT_TRIGGER
SLEW
SUSPEND
TYPE
USELOWSKEWLINES
USE_DSP48
U_SET
WEIGHT
WIREAND
XBLKNM
XLNX_LINE_COL
XLNX_LINE_FILE
_HAVE_MD_DT
Vivado プロパティリファレンス
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string
string
double
bool
double
enum
enum
enum
string
enum
bool
bool
bool
bool
bool
bool
int
string
bool
double
double
string
string
string*
string
bool
bool
enum
string
string
int
bool
bool
enum
enum
enum
string
string
string
enum
string
enum
enum
string
string
bool
bool
string
string
enum
bool
enum
string
int
bool
string
int
long
bool
true
true
true
false
true
true
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false
true
false
true
true
true
false
true
true
true
true
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true
japan.xilinx.com
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true
true
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true
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true
true
true
true
true
true
false
true
true
true
false
false
false
top.DataIn_pad_0_i[0]
LVCMOS18
0
0
0
0
0
DataIn_pad_0_i[0]
DataIn_pad_0_i[0]
1
INTRASITE
SIGNAL
90
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
async_reg
string
false
true
ネットオブジェクトのプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまた
は Tcl コンソールに貼り付けます。
report_property -all [lindex [get_nets] 0]
NODE
説明 X-Ref Target - Figure 2-30
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
3DFNDJH
3LQ
%HO
:LUH
6LWH&/%
6LWH3LQ
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
6/5
;
図 2‐30 : NODE オブジェクト NODE は、ザイリンクスパーツで接続または NET を配線するために使用するデバイスオブジェクトです。これは
WIRE の集合体で、物理的にも電気的にも相互接続されている複数のタイルにまたがっています。 NODE は 1 つの
SITE_PIN に接続したり、またはどのピンにも接続しないでおくことができます。単に NET を SITE に配線したり、
SITE をまたがって配線するためだけに使用します。 NODE は任意数の PIP に接続でき、また電源/グランドで駆動す
ることも可能です。
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91
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト 91 ページの図 2-30にあるように、 NODE オブジェクトは SLR、 TILE、 NET、 SITE_PIN、 WIRE、 PIP、およびほかの
NODE に関連付けられます。次の Tcl コマンドで、 NODE をクエリーできます。
get_nodes -of_objects [get_nets cpuClk]
また、 SLR、および NODE のある TILE、または特定 NODE が関連付けられている PIP、 SITE_PIＮ、 SPEED_MODEL、
WIRE をクエリーすることもできます。
get_slrs -of_objects [get_nodes LIOB33_SING_X0Y199/IOB_T_OUT0]
プロパティ
次のようなコマンドを使用して、 NODE オブジェクトのプロパティはレポートできます。
report_property -all [lindex [get_nodes -filter {IS_COMPLETE}] 0]
ヒント : デバイス上の NODE の数は非常に多いため、検索結果を絞り込むための -of_objects や -filters を使
用して、 get_nodes Tcl コマンドを実行するようにしてください。
プロパティには次のようなものがあります (例として値も表示されています)。
Property
CLASS
COST_CODE
COST_CODE_NAME
IS_BAD
IS_COMPLETE
IS_GND
IS_INPUT_PIN
IS_OUTPUT_PIN
IS_PIN
IS_VCC
NAME
NUM_WIRES
PIN_WIRE
SPEED_CLASS
Vivado プロパティリファレンス
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Type
string
int
enum
bool
bool
bool
bool
bool
bool
bool
string
int
int
int
Read-only
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
node
14
OUTBOUND
0
1
0
0
0
0
0
CLBLL_L_X2Y50/CLBLL_LOGIC_OUTS4
2
65535
191
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PACKAGE_PIN
X-Ref Target - Figure 2-31
3RUW
3LQ
&ORFN
7LPLQJ3DWK
&HOO
%
&ORFN
5HJLRQ
3NJ3LQ
B1LEEOH
3DFNDJH
3LQ
%HO
6LWH&/%
6LWH3LQ
3NJ3LQ
B%\WH*URXS
6LWH3LS
,2%DQN
7LOH
図 2‐31 : PACKAGE_PIN オブジェクト説明 PACKAGE_PIN オブジェクトは、デザインの特定の入力または出力に関連するザイリンクスデバイスパッケージの
物理的なピンを示します。 PACKAGE_PIN への I/O ポートの割り当てについては、『Vivado Design Suite ユーザーガイ
ド : I/O およびクロックプランニング』 (UG899) [参照 17] を参照してください。
PACKAGE_PIN オブジェクトは、 PACKAGE_PIN プロパティを使用して PORT オブジェクトに関連付けることができ
ます。
関連オブジェクト PACKAGE_PIN オブジェクトは、デザインネットリストの PORT オブジェクトに関連するほか、ターゲットデバイ
スの SITE、 BEL、または IO_BANK オブジェクトに関連しています。また、 PACKAGE_PIN オブジェクトは
PKGPIN_BYTEGROUP および PKGPIN_NIBBLE オブジェクトにも関連しています。 PACKAGE_PIN は、次の Tcl コ
マンドを使用すると取得できます。
get_package_pins
または、関連オブジェクトを使用して取得できます。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
get_package_pins -of [get_ports]
特定のパッケージピンを使用して、ポート、サイト、 SLR、 IO_BANK、 IO_STANDARD、 PKGPIN_BYTEGROUP、
PKGPIN_NIBBLE を取得することもできます。
get_port -of [get_package_pins AG17]
ヒント : この場合、ポートは PACKAGE_PIN プロパティでも見つけることができます。
get_ports -filter {PACKAGE_PIN==AG17}
プロパティ次は、 package_pin オブジェクトで検出されたプロパティとその値の例を示しています。
Property
BANK
BUFIO_2_REGION
CLASS
DIFF_PAIR_PIN
IS_BONDED
IS_DIFFERENTIAL
IS_GENERAL_PURPOSE
IS_GLOBAL_CLK
IS_LOW_CAP
IS_MASTER
IS_VREF
IS_VRN
IS_VRP
MAX_DELAY
MIN_DELAY
NAME
PIN_FUNC
PIN_FUNC_COUNT
Type
string
string
string
string
bool
bool
bool
bool
bool
bool
bool
bool
bool
int
int
string
enum
int
Read-only
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
44
BL
package_pin
AE21
1
1
1
0
0
1
0
0
0
72405
71685
AD21
IO_L1P_T0L_N0_DBC_44
1
package_pin オブジェクトのプロパティは、次のコマンドを使用すると確認できます。
report_property -all [lindex [get_package_pins] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PIN X-Ref Target - Figure 2-32
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH
6LWH3LQ
図 2‐32 : PIN オブジェクト説明
PIN はプリミティブまたは階層セルの論理的な接続点です。ピンによりセルの内容は抽象化され、ロジックは使いや
すくするため簡易化されます。また、ピンは接続を 1 つ含むスカラーとして、または複数の信号をまとめるバスピン
として定義することができます。
関連オブジェクト
ピンはセルに接続されます。またネットによりほかのセルのピンに接続することができます。また、セルのピンは
BEL オブジェクトの BEL ピンに関連付けられ、セルがマップされているサイトのサイトピンにも関連付けられてい
ます。クロックドメインの一部としてピンはクロックに関連付けられており、パスの起点、終点、中間点として定義
されている場合はタイミングパスの一部になります。
また、デザインに関する問題をすばやく見つけ出し解決できるように、DRC 違反にピンを関連付けることもできます。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
プロパティ
PIN オブジェクトには、クロックおよびコントロールピンのピンタイプを定義するプロパティの集合体が含まれま
す。これらの属性を使用すると、 Tcl スクリプトを記述したり、 PIN オブジェクトを使用する際にタイプ別にピンの
リストをフィルターすることができます。次の表は、プロパティをリストしたものです。
表 2‐2 :
プロパティ名
クロックとの関係
IS_CLEAR
非同期
IS_CLOCK
説明
例
ブロック出力を 0 ステートに指定
FDCE の CLR ピン
基準
ピンにはほかのピンとの間にセットアップ/ホール
ドまたはリカバリ / リムーバル関係があり、その関
係では基準ピンとして動作
FDRE の C ピン
IS_ENABLE
同期
ブロックのデータキャプチャを許可または阻止
FDRE の CE ピン
IS_PRESET
非同期
ブロック出力を 1 ステートに指定
FDPE の PRE ピン
IS_RESET
同期
ブロック出力を次のクロックで 0 ステートに変更
FDRE の R ピン
IS_SET
同期
ブロック出力を次のクロックで 1 ステートに変更
FDSE の S ピン
IS_SETRESET
プログラマブル
プログラマブル同期または非同期セット / リセッ
ト。ピンのビヘイビアーはブロックの属性で制御
RAMB36E2
の
RSTRAMB ピン
IS_WRITE_ENABLE
同期
メモリブロックで書き込み動作を許可または阻止
するピンイネーブル
RAMB36E2
WES ピン
の
ピンタイプを定義するこれらのプロパティ以外にも、PIN オブジェクトには次のようなさまざまなプロパティがあり
ます。
Property
Type
BEL
string
BUS_DIRECTION
enum
BUS_NAME
string
BUS_START
int
BUS_STOP
int
BUS_WIDTH
int
CLASS
string
CLOCK_DEDICATED_ROUTE
enum
DCI_VALUE
int
DIRECTION
enum
ESSENTIAL_CLASSIFICATION_VALUE int
FB_ACTIVE
bool
HD.ASSIGNED_PPLOCS
string*
HD.CLK_SRC
string
HD.LOC_FIXED
bool
HD.PARTPIN_LOCS
string*
HD.PARTPIN_RANGE
string*
HD.PARTPIN_TIEOFF
bool
HD.TANDEM
int
HIERARCHICALNAME
string
top.cpuEngine.dwb_biu.\retry_cntr_reg[0]
HOLD_DETOUR
int
HOLD_SLACK
double
IS_CLEAR
bool
IS_CLOCK
bool
IS_CONNECTED
bool
IS_ENABLE
bool
IS_INVERTED
bool
Vivado プロパティリファレンス
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Read-only
false
true
true
true
true
true
true
false
false
true
false
false
true
false
false
false
false
false
false
true
.C
false
true
true
true
true
true
false
japan.xilinx.com
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
false
true
true
true
true
false
true
true
true
true
true
true
true
Value
pin
IN
0
needs timing update***
0
1
1
0
0
96
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
IS_LEAF
bool
IS_ORIG_PIN
bool
IS_PRESET
bool
IS_RESET
bool
IS_REUSED
bool
IS_SET
bool
IS_SETRESET
bool
IS_WRITE_ENABLE
bool
LOGIC_VALUE
string
MARK_DEBUG
bool
NAME
string
cpuEngine/dwb_biu/retry_cntr_reg[0]/C
ORIG_PIN_NAME
string
PARENT_CELL
cell
cpuEngine/dwb_biu/retry_cntr_reg[0]
REF_NAME
string
REF_PIN_NAME
string
SETUP_SLACK
double
TARGET_SITE_PINS
string*
XLNX_LINE_COL
int
XLNX_LINE_FILE
long
true
true
true
true
true
true
true
true
true
false
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
false
false
false
true
true
true
true
false
false
1
0
0
0
0
0
0
0
unknown
FDCE
C
needs timing update***
次のコマンドを使用してピンのプロパティは確認できます。
report_property -all [lindex [get_pins] 0]
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97
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PIP または SITE_PIP
説明 X-Ref Target - Figure 2-33
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
3NJ3LQ
B1LEEOH
3DFNDJH
3LQ
%HO
:LUH
6LWH&/%
6LWH3LQ
3NJ3LQ
B%\WH*URXS
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
6/5
;
図 2‐33 : PIP オブジェクト PIP は、ザイリンクスパーツで接続または NET を配線するために使用するデバイスオブジェクトです。 PIP は ARC
とも呼ばれますが、ある WIRE を別の WIRE に接続するためにプログラムすることができる接続マルチプレクサーの
ことを言います。つまり、 NODE を接続して、デザインの特定 NET に必要な配線を作成します。
SITE_PIP は配線 BEL ともいい、 SITE 内にある接続マルチプレクサーで、 BEL_PIN を別の BEL_PIN に、または SITE
内の SITE_PIN に接続できます。
関連オブジェクト 98 ページの図 2-33にあるように、 PIP オブジェクトは SLR、 TILE、 NODE、 NET、 WIRE に関連付けられています。
次の Tcl コマンドで、 PIP をクエリーできます。
get_pips -of [get_nodes INT_R_X7Y47/NW6BEG1]
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98
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
また、 SLR、および PIP のある TILE、または特定 PIP が関連付けられている NODE、 SPEED_MODEL、 WIRE をクエ
リーすることもできます。
get_nodes -of_objects [get_pips INT_R_X7Y47/INT_R.BYP_ALT0->>BYP_BOUNCE0]
SITE_PIP は SITE に関連付けられています。
get_site_pips -of [get_sites SLICE_X8Y79]
PIP プロパティ
次のようなコマンドを使用して、 PIP オブジェクトのプロパティはレポートできます。
report_property -all [lindex [get_pips -of [get_tiles INT_R_X7Y47]] 0]
ヒント : デバイス上の PIP の数は非常に多いため、検索結果を絞り込むための -of_objects や -filters を使用し
て、 get_pips Tcl コマンドを実行するようにしてください。
プロパティには次のようなものがあります (例として値も表示されています)。
Property
Type
Read-only Visible Value
CAN_INVERT
bool
true
true
0
CLASS
string true
true
pip
IS_BUFFERED_2_0
bool
true
true
0
IS_BUFFERED_2_1
bool
true
true
1
IS_DIRECTIONAL
bool
true
true
1
IS_EXCLUDED_PIP
bool
true
true
0
IS_FIXED_INVERSION bool
true
true
0
IS_INVERTED
bool
true
true
0
IS_PSEUDO
bool
true
true
0
IS_SITE_PIP
bool
true
true
0
IS_TEST_PIP
bool
true
true
0
NAME
string true
true
INT_R_X7Y47/INT_R.BYP_ALT0->>BYP_BOUNCE0
SPEED_INDEX
int
true
true
2336
TILE
string true
true
INT_R_X7Y47
VORPAL_ID
int
true
false
SITE_PIP プロパティ
SITE_PIP のプロパティは、次のコマンドでレポートできます。
get_site_pips -of [get_sites SLICE_X8Y79]
SITE_PIP のプロパティには次のようなものがあります (例として値も表示されています)。
Property
CLASS
FROM_PIN
IS_FIXED
IS_USED
NAME
SITE
TO_PIN
Type
string
string
bool
bool
string
string
string
Vivado プロパティリファレンス
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Read-only
true
true
true
true
true
true
true
Visible
true
true
true
true
true
true
true
Value
site_pip
A1
0
0
SLICE_X8Y79/D6LUT:A1
SLICE_X8Y79
O6
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99
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PKGPIN_BYTEGROUP
X-Ref Target - Figure 2-34
3RUW
3LQ
&ORFN
7LPLQJ3DWK
&HOO
%HO3LQ
&ORFN
5HJLRQ
3NJ3LQ
B1LEEOH
3DFNDJH
3LQ
%HO
6LWH&/%
6LWH3LQ
3NJ3LQ
B%\WH*URXS
6LWH3LS
,2%DQN
7LOH
,2
6WDQGDUG
6/5
;
図 2‐34 : PKGPIN_BYTEGROUP オブジェクト説明 7 シリーズデバイスでは、 I/O バンクの階層に I/O バンクとパッケージピンの 2 つのオブジェクトタイプが含まれて
います。ザイリンクス UltraScale アーキテクチャでは、 I/O バンク階層にバイトグループとニブルの 2 つが追加され
ています。 UltraScale デバイスでのこれらのオブジェクトの関係は、次のように定義されています。
•
52 個のピンの IO_BANK には、 4 つの pkgpin_bytegroups (26 個のピンの小型 IO_BANK には 2 つの bytegroups) が
含まれています。
•
各 pkgpin_bytegroup には 13 個のパッケージピンが含まれ、 2 個 (上部と下部) の pkgpin_nibbles が含まれていま
す。
•
各パッケージピンニブル (pkgpin_nibble) には 6 ～ 7 本のピンが含まれ、 pkgpin_bytegroup の上位または下位ニブ
ルです。
Vivado プロパティリファレンス
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100
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
•
パッケージピン (package_pin) は、I/O バンク (iobank)、pkgpin_bytegroup、または pkgpin_nibble の 1 つのピンです。
UltraScale では、I/O バンクに接続された bitslice ロジックが pkgpin_bytegroups と pkgpin_nibbles にまとめられます。こ
れらのオブジェクトを使用すると、 bitslice のグループのような I/O ピンに関連する配置が実行しやすくなります。た
とえば、バイトグループとニブルを UltraScale デバイスのメモリコントローラーの I/O ピン割り当てに使用できます。
メモリ I/O ピングループを自動または手動で I/O バンクとバイトレーンに割り当てられるようにしたメモリバンク /
バイトプランナーを使用すると、 Vivado IDE でエラボレートした RTL デザインまたは合成したデザインのいずれか
を開いて I/O プランニングをインタラクティブに実行できます。詳細は、『Vivado Design Suite ユーザーガイド : I/O
およびクロックプランニング』 (UG899) [参照 17] の「UltraScale デバイスのメモリ IP の I/O プランニング」を参照し
てください。
関連オブジェクト PKGPIN_BYTEGROUP と PKGPIN_NIBBLE は前述のように、 IO_BANK、 PACKAGE_PIN、および PORT と関連して
います。また、各 PKGPIN_BYTEGROUP はザイリンクスデバイスの SITE に関連しています。関連オブジェクトの
PKGPIN_BYTEGROUP は、次のような Tcl コマンドを使用すると取得できます。
get_pkgpin_bytegroups -of [get_package_pins AG17]
次を使用すると、特定の pkgpin_bytegroups に関連するパッケージピンオブジェクトも取得できます。
get_package_pins -of [get_pkgpin_bytegroups BANK45_BYTE2]
プロパティ次は、 PKGPIN_BYTEGROUP オブジェクトで検出されたプロパティとその値の例を示しています。
Property
CLASS
INDEX_IN_IOBANK
IOBANK
NAME
Type
string
int
int
string
Read-only
true
true
true
true
Value
pkgpin_bytegroup
2
45
BANK45_BYTE2
バイトグループオブジェクトのプロパティは、次のコマンドを使用すると確認できます。
report_property -all [lindex [get_pkgpin_bytegroups] 0]
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101
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PKGPIN_NIBBLE
X-Ref Target - Figure 2-35
3RUW
3LQ
&ORFN
7LPLQJ3DWK
&HOO
%HO3LQ
&ORFN
5HJLRQ
3NJ3LQ
B1LEEOH
3DFNDJH
3LQ
%HO
6LWH&/%
6LWH3LQ
3NJ3LQ
B%\WH*URXS
6LWH3LS
,2%DQN
7LOH
,2
6WDQGDUG
6/5
;
図 2‐35 : PKGPIN_NIBBLE オブジェクト説明 PKGPIN_NIBBLE は、 PKGPIN_BYTEGROUP の一部です。このオブジェクトの詳細は、 100 ページの
「PKGPIN_BYTEGROUP」を参照してください。
関連オブジェクト PKGPIN_BYTEGROUP と PKGPIN_NIBBLE は前述のように、 IO_BANK、 PACKAGE_PIN、および PORT と関連して
います。また、各 PKGPIN_NIBBLE はザイリンクスデバイスの SITE に関連しています。関連オブジェクトの
PKGPIN_NIBBLE は、次のような Tcl コマンドを使用すると取得できます。
get_pkgpin_nibbles -of [get_iobanks 45]
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102
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
次を使用すると、特定の PKGPIN_NIBBLE に関連するパッケージピンオブジェクトも取得できます。
get_package_pins -of [get_pkgpin_nibbles BANK45_BYTE2_L]
プロパティ次は、 PKGPIN_NIBBLE オブジェクトで検出されたプロパティとその値の例を示しています。
Property
CLASS
IOBANK
NAME
PKGPIN_BYTEGROUP
TYPE
Type
string
int
string
string
string
Read-only
true
true
true
true
true
Value
pkgpin_nibble
45
BANK45_BYTE2_L
BANK45_BYTE2
L
PKGPIN_NIBBLE オブジェクトのプロパティは、次のコマンドを使用すると確認できます。
report_property -all [lindex [get_pkgpin_nibbles] 0]
Vivado プロパティリファレンス
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103
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
PORT
X-Ref Target - Figure 2-36
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
3NJ3LQ
B1LEEOH
3DFNDJH
3LQ
%HO
:LUH
6LWH&/%
6LWH3LQ
3NJ3LQ
B%\WH*URXS
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
6/5
;
図 2‐36 : PORT オブジェクト説明ポートは特殊タイプの階層ピンで、階層デザインの最上位で外部との接続点になることもあれば、階層セルのピンに
内部ロジックを接続するため、階層セルやブロックモジュールの内部接続点になることもあります。また、ポートは
接続を 1 つ含むスカラーとして、または複数の信号をまとめるバスポートとして定義することができます。
Vivado プロパティリファレンス
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104
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクトデザインの最上位にあるポートは、デバイスパッケージの PACKAGE_PIN を介して、 FPGA 外部のダイの IO_BANK
まで接続されます ( この際、割り当てられた IOSTANDARD が使用されます)。
また、ポートはシステムまたはボードからデザインにクロック定義をマップすることができ、 set_input_delay ま
たは set_output_delay 制約を使用して外部システムレベルパス遅延に割り当てる必要があります。これらの制
約については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 19] を参照してください。
次のような Tcl コマンドを使用すると、特定のパッケージピン、 IO バンク、 I/O 規格、サイト、セル、ネット、ク
ロック、タイミングパス、 DRC 違反に割り当てられたポートを取得できます。
get_ports -of [get_clocks]
デザイン内では、階層ネットリストを構築するために、ポートはネットを介してセルに接続されます。次のコマンド
形式を使用すると、ネット、タイミングパス、サイト、 I/O バンク、 I/O 規格、パッケージピン、パッケージピング
ループ、パッケージピンニブルなどのポートに関連するオブジェクトが取得できます。
get_package_pins -of [all_inputs]
プロパティ次は、ポートオブジェクトで検出されたプロパティとその値の例を示しています。
Property
Type
BOARD_PART_PIN
string
BOARD_PIN
string
BUFFER_TYPE
enum
BUS_DIRECTION
enum
BUS_NAME
string
BUS_START
int
BUS_STOP
int
BUS_WIDTH
int
CLASS
string
CLOCK_BUFFER_TYPE
enum
DIFFTERMTYPE
bool
DIFF_PAIR_PORT
string
DIFF_PAIR_TYPE
enum
DIFF_TERM
bool
DIRECTION
enum
DQS_BIAS
enum
DRIVE
enum
DRIVE_STRENGTH
enum
ESSENTIAL_CLASSIFICATION_VALUE int
HD.ASSIGNED_PPLOCS
string*
HD.CLK_SRC
string
HD.LOC_FIXED
bool
HD.PARTPIN_LOCS
string*
HD.PARTPIN_RANGE
string*
HD.PARTPIN_TIEOFF
bool
HOLD_SLACK
double
IBUF_LOW_PWR
bool
INTERFACE
string
INTERMTYPE
enum
IN_TERM
enum
IOB
enum
IOBANK
int
IOSTANDARD
enum
Vivado プロパティリファレンス
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Read-only Visible Value
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true
true
true
true
true
true
true
true
true
true
true
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port
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0
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IN
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12
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12
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true
true
true
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true
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false
0
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true
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true
true
true
needs timing update***
false
true
0
false
true
false
false
NONE
false
true
NONE
false
true
true
true
33
false
true
LVCMOS18
105
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
IOSTD
IO_BUFFER_TYPE
IS_BEL_FIXED
IS_FIXED
IS_GT_TERM
IS_LOC_FIXED
IS_REUSED
KEEP
KEEPER
LOAD
LOC
LOGIC_VALUE
NAME
OFFCHIP_TERM
OUT_TERM
PACKAGE_PIN
PIN_TYPE
PIO_DIRECTION
PULLDOWN
PULLTYPE
PULLUP
SETUP_SLACK
SITE
SLEW
SLEWTYPE
SLEW_ADV
UNCONNECTED
USE_INTERNAL_VREF
VCCAUX_IO
XLNX_LINE_COL
XLNX_LINE_FILE
X_INTERFACE_INFO
enum
false
enum
false
bool
false
bool
false
bool
true
bool
false
bool
true
string
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bool
false
double
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site
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string
true
string
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string
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enum
false
package_pin false
enum
true
enum
false
bool
false
string
false
bool
false
double
true
site
false
enum
false
enum
false
enum
false
bool
true
enum
false
enum
false
int
false
long
false
string
false
false
LVCMOS18
true
false
1
false
1
true
0
true
1
true
true
false
0
true
true
IOB_X1Y43
true
unknown
true
reset
true
NONE
true
true
W9
false
true
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0
true
false
0
true
needs timing update***
false
IOB_X1Y43
true
false
false
true
0
true
true
false
false
true
次のコマンドを使用してポートのプロパティは確認できます。
report_property -all [lindex [get_ports] 0]
Vivado プロパティリファレンス
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
SITE
X-Ref Target - Figure 2-37
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
3NJ3LQ
B1LEEOH
3DFNDJH
3LQ
%HO
:LUH
6LWH&/%
6LWH3LQ
3NJ3LQ
B%\WH*URXS
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
6/5
;
図 2‐37 : SITE オブジェクト説明
SITE は、ターゲットのザイリンクス FPGA で使用可能なさまざまなタイプのロジックリソースの 1 つを表すデバイ
スオブジェクトで、
ルックアップテーブル (LUT)、フリップフロップ、マルチプレクサー、キャリーロジックリソースなどの基本エレ
メント (BEL) の集合体である SLICE/CLB が含まれており、高速な加算、減算、比較演算をインプリメントするため
に使用されます。 SLICE/CLB には、幅の大きなマルチプレクサーと、スライスからスライスを垂直方向に結ぶ専用
キャリーチェーンが含まれます。
デバイスには、次の 2 種類のタイプがあります。
•
SLICEM は分散 RAM としてコンフィギュレーション可能です。分散メモリは一部の LUT のコンフィギュレー
ション機能で、小型の 64 ビットメモリとして動作します。
•
SLICEL LUT はロジックとしてのみ機能し、メモリとしては機能しません。
7 シリーズ FPGA では、 2 つのスライスが 1 つのコンフィギャラブルロジックブロック (CLB) にまとめられ、 2 つの
CLB がデバイスの 1 つの TILE オブジェクトにまとめられています。UltraScale アークテクチャの CLB には SLICE が
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107
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
1 つ含まれています。詳細は、『7 シリーズ FPGA コンフィギュレーションロジックブロックユーザーガイド』
(UG474) [参照 4] または『UltraScale アーキテクチャンフィギュレーションロジックブロックユーザーガイド』
(UG574) [参照 10] を参照してください。
SITE には、ブロック RAM、 DSP、 I/O ブロック、クロックリソース、 GT ブロックなどさまざまなデバイスリソー
スも含まれています。
デバイスリソースを利用するには、 Vivado 合成を使用して HDL ソースから推論したり、 FPGA ライブラリからプリ
ミティブやマクロをインスタンシエートしたり、 Vivado IP カタログから IP コアを使用します。『ライブラリガイド』
には、インスタンシエート可能なプリミティブのリストがあります。
使用可能な SITE タイプは、使用されるザイリンクスデバイスによって変わります。一部ですが、 SITE タイプには次
のようなものがあります。
AMS_ADC AMS_DAC
BSCAN BSCAN_JTAG_MONE2
BUFG BUFGCTRL BUFG_LB BUFHCE
BUFIO BUFMRCE BUFR
CAPTURE
DCIRESET DNA_PORT
DRP_AMS_ADC DRP_AMS_DAC
DSP48E1
EFUSE_USR
FIFO18E1 FIFO36E1
FRAME_ECC
GLOBALSIG
GTHE2_CHANNEL GTHE2_COMMON
GTPE2_CHANNEL GTPE2_COMMON
GTXE2_CHANNEL GTXE2_COMMON
GTZE2_OCTAL
IBUFDS_GTE2 ICAP
IDELAYCTRL IDELAYE2 IDELAYE2_FINEDELAY
ILOGICE2 ILOGICE3
IN_FIFO
IOB IOB18 IOB18M IOB18S
IOB33 IOB33M IOB33S
IOBM IOBS
IPAD ISERDESE2
KEY_CLEAR
MMCME2_ADV
ODELAYE2 ODELAYE2_FINEDELAY
OLOGICE2 OLOGICE3
OPAD
OSERDESE2
OUT_FIFO
PCIE_2_1 PCIE_3_0
PHASER_IN PHASER_IN_ADV PHASER_IN_PHY
PHASER_OUT PHASER_OUT_ADV PHASER_OUT_PHY
PHASER_REF
PHY_CONTROL
PLLE2_ADV PMV2
RAMB18E1 RAMB36E1 RAMBFIFO36E1
SLICEL SLICEM
STARTUP TIEOFF
USR_ACCESS
XADC
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108
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト
107 ページの図 2-37にあるように、サイトはさまざまなネットリストおよびデバイスオブジェクトに関連付けられて
います。フリップフロップおよびラッチのような最下位セルは、BEL (SLICEL および SLICEM などのサイトにマップ
されている ) にマップされているか、 BRAM や DSP などのサイトに直接マップされています。 BEL およびサイトはタ
イルにまとめられ、デバイスのクロック領域および SLR に割り当てられます。ポート、ピン、 I/O バンク、パッケー
ジピンは I/O ブロック (IOB) に関連していますが、この IOB もサイトです。さらに、サイトにはピンまたは SITE_PIN
があり、これらは NODE、 PIP、 PIN、および NET にマップされます。これらのオブジェクトに関連するサイトは、次
のように取得できます。
get_sites -of [get_cells -hier microblaze_0]
サイトは、 ELL、 PORT、 BEL、 BEL_PIN、 CLOCK_REGION、 SITE_PIN、 SLR、 TILE、 IO_BANK、 IO_STANDARD、
PACKAGE_PIN、 PKGPIN_BYTEGROUP、 PKGPIN_NIBBLE、 PIP、および SITE_PIP などの関連オブジェクトを取得
するためにも使用できます。次は、その例です。
get_clock_regions -of [get_sites DSP48E2_X2Y119]
プロパティ
ザイリンクス FPGA には 80 種類を越える SITE タイプがありますが、すべて次のプロパティを共有しています。値の
例も示します。
Property
ALTERNATE_SITE_TYPES
CLASS
CLOCK_REGION
IS_BONDED
IS_CLOCK_BUFFER
IS_CLOCK_PAD
IS_GLOBAL_CLOCK_BUFFER
IS_GLOBAL_CLOCK_PAD
IS_PAD
IS_REGIONAL_CLOCK_BUFFER
IS_REGIONAL_CLOCK_PAD
IS_RESERVED
IS_TEST
IS_USED
MANUAL_ROUTING
NAME
NUM_ARCS
NUM_BELS
NUM_INPUTS
NUM_OUTPUTS
NUM_PINS
PRIMITIVE_COUNT
PROHIBIT
PROHIBIT_FROM_PERSIST
RPM_X
RPM_Y
SITE_PIPS
SITE_TYPE
Type
string
string
string
bool
bool
bool
bool
bool
bool
bool
bool
bool
bool
bool
string
string
int
int
int
int
int
int
bool
bool
int
int
string
enum
Read-only
true
true
true
true
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true
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Visible
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true
true
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true
true
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true
true
true
true
true
true
true
true
Value
IOB33S IOB33M
site
X0Y6
1
0
0
0
0
1
0
0
0
0
0
IOB_X0Y349
9
7
12
5
17
0
0
0
1
698
IOB33
サイトオブジェクトに割り当てられているプロパティはどのサイトタイプでも同じです。上記にリストされている
SITE_TYPE のプロパティを確認するには、 report_property コマンドを使用します。
report_property -all [lindex [get_sites -filter {SITE_TYPE == <SITE_TYPE>}] 0]
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109
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
<SITE_TYPE> にはリストされているサイトタイプの 1 つが入ります。次は、その例です。
report_property -all [lindex [get_sites -filter {SITE_TYPE == DSP48E1}] 0]
report_property -all [lindex [get_sites -filter {SITE_TYPE == RAMB36E1}] 0]
report_property -all [lindex [get_sites -filter {SITE_TYPE == IBUFDS_GTE2}] 0]
SLR
X-Ref Target - Figure 2-38
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
3DFNDJH
3LQ
6LWH&/%
6LWH3LQ
6LWH3LS
3LS
,2%DQN
7LOH
,2
6WDQGDUG
6/5
;
図 2‐38 : SLR オブジェクト説明 SLR (Super Logic Region) は、スタックドシリコンインターコネクト (SSI) デバイスに含まれる 1 つの FPGA ダイス
ライスです。 SSI テクノロジでは、パッシブシリコンインターポーザーをマイクロバンプと Si 貫通電極 (TSV) と一
緒に使用することで、 SLR (Super Logic Region) と呼ばれる複数の FPGA ダイスライスが 1 つのパッケージにまとめ
られます。
各 SLR には、ほとんどのザイリンクス FPGA デバイスに使用される能動回路が含まれ、シリコンインターポーザー
の SLL (Super Long Lines) を介して接続されます。 SSI コンポーネントの詳細は、『UltraFast 設計手法 (Vivado Design
Suite 用)』 (UG949) [参照 24] の「SSI デバイスでの設計」を参照してください。
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110
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト SLR (Super Logic Region) は、ザイリンクス FPGA アーキテクチャまたはデバイスのダイスライスで、 110 ページの
図 2-38 に示すように、各 SLR にはクロック領域、タイル、サイト、サイトピン、 BEL、 BEL ピン、ノード、 PIP、セ
ル、ピン、 I/O バンク、およびパッケージピンが含まれます。これらの異なるタイプのオブジェクトそれぞれに関連
付けられている SLR は、次の Tcl コマンドを使用して検索できます。このコマンドを実行すると、指定されたセルに
割り当てられている SLR が返されます。
get_slrs -of [get_cells DataIn_pad_0_i_IBUF[3]_inst]
SLR に関連するクロック領域、タイル、サイト、または BEL も検索できます。次の Tcl コマンドを使用すると、特定
の SLR に関連するクロック領域の I/O バンクが取得できます。
get_iobanks -of [get_clock_regions -of [get_slrs SLR3]]
プロパティ
report_property コマンドを使用すると、 SLR のプロパティを確認できます。詳細は、『Vivado Design Suite Tcl コ
マンドリファレンスガイド』 (UG835) [参照 13] を参照してください。次は SLR オブジェクトのプロパティとその値
の例です。
Property
ARCH
CHIP_TYPE
CLASS
CONFIG_ORDER_INDEX
IS_FABRIC
IS_MASTER
LOWER_RIGHT_CORNER
LOWER_RIGHT_X
LOWER_RIGHT_Y
MAX_SITE_INDEX
MAX_TILE_INDEX
MIN_SITE_INDEX
MIN_TILE_INDEX
NAME
NUM_CHANNELS
NUM_SITES
NUM_SLLS
NUM_TILES
NUM_TOP_CLOCK_CONNECTIONS
NUM_TOP_DATA_CONNECTIONS
SLR_INDEX
UPPER_LEFT_CORNER
UPPER_LEFT_X
UPPER_LEFT_Y
Type
string
string
string
int
bool
bool
int
int
int
int
int
int
int
string
int
int
int
int
int
int
int
int
int
int
Read-only
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true
true
true
true
true
true
true
true
true
true
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Visible
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true
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true
true
true
true
true
true
Value
virtex7
xc7vx1140t 0
slr
0
1
1
(0,157)
0
157
278381
266114
185588
177410
SLR1
220
92794
10780
23169
32
10780
1
(564,313)
564
313
特定の SLR のプロパティを確認するには、次のコマンドをコピーして Vivado Design Suite の Tcl シェルまたは Tcl コ
ンソールに貼り付けます。
report_property -all [get_slrs <name>]
<name> は、レポートする SLR の名前です。
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111
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
TILE
説明 X-Ref Target - Figure 2-39
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
FNDJH
3LQ
6LWH
6LWH3LQ
6LWH3LS
3LS
2%DQN
7LOH
,2
DQGDUG
6/5
;
図 2‐39 : TILE オブジェクト TILE は、SITE オブジェクトを 1 つまたは複数含むデバイスオブジェクトです。プログラマブルロジック TILE には、
SLICE/CLB、 BRAM、 I/O ブロック、クロックリソース、 GT ブロックなどさまざまなオブジェクトがあります。構
造的には、各タイルには入力および出力が多数あって、あるタイルの入力と出力を別のタイルに接続するプログラマ
ブルインターコネクトがあります。
TILE のタイプは、使用されるザイリンクスデバイスによって異なります。使用可能な TILE_TYPE は次のとおりです。
AMS_ADC_TOP AMS_BRAM
AMS_CLB_INTF_IOB AMS_CLK AMS_CMT
AMS_DAC_TOP AMS_DRP_ADC_TOP AMS_DRP_DAC_TOP
AMS_DSP AMS_INT AMS_INT_L AMS_INT_R
AMS_IOI AMS_VBRK_INTF
BRAM_INT_INTERFACE_L BRAM_INT_INTERFACE_R
BRAM_L BRAM_R
BRKH_BRAM BRKH_B_TERM_INT
BRKH_CLB BRKH_CLK BRKH_CMT
BRKH_DSP_L BRKH_DSP_R BRKH_GTX
BRKH_INT BRKH_TERM_INT B_TERM_INT B_TERM_INT_SLV
CFG_CENTER_BOT CFG_CENTER_MID CFG_CENTER_MID_SLAVE
CFG_CENTER_TOP CFG_CENTER_TOP_SLAVE
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112
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
CLBLL_L CLBLL_R CLBLM_L CLBLM_R
CLK_BALI_REBUF CLK_BALI_REBUF_GTZ_BOT CLK_BALI_REBUF_GTZ_TOP
CLK_BUFG_BOT_R CLK_BUFG_REBUF CLK_BUFG_TOP_R
CLK_FEED
CLK_HROW_BOT_R CLK_HROW_TOP_R
CLK_MTBF2
CLK_PMV CLK_PMV2 CLK_PMV2_SVT CLK_PMVIOB
CLK_TERM
CMT_FIFO_L CMT_FIFO_R
CMT_PMV CMT_PMV_L
CMT_TOP_L_LOWER_B CMT_TOP_L_LOWER_T
CMT_TOP_L_UPPER_B CMT_TOP_L_UPPER_T
CMT_TOP_R_LOWER_B CMT_TOP_R_LOWER_T
CMT_TOP_R_UPPER_B CMT_TOP_R_UPPER_T
DSP_L DSP_R
GTH_CHANNEL_0 GTH_CHANNEL_1 GTH_CHANNEL_2 GTH_CHANNEL_3 GTH_COMMON
GTH_INT_INTERFACE GTH_INT_INTERFACE_L
GTX_CHANNEL_0 GTX_CHANNEL_1 GTX_CHANNEL_2 GTX_CHANNEL_3 GTX_COMMON
GTX_INT_INTERFACE GTX_INT_INTERFACE_L
GTZ_BOT GTZ_BRAM
GTZ_CLB_INTF_IOB GTZ_CLK GTZ_CLK_B GTZ_CMT
GTZ_DSP
GTZ_INT GTZ_INT_L GTZ_INT_LB GTZ_INT_R GTZ_INT_RB
GTZ_IOI GTZ_TOP GTZ_VBRK_INTF
HCLK_BRAM HCLK_CLB
HCLK_CMT HCLK_CMT_L
HCLK_DSP_L HCLK_DSP_R
HCLK_FEEDTHRU_1 HCLK_FEEDTHRU_2
HCLK_FIFO_L
HCLK_GTX
HCLK_INT_INTERFACE HCLK_IOB
HCLK_IOI HCLK_IOI3
HCLK_L HCLK_L_BOT_UTURN HCLK_L_SLV HCLK_L_TOP_UTURN
HCLK_R HCLK_R_BOT_UTURN HCLK_R_SLV HCLK_R_TOP_UTURN
HCLK_TERM HCLK_TERM_GTX HCLK_VBRK HCLK_VFRAME
INT_FEEDTHRU_1 INT_FEEDTHRU_2
INT_INTERFACE_L INT_INTERFACE_R
INT_L INT_L_SLV INT_L_SLV_FLY
INT_R INT_R_SLV INT_R_SLV_FLY
IO_INT_INTERFACE_L IO_INT_INTERFACE_R
LIOB18 LIOB18_SING LIOB33 LIOB33_SING
LIOI LIOI3 LIOI3_SING LIOI3_TBYTESRC LIOI3_TBYTETERM
LIOI_SING LIOI_TBYTESRC LIOI_TBYTETERM
L_TERM_INT L_TERM_INT_BRAM
MONITOR_BOT MONITOR_BOT_SLAVE MONITOR_MID MONITOR_TOP
NULL
PCIE3_BOT_RIGHT PCIE3_INT_INTERFACE_L PCIE3_INT_INTERFACE_R
PCIE3_RIGHT PCIE3_TOP_RIGHT PCIE_BOT
PCIE_BOT_LEFT PCIE_INT_INTERFACE_L PCIE_INT_INTERFACE_LEFT_L
PCIE_INT_INTERFACE_R
PCIE_NULL PCIE_TOP PCIE_TOP_LEFT
RIOB18 RIOB18_SING RIOI RIOI_SING
RIOI_TBYTESRC RIOI_TBYTETERM
R_TERM_INT R_TERM_INT_GTX
TERM_CMT
T_TERM_INT T_TERM_INT_SLV
VBRK VBRK_EXT
VFRAME
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113
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト TILE オブジェクトは SLR、 CLOCK_REGION、 SITE、 SITE_PIN、 BEL および BEL_PIN デバイスリソース、 NODE、
WIRE、 PIP 配線リソース、および NET ネットリストオブジェクトに関連しています。
たとえば、次のコマンドを使用すると、関連するオブジェクトの TILE を取得でき、タイルを通る指定したネットが
表示されます。
get_tiles -of_objects [get_nets wbClk]
また、 TILE に関連した、または TILE 内で見つかった SLR、 CLOCK_REGION、 NODE、 PIP、 WIRE、 SITE、 BEL、
および NET オブジェクトも取得できます。
get_bels -of_objects [get_tiles -filter {TILE_TYPE == GTX_CHANNEL_1}]
プロパティ
TILE オブジェクトにはさまざまなタイプがあり、TILE_TYPE プロパティで設定できますが、すべての TILE オブジェ
クトに同じプロパティセットが含まれます。
report_property コマンドを使用すると、 TILE オブジェクトに割り当てられたプロパティを確認できます。詳細
は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照してください。
次は TILE オブジェクトの CLBLL タイプに割り当てられたプロパティとその値の例です。
Property
CLASS
COLUMN
DEVICE_ID
FIRST_SITE_ID
GRID_POINT_X
GRID_POINT_Y
INDEX
INT_TILE_X
INT_TILE_Y
IS_CENTER_TILE
IS_DCM_TILE
IS_GT_CLOCK_SITE_TILE
IS_GT_SITE_TILE
NAME
NUM_ARCS
NUM_SITES
ROW
SLR_REGION_ID
TILE_PATTERN_IDX
TILE_TYPE
TILE_TYPE_INDEX
TILE_X
TILE_Y
TYPE
Type
string
int
int
int
int
int
int
int
int
bool
bool
bool
bool
string
int
int
int
int
int
enum
int
int
int
string
Read-only
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true
true
true
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Visible
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true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Value
tile
50
0
46
50
1
167
17
0
1
0
0
0
CLBLL_L_X18Y199
146
2
1
0
13
CLBLL_L
19
-16260
320944
CLBLL_L
上記にリストされている TILE_TYPE のプロパティを確認するには、 report_property コマンドを使用します。
report_property -all [lindex [get_sites -filter {TILE_TYPE == <TILE_TYPE>}] 0]
<SITE_TYPE> にはリストされているサイトタイプの 1 つが入ります。次は、その例です。
report_property -all [lindex [get_tiles -filter {TILE_TYPE == DSP_L}] 0]
report_property -all [lindex [get_tiles -filter {TILE_TYPE == BRAM_L}] 0]
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
report_property -all [lindex [get_tiles -filter {TILE_TYPE == GTX_CHANNEL_1}] 0]
TIMING_PATH
説明 TIMING_PATH は、デザインのエレメント間の接続に基づいて定義されます。デジタルデザインでは、タイミングパ
スは同じクロックまたは異なる 2 つのクロックで制御される順次エレメントのペアで形成され、信号のソースおよび
デスティネーションになります。
典型的なタイミングパスでは、 1 クロック周期内で 2 つのシーケンシャルセル間をデータが転送されます。たとえ
ば、送信エッジが 0ns だとすると、到着エッジは 1 CLOCK 周期後になります。
よく使用されるタイミングパスは、次のとおりです。
•
入力ポートから内部シーケンシャルセルまでのパス
•
シーケンシャルセル間の内部パス
•
内部シーケンシャルセルから出力ポートまでのパス
•
内部ポートから出力ポートまでのパス
タイミングパスはそれぞれ独自の始点、通過点、終点で定義されます。パスの始点はシーケンシャルセルのクロッ
クピンまたはデータ入力ポートで、パスの終点はシーケンシャルセルのデータ入力ピンまたはデータ出力ポートで
す。
TIMING_PATH オブジェクトは、詳細をいろいろと設定しながら、選択または指定できます。 1 つのタイミングパス
は、始点、通過点、終点の組み合わせで定義されます。共通の始点または共通の終点から、複数のタイミングパスを
指定できます。
制約は、タイミングパスの定義に従ってタイミングパスに適用されます。制約の適用される優先順はタイミングパ
スにも適用され、次の順序で優先されます。
1.
-from -through -to (1 つのタイミングパス)
2.
-from -to
3.
-from -through
4.
-from
5.
-through -to
6.
-to
7.
-through ( この点を通るタイミングパスすべて)
タイミングパスの詳細については、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニッ
ク』 (UG906) [参照 22] を参照してください。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
関連オブジェクト X-Ref Target - Figure 2-40
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
図 2‐40 : TIMING_PATH オブジェクト TIMING_PATH オブジェクトは、 get_timing_paths コマンドで取得できます。これにより、関連する CLOCK、
PIN、 PORT、または CELL オブジェクトを使用してタイミングを指定し、パスの始点、通過点、終点を識別すること
ができます。
get_timing_paths -from fftEngine/control_reg_reg[1] -max_paths 10
また、指定したタイミングパスに関連する CELL、 NET、 PIN、または PORT オブジェクトも取得できます。
get_nets -of_objects [get_timing_paths -max_paths 10]
プロパティ
次は TIMING_PATH オブジェクトに割り当てられたプロパティとその値の例です。
Property
Type
Read-only Visible
CLASS
string true
true
CLOCK_PESSIMISM
double true
true
CORNER
string true
true
DATAPATH_DELAY
double true
true
DELAY_TYPE
string true
true
ENDPOINT_CLOCK
clock
true
true
ENDPOINT_CLOCK_DELAY
double true
true
ENDPOINT_CLOCK_EDGE
double true
true
ENDPOINT_PIN
pin
true
true
cpuEngine/or1200_immu_top/qmemimmu_cycstb_o_reg/D
EXCEPTION
string true
true
GROUP
string true
true
INPUT_DELAY
double true
true
INTER_SLR_COMPENSATION double true
true
LOGIC_LEVELS
int
true
true
NAME
string true
true
cpuEngine/or1200_immu_top/qmemimmu_cycstb_o_reg/D}
OUTPUT_DELAY
double true
true
REQUIREMENT
double true
true
SKEW
double true
true
SLACK
double true
true
STARTPOINT_CLOCK
clock
true
true
STARTPOINT_CLOCK_DELAY double true
true
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Value
timing_path
-0.661
Slow
6.934
max
cpuClk_3
-2.149
20.000
cpuClk_3
16
{usbEngine0/u4/inta_reg/C -->
10.000
-0.057
2.865
usbClk_2
-2.754
116
第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
STARTPOINT_CLOCK_EDGE
STARTPOINT_PIN
UNCERTAINTY
USER_UNCERTAINTY
double
pin
double
double
true
true
true
true
true
true
true
true
10.000
usbEngine0/u4/inta_reg/C
0.202
TIMING_PATH オブジェクトのプロパティは、次のコマンドを使用して確認できます。
report_property -all [lindex [get_timing_paths] 0]
WIRE
説明 X-Ref Target - Figure 2-41
1HW
3RUW
3LQ
&ORFN
7LPLQJ
3DWK
1RGH
&HOO
%HO3LQ
&ORFN
5HJLRQ
%HO
:LUH
H
6LWH&/%
6LWH3LQ
6LWH3LS
3LS
QN
7LOH
UG
6/5
;
図 2‐41 : WIRE オブジェクト WIRE は、ザイリンクスパーツでの接続点または NET を配線するために使用するデバイスオブジェクトです。ワイ
ヤは、 1 つのタイルの中にあるインターコネクトの金属線です。ワイヤは、 PIP、電源/グランド、 SITE_PIN の間を接
続します。
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第 2 章 : ファーストクラスオブジェクトリスト (アルファベット順)
ヒント : WIRE オブジェクトを、デザインの Verilog ファイルのワイヤエンティティと混同しないようにしてくださ
い。これらのワイヤは、 WIRE オブジェクトで定義されるデザインの配線リソースではなく、デザインの NET に関連
付けられていています。
関連オブジェクト 98 ページの図 2-33にあるように、 WIRE オブジェクトは TILE、 NODE、 PIP、 NET に関連付けられています。次の Tcl
コマンドで、 WIRE をクエリーできます。
get_wires -of [get_tiles INT_R_X7Y47]
また、 WIRE のある TILE、または特定 WIRE が関連付けられている NODE をクエリーすることもできます。
get_nodes -of_objects [get_wires INT_R_X7Y47/NW6BEG1]
プロパティ
次のようなコマンドを使用して、 WIRE オブジェクトのプロパティはレポートできます。
report_property -all [lindex [get_wires -of [get_nodes INT_R_X7Y47/NW6BEG1]] 0]
ヒント : デバイス上の WIRE の数は非常に多いため、検索結果を絞り込むための -of_objects や -filters を使用
して、 get_wires Tcl コマンドを実行するようにしてください。
プロパティには次のようなものがあります (例として値も表示されています)。
Property
CLASS
COST_CODE
ID_IN_TILE_TYPE
IS_CONNECTED
IS_INPUT_PIN
IS_OUTPUT_PIN
IS_PART_OF_BUS
NAME
NUM_DOWNHILL_PIPS
NUM_INTERSECTS
NUM_PIPS
NUM_TILE_PORTS
NUM_UPHILL_PIPS
SPEED_INDEX
TILE_NAME
TILE_PATTERN_OFFSET
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Type
string
int
int
bool
bool
bool
bool
string
int
int
int
int
int
int
string
int
Read-only
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
Visible
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
true
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Value
wire
3
123
1
0
0
0
INT_R_X7Y47/NW6BEG1
0
1
20
0
20
2232
INT_R_X7Y47
0
118
第 3章
主なプロパティの説明
プロパティ情報
本章では、ザイリンクス Vivado® Design Suite プロパティについて説明します。各プロパティの説明には、該当する
場合は次の情報が含まれます。
•
プロパティの説明 (主な使用方法も含む)
•
プロパティをサポートするザイリンクス FPGA デバイスアーキテクチャ (UltraScale™を含む)。例外は注記済み
•
プロパティをサポートするオブジェクトまたはデバイスリソース
•
プロパティに割り当て可能な値
•
Verilog、 VHDL、 XDC の構文
•
プロパティの影響を受けるデザインフローのステップ
•
関連プロパティへの相互参照
重要 : HDL と XDC の両方でプロパティが定義されている場合は、 XDC の方が優先され、 HDL プロパティは上書き
されます。
Vivado Design Suite でのこれらのプロパティの使用方法については、『Vivado Design Suite ユーザーガイド : 制約の使
用』 (UG903) [参照 19] を参照してください。
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119
第 3 章 : 主なプロパティの説明
ASYNC_REG
重要 : ASYNC_REG と IOB の両方がレジスタに割り当てられると、「IOB」プロパティが ASYNC_REG よりも優先さ
れ、レジスタが SLICE/CLB ロジックではなく、 ILOGIC ブロックに配置されます。
ASYNC_REG 属性は、 Vivado ツールフローのさまざまなプロセスに影響します。 ASYNC_REG では、次が指定され
ます。
•
ソースクロックに相対して D 入力ピンで、レジスタは非同期データを受信できる
または
•
レジスタが同期チェーン内の同期レジスタである
X-Ref Target - Figure 3-1
VQG!
UFY
,%8)
FON
,
,%8)
%8)*
,
FON
WF
FON
&
&
V\QF
&(
%8)*
V\QF
BQBLQY
&(
4
&
&/5
&/5
&(
'
4
'
)'&(
'
,
,
/87
&/5
HQ
4
)'&(
)'&(
VHQGHU
UHFHLYHUB
,%8)
,
FON
%8)*
,
;
図 3‐1 : クロックドメインの同期
シミュレーション中にタイミング違反が発生すると、デフォルトではレジスタエレメントから X または未知のス
テート (1 でも 0 でもない値) が出力されます。この場合、エレメントの駆動するものすべての入力が X と表示され、
未知のステートになります。この状態のままにしておくと、デザインのかなりの部分が未知になったり、シミュレー
タでこのステートから回復できないことがあります。 ASYNC_REG では、タイミング違反が発生しても最後の既知の
値を出力するようにレジスタが変更されます。
Vivado 合成では、この属性は「DONT_TOUCH」属性として処理され、 ASYNC_REG プロパティをネットリストに挿
入します。これにより、合成でレジスタまたは周辺ロジックが最適化されなくなり、デザインフローのダウンスト
リームツールに ASYNC_REG プロパティが渡されます。
ASYNC_REG を指定すると、最適化、配置、配線にも影響し、メタステーブルになる可能性のある MTBF (平均故障
間隔) が改善されます。 ASYNC_REG が指定されていると、配置ツールで非同期チェーンのフリップフロップ同士が
近くに配置され、 MTBF を最長にできます。 ASYNC_REG が設定され直接接続されているレジスタに、互換性のある
制御セットがあり、またレジスタ数がスライスの使用可能なリソース数を超えない場合は、グループにまとめられて
1 つのスライスに一緒に配置されます。
ヒント : UltraScale デバイスの場合、 report_synchronizer_mtbf を使用すると、 MTBF (平均故障間隔) が ASYNC_REG で
識別されたレジスタを同期するためにレポートできます。
次は、120 ページの図 3-1 にあるフリップフロップを 2 つ使用した、または 1 段のシンクロナイザーの Verilog 例です。
レジスタは、個別のクロックドメインからの値を同期させます。 ASYNC_REG プロパティの値が TRUE なのでシン
クロナイザー段に適用されます。
(* ASYNC_REG = "TRUE" *) reg sync_0, sync_1;
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120
第 3 章 : 主なプロパティの説明
always @(posedge clk) begin
sync_1 <= sync_0;
sync_0 <= en;
...
ASYNC_REG プロパティを使用すると、レジスタがグループ化されるので、できるだけ近くに配置することができま
す。
X-Ref Target - Figure 3-2
図 3‐2 : レジスタのグループ化
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ソース RTL で宣言された信号
•
インスタンシエートされたレジスタセル (get_cells)
°
レジスタ (FD、 FDCE、 FDPE、 FDRE、 FDSE)
値
•
TRUE : レジスタは同期チェーンの一部で、インプリメンテーション中も保持され、チェーンのその他のレジス
タの近くに配置されて、 MTBF レポートに使用されます。
•
FALSE : レジスタは最適化で削除されるか、 SRL、 DSP、または RAMB などのブロックに吸収されます。特殊な
シミュレーション、配置、配線規則は適用されません(デフォルト )。
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121
第 3 章 : 主なプロパティの説明
構文
Verilog 構文
Verilog 属性はレジスタのインスタンシエーションまたは reg 宣言の直前に配置します。
(* ASYNC_REG = "{TRUE|FALSE}" *)
Verilog の構文例
// Designates sync_regs as receiving asynchronous data
(* ASYNC_REG = "TRUE" *) reg [2:0] sync_regs;
VHDL 構文
推論されたロジックに対して次のように VHDL 属性を宣言および指定します。
attribute ASYNC_REG : string;
attribute ASYNC_REG of name: signal is "TRUE";
または、インスタンシエートされたロジックに対して次のように VHDL 属性を指定します。
attribute ASYNC_REG of name: label is "TRUE";
name は、次のいずれかになります。
•
シンクロナイザーレジスタに推論される宣言済みの信号
•
インスタンシエートされたレジスタのインスタンス名
VHDL の構文例
attribute ASYNC_REG : string;
signal sync_regs : std_logic_vector(2 downto 1);
-- Designates sync_regs as receiving asynchronous data
attribute ASYNC_REG of sync_regs: signal is "TRUE";
XDC 構文
set_property ASYNC_REG value [get_cells <instance_name>]
説明 :
•
<instance_name> はレジスタセルです。
XDC の構文例
# Designates sync_regs as receiving asynchronous data
set_property ASYNC_REG TRUE [get_cells sync_regs*]
影響のある処理
•
launch_xsim
•
synth_design
•
place_design
•
route_design
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122
第 3 章 : 主なプロパティの説明
•
phys_opt_design
•
power_opt_design
•
report_drc
•
write_verilog
•
write_vhdl
関連項目
175 ページの「IOB」
BEL
BEL は、 SLICE/CLB 内の、または複数のセルを含んでいる可能性のあるほかのサイト内の特定の配置を指定します。
通常 LOC プロパティと一緒に使用して、レジスタまたは LUT の正確な配置を指定します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
レジスタ (FD、 FDCE、 FDPE、 FDRE、 FDSE)
°
LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 LUT6、 LUT6_2)
°
SRL (SRL16E、 SRLC32E)
°
LUTRAM (RAM32X1S、 RAM64X1S)
°
コンフィギュレーションコンポーネント (BSCAN、 ICAP など)
値
•
BEL = <name>
BEL のロジックコンテンツ次第で、 BEL の名前は変わります。また、 BEL 名には BEL のサイト名を含めること
もできます。たとえば、 BSCAN_X0Y0/BSCAN および SLICE_X1Y199/A5FF などが有効な BEL 名です。
構文
Verilog 構文 Verilog 属性をインスタンシエーションの直前に配置します。推論されたレジスタの SRL または LUTRAM の reg 宣言
前に配置することもできます。
(* BEL = "site_name" *)
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第 3 章 : 主なプロパティの説明
Verilog の構文例
// Designates placed_reg to be placed in FF site A5FF
(* BEL = "A5FF" *) reg placed_reg;
VHDL 構文
VHDL 属性は次のように宣言します。
attribute BEL : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute BEL of instance_name : label is "site_name";
説明 :
•
instance_name は LUT、 SRL、 LUTRAM などのインスタンシエート済みレジスタのインスタンス名です。
VHDL の構文例
-- Designates instantiated register instance placed_reg to be placed in FF site A5FF
attribute BEL of placed_reg : label is "A5FF";
推論済みインスタンスの場合、 VHDL 属性は次のように指定します。
attribute BEL of signal_name : signal is "site_name";
説明 :
•
signal_name は LUT、 SRL、 LUTRAM などの推論済みレジスタの信号名です。
VHDL の構文例
-- Designates instantiated register instance placed_reg to be placed in FF site A5FF
attribute BEL of placed_reg : signal is "A5FF";
XDC 構文
set_property BEL site_name [get_cells instance_name]
説明 :
•
instance_name はレジスタ、 LUT、 SRL、 LUTRAM またはその他のセルインスタンスです。
XDC の構文例
# Designates placed_reg to be placed in FF site A5FF
set_property BEL A5FF [get_cells placed_reg]
影響のある処理
•
デザインのフロアプラン
•
place_design
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第 3 章 : 主なプロパティの説明
関連項目
193 ページの「LOC」
BLACK_BOX
BLACK_BOX 属性は、すべての階層レベルをオフにし、合成でそのモジュールまたはエンティティに対してブラック
ボックスを作成できるようにするデバッグ用の属性です。この属性を指定すると、モジュールまたはエンティティに
対して有効なロジックがあったとしても、合成ツールでそのレベルに対してブラックボックスが作成されます。この
属性はモジュール、エンティティ、コンポーネントに設定できます。
この属性は合成コンパイラに影響するので、 RTL でのみ設定可能です。
ブラックボックスのコード記述に関しては、『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 18] のこのセ
クションを参照してください。
アーキテクチャサポート
•
すべてのアーキテクチャ
適用可能なオブジェクト
•
ソース RTL のモジュール、エンティティ、またはコンポーネント
値
•
TRUE (または YES) : 合成中にコンポーネントまたはモジュールをブラックボックスとしてマークします。
•
FALSE (または NO) : コンポーネントまたはモジュールをブラックボックスとしてマークしません。これがデ
フォルトです。
構文
Verilog 構文
Verilog の場合、モジュールの BLACK_BOX 属性には値が必要なく、その存在自体でブラックボックスが定義されま
す。
(* black_box *) module test(in1, in2, clk, out1);
VHDL 構文
attribute black_box
attribute black_box
: string;
of beh : architecture is "yes";
XDC 構文
該当なし
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第 3 章 : 主なプロパティの説明
影響のある処理
•
合成
BUFFER_TYPE
重要 : このプロパティはサポートされなくなりました。「CLOCK_BUFFER_TYPE」および「IO_BUFFER_TYPE」プロ
パティに置き換えられています。
CASCADE_HEIGHT
CASCADE_HEIGHT 属性は、ブロック RAM に配置される大型 RAM のカスケードチェーンの長さを指定します。複
数のブロック RAM で構成される RAM を記述すると、 Vivado 合成でどのようにコンフィギュレーションされるかが
決定されます。
通常は、ブロック RAM がカスケード接続されます。この属性は、チェーンの長さを短くしたり、長さに制限を加え
たりするのに使用できます。値を 0 または 1 に設定すると、ブロック RAM のカスケード接続がオフになります。
この属性は、合成で処理されるので、 RTL ソースファイルで RAM に設定されます。
アーキテクチャサポート
•
すべてのアーキテクチャ
適用可能なオブジェクト
•
RAM セル (get_cells)
値
•
<VALUE>: CASCADE_HEIGHT には整数を指定します。
構文
Verilog 構文
(* cascade_height = 4 *) reg [31:0] ram [(2**15) - 1:0];
VHDL 構文
attribute cascade_height : integer;
attribute cascade_height of ram : signal is 4;
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第 3 章 : 主なプロパティの説明
XDC 構文
該当なし
影響のある処理
•
合成
CFGBVS
ザイリンクスデバイスでは 3.3V、 2.5V、 1.8V、または 1.5V の I/O を使用したコンフィギュレーションインターフェ
イスがサポートされます。コンフィギュレーションインターフェイスには、バンク 0 の JTAG ピン、バンク 0 の専用
コンフィギュレーションピンが含まれるほか、特定コンフィギュレーションモードに関連したピンが 7 シリーズの
場合はバンク 14 と 15 に、 UltraScale アーキテクチャの場合はバンク 65 に含まれます。
バンク 0 で適切なコンフィギュレーションインターフェイス電圧をサポートするには、 I/O バンクを 3.3V/2.5 または
1.8V/1.5V 操作用にコンフィギュレーションするため、 CFGBVS (Configuration Bank Voltage Select) ピンを VCC_0 また
は GND にそれぞれ設定する必要があります。 CFGBVS は、 VCCO_0 と GND を参照するロジック入力ピンです。
CFGBVS ピンが VCCO_0 電源に接続されている場合、コンフィギュレーション中、バンク 0 の I/O は 3.3V または 2.5
V での操作をサポートします。 CFGBVS ピンが GND に接続されている場合、コンフィギュレーション中、バンク 0
の I/O は 1.8V または 1.5V での操作をサポートします。
CFGBVS ピンの設定により常にバンク 0 の I/O 電圧サポートが決まります。 7 シリーズデバイスの場合はバンク 14
およびバンク 15 が、 UltraScale アーキテクチャの場合はバンク 65 が HR バンクタイプなので、 CFGBVS ピンとそれ
に該当する「CONFIG_VOLTAGE」プロパティにより、コンフィギュレーション中にサポートされる I/O 電圧が決ま
ります。
重要 : 1.8V/1.5V I/O 操作の場合に CFGBVS が GND に設定されている場合、ザイリンクス FPGA への損傷を避けるた
め、バンク 0 への VCCO_0 電源および I/O 信号は 1.8V 以下にする必要があります。
CFGBVS に関しては、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470) [ 参照 1] または
『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 7] を参照してください。
デザインの CONFIG_MODE 設定の互換性を確認するため、 Report
CONFIG_VOLTAGE をチェックします。
DRC
コマンドが
CFGBVS
および
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
デザイン (current_design)
値
•
VCCO : 3.3V/2.5V 操作の場合、 I/O バンク 0 をコンフィギュレーション
•
GND : 1.8V/1.5V 操作の場合、 I/O バンク 0 をコンフィギュレーション
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第 3 章 : 主なプロパティの説明
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property CFGBVS [VCCO | GND] [current_design]
XDC の構文例
# Configure I/O Bank 0 for 3.3V/2.5V operation
set_property CFGBVS VCCO [current_design]
影響のある処理
•
I/O プランニング
•
DRC レポート
•
write_bitstream
関連項目
135 ページの「CONFIG_MODE」
137 ページの「CONFIG_VOLTAGE」
CLOCK_BUFFER_TYPE
デフォルトでは、 Vivado 合成では、クロックポートに対し入力バッファーとグローバルクロックバッファー
(IBUF/BUFG) の組み合わせたものが推論されますが、「IO_BUFFER_TYPE」および CLOCK_BUFFER_TYPE プロパ
ティを一緒に使用して、 Vivado 合成ツールで、デフォルトバッファータイプを変更したり (IBUF/BUFR ペアや、
BUFIO クロックバッファーで入力バッファーなしに変更するなど)、これらのバッファーをまとめて削除したりでき
ます。
CLOCK_BUFFER_TYPE プロパティは、指定ネットやポートオブジェクトに対し、どのタイプのクロックバッファー
を推論するかを指定します。「IO_BUFFER_TYPE」プロパティは、ポートに対し、入力バッファーまたは出力バッ
ファーのどちらを推論するかを指定します。
ヒント : CLOCK_BUFFER_TYPE プロパティを使用する場合は、ターゲットネットに KEEP が設定されることになり
ます。これは、ネット名を保持し、 RTL 最適化中にネットが削除されないようにするためのものです。
CLOCK_BUFFER_TYPE は RTL または XDC で定義できます。
注記 : MAX_FANOUT は、 CLOCK_BUFFER_TYPE の設定されているネットには設定できません。
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第 3 章 : 主なプロパティの説明
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports) : CLOCK_BUFFER_TYPE を最上位クロックポートに適用し、どのタイプのクロックバッ
ファーを使用するか、またはクロックバッファーを使用しないかを設定します。
•
ネット (get_nets) : CLOCK_BUFFER_TYPE を最上位クロックポートに接続されている信号に適用し、どのタイプ
のクロックバッファーを使用するか、またはクロックバッファーを使用しないかを設定します。
値
•
BUFG、 BUFH、 BUFIO、 BUFMR、 BUFR : クロックポートまたはネットに対し、指定クロックバッファーを
推論するようにします。
•
NONE : クロックに対し、クロックバッファーを推論しないようにします。
注記 : 「IO_BUFFER_TYPE」
を NONE に指定すると、 Vivado 合成はバッファーを推論しません。
構文
Verilog 構文
(* clock_buffer_type = "none" *) input clk1;
VHDL 構文
entity test is port(
in1 : std_logic_vector (8 downto 0);
clk : std_logic;
out1 : std_logic_vector(8 downto 0));
attribute clock_buffer_type : string;
attribute clock_buffer_type of clk: signal is "BUFR";
end test;
XDC 構文
set_property CLOCK_BUFFER_TYPE BUFMR [get_ports <port_name>]
影響のある処理
•
合成
関連項目 173 ページの「IO_BUFFER_TYPE」
Vivado プロパティリファレンス
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129
第 3 章 : 主なプロパティの説明
CLOCK_DEDICATED_ROUTE
デフォルトでは、 CLOCK_DEDICATED_ROUTE プロパティはイネーブル (TRUE) になっていて、クロックリソース
配置 DRC はエラーコンディションとみなされるようになっています。このエラーコンディションは、配線または
ビットストリーム生成の前に修正する必要があります。 CLOCK_DEDICATED_ROUTE=FALSE の設定になっている
と、配置 DRC が警告レベルに下げられるので、 Vivado の配線プログラムでデバイス配線を使用して、クロック兼用
I/O (CCIO) を、 MMCM などのグローバルクロックリソースに接続できます。
注意 : CLOCK_DEDICATED_ROUTE を FALSE に設定すると、クロック遅延が最適なものにならない可能性があり、
タイミング違反などの問題が発生する場合があります。
外部ユーザークロックは、クロック兼用入力 (CCIO) と呼ばれる差動クロックピンペアを介して FPGA に供給する
必要があります。これらの CCIO は、さまざまなクロック供給機能のタイミングを確約するため、内部のグローバル
およびリージョナルクロックリソースへの専用、高速配線を提供します。クロック配置ルールに関しては、『7 シリー
ズ FPGA クロッキングリソースユーザーガイド』 (UG472) [参照 3] または『UltraScale アーキテクチャクロッキング
リソースユーザーガイド』 (UG572) [参照 9] を参照してください。
通常、ターゲットの FPGA の専用クロックツリーからクロック配線を外したり、標準配線チャネルを使用すると
いった目的で、クロックコンポーネントを配置する必要が出てきたときに、 CLOCK_DEDICATED_ROUTE プロパ
ティは使用されます。このデバイス配線は、クロックが内部専用であれば問題はないかもしれませんが、クロック
は、妥当なスピードの I/O インターフェイスには使用できません。専用配線が使用できない場合は、
CLOCK_DEDICATED_ROUTE を FALSE に設定すると、クロックソースがロードクロックバッファーに比べて最適
ではない位置に配置されているとき、クロック配置 DRC がエラーから警告になります。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
グローバルクロックバッファー (BUFG、 BUFGCE、 BUFGMUX、 BUGCTRL) の入力に接続されているネット
(get_nets)
重要 : CLOCK_DEDICATED_ROUTE は、デザイン階層の最上位にあるネットセグメント、または最上位ネットに設
定する必要があります。
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130
第 3 章 : 主なプロパティの説明
値
•
TRUE : クロック配置 DRC 違反がエラーになります (デフォルト )。
•
FALSE : クロック配置 DRC 違反が警告に格下げされます。専用高速クロック配線が使用されないようにするた
め、クロックコンポーネント (BUFG、 MMCM、 PLL など) が配置されるたびにこれを使用する必要があります。
•
BACKBONE : 基本的なクロック配置ルールに違反するロケーション制約を割り当てる場合はこの値を使用する
必要があることがありますが、通常は推奨されません。 MMCM または PLL がソースの CCIO ピンからかなり離
れた位置に配置される場合はこの値を使用します。ワイヤの長さが長くなる分、 CCIO から MMCM までのタイ
ミングパスに遅延が追加されますが、これは MMCM や PLL フィードバックによっては完全には削除されませ
ん。遅延が追加されてもデザインのタイミングが満たされる場合は BACKBONE を使用します。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property CLOCK_DEDICATED_ROUTE [TRUE | FALSE | BACKBONE] [get_nets net_name]
説明 :
•
net_name は、グローバルクロックバッファーの入力に接続された信号名です。
XDC の構文例
# Designates clk_net to have relaxed clock placement rules
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_net]
影響のある処理
•
place_design
•
report_drc
Vivado プロパティリファレンス
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131
第 3 章 : 主なプロパティの説明
CLOCK_DELAY_GROUP
CLOCK_DELAY_GROUP プロパティは、同じ MMCM または PLL ソースを持つ関連クロックを設定します。これら
のクロックは、配置および配線中にグループにまとめて、クロック間のタイミングパスのクロックスキューを低減
する必要があります。
ヒント : クロック比較 (CLOCK_DELAY_GROUP を使用) は、同じ PLL/MMCM からのクロックに対して使用されま
す。
アーキテクチャサポート
UltraScale アーキテクチャ
適用可能なオブジェクト
•
クロックネット (get_nets)
値
•
NAME : 指定クロックネットの遅延に一致するよう、配線プログラムで使用される名前 (文字列)
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property CLOCK_DELAY_GROUP <name> [get_nets <clk_nets>]
説明 :
•
<name> は、指定クロックネットに関連付けられる名前です。
•
<clk_nets> は、共通の MMCM または PLL ソースを共有するクロックネットのリストです。
XDC の構文例
# Define a clock group to reduce skew between the nets.
set_property CLOCK_DELAY_GROUP grp12 [get_nets {clk1_net clk2_net}
影響のある処理
•
place_design
•
report_drc
Vivado プロパティリファレンス
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第 3 章 : 主なプロパティの説明
CLOCK_REGION
このプロパティを使用すると、クロックバッファーを UltraScale デバイスの特定の CLOCK_REGION に割り当てるこ
とができます。 Vivado 配置ツールでは、クロックバッファーがその領域内の最適なサイトに割り当てられます。
UltraScale デバイスの場合、 7 シリーズデザインのクロックプランニングの場合と異なり、なるべくクロックバッ
ファーを特定サイトに固定しないようにしてください。その代わり、クロックバッファーを特定の CLOCK_REGION
に割り当てて、 Vivado 配置ツールでクロックリソースを使用できるようにして、最適なソリューションにします。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
グローバルクロックバッファーセル (get_cells)
°
BUFG セル (BUFGCE、 BUFGCTRL、 BUFG_GT、 BUFGCE_DIV)
値
•
<VALUE>: セルを配置する CLOCK_REGION を指定します。 CLOCK_REGION は、 X#Y# のような名前で指定す
るか、または get_clock_regions Tcl コマンドで渡される値を使用します。
注記 : get_clock_regions コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参
照 13] を参照してください。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property CLOCK_REGION [VALUE] [get_cells <cell>]
説明 :
•
<cell> は、グローバルクロックバッファーのインスタンスです。
XDC の構文例
CLOCK_RERGION のユーザー割り当ては、次のように XDC で実行できます。
set_property CLOCK_REGION X4Y6 [get_cells {sys_clk_pll/inst/clkf_buf}]
影響のある処理
•
place_design
•
report_drc
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133
第 3 章 : 主なプロパティの説明
関連項目
128 ページの「CLOCK_BUFFER_TYPE」
134 ページの「CLOCK_ROOT」
CLOCK_ROOT
CLOCK_ROOT は読み出し専用のプロパティで、物理デザインのグローバルクロックネットのクロックルートまた
はドライバーの現在のリソース割り当てを反映しています。
重要 : CLOCK_ROOT プロパティは、ユーザー定義可能でしたが、読み出し専用に変更になりました。ユーザー定義
できるプロパティは、 USER_CLOCK_ROOT に変更になっています。
CLOCK_ROOT は読み出し専用のプロパティで、Vivado 配置プログラムによって割り当てられるクロックルートを反
映しています。デフォルトでは、配置配線ツールで自動的にクロックルートが割り当てられ、そのデザインに最適な
タイミング特性が達成されます。
CLOCK_ROOT の値は、ユーザー定義の「USER_CLOCK_ROOT」プロパティが定義されている場合は、それに一致
している必要があります。 USER_CLOCK_ROOT を使用する場合は、クロックルートを手動で割り当てることができ
ます。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
ネット - グローバルクロックネット (get_nets)
値
•
<clock_region | pblock_name> : ターゲットパーツのクロック領域名、または現在のデザインで定義されている
Pblock 名を指定します。
•
<object> : 1 つまたは複数のクロックネット、またはネットセグメントを指定します。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property CLOCK_ROOT <clock_region | pblock> <List of clock nets>
XDC の構文例
set_property CLOCK_ROOT X0Y0 [get_nets {clk1 clk2}]
Vivado プロパティリファレンス
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134
第 3 章 : 主なプロパティの説明
set_property CLOCK_ROOT [get_clock_regions X1Y3] [get_nets {clk1 clk2}]
影響のある処理
•
配置
•
配線
関連項目
128 ページの「CLOCK_BUFFER_TYPE」
133 ページの「CLOCK_REGION」
248 ページの「USER_CLOCK_ROOT」
CONFIG_MODE
CONFIG_MODE プロパティは、ピン割り当て、 DRC レポート、ビットストリーム生成に対し、どのデバイスコン
フィギュレーションモードを使用するかを定義します。
重要 : COMPATIBLE_CONFIG_MODES プロパティは 2013. 3 リリースでサポートされなくなりました。この
CONFIG_MODE プロパティに置き換えられています。
ザイリンクス FPGA は、特別なコンフィギュレーションピンを使用して、アプリケーション別のコンフィギュレー
ションデータまたはビットストリームを内部メモリに読み込むことによって、コンフィギュレーションされます。コ
ンフィギュレーションデータパスには一般的に 2 種類あります。必要なデバイスピンの数を最小限に抑えるために
使用されるシリアルデータパス、より高速なコンフィギュレーション用のパラレルデータパスの 2 つです。
CONFIG_MODE プロパティを使用して、デザインに対しどのモードを使用するかを定義します。
デバイスコンフィギュレーションモードに関しては、『7 シリーズ FPGA コンフィギュレーションユーザーガイド』
(UG470) [参照 1] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参照 7] を参
照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
デザイン (current_design)
値
ヒント : 次の値がすべて、すべてのアーキテクチャに適用されるわけではありません。 7 シリーズ FPGA のコンフィ
ギュレーションユーザーガイド [参照 1] または UltraScale アーキテクチャのコンフィギュレーションユーザーガイ
ド [参照 7] を参照してください。
•
S_SERIAL
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135
第 3 章 : 主なプロパティの説明
•
M_SERIAL
•
S_SELECTMAP
•
M_SELECTMAP
•
B_SCAN
•
S_SELECTMAP+READBACK
•
M_SELECTMAP+READBACK
•
B_SCAN+READBACK
•
S_SELECTMAP32
•
S_SELECTMAP32+READBACK
•
S_SELECTMAP16
•
S_SELECTMAP16+READBACK
•
SPIx1
•
SPIx2
•
SPIx4
•
BPI8
•
BPI16
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property CONFIG_MODE <value> [current_design]
<value> にはコンフィギュレーションモードを指定します。
XDC の構文例
# Specify using Configuration Mode Serial Peripheral Interface, 4-bit width
set_property CONFIG_MODE {SPIx4} [current_design]
影響のある処理
•
I/O プランニング
•
place_design
•
report_drc
•
write_bitstream
Vivado プロパティリファレンス
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136
第 3 章 : 主なプロパティの説明
CONFIG_VOLTAGE
ザイリンクスデバイスでは 3.3V、 2.5V、 1.8V、または 1.5V の I/O を使用したコンフィギュレーションインターフェ
イスがサポートされます。コンフィギュレーションインターフェイスには、バンク 0 の JTAG ピン、バンク 0 の専用
コンフィギュレーションピンが含まれるほか、特定コンフィギュレーションモードに関連したピンが 7 シリーズの
場合はバンク 14 と 15 に、 UltraScale アーキテクチャの場合はバンク 65 に含まれます。 CONFIG_VOLTAGE プロパ
ティや VCCO_0 電圧は 3.3、 2.5、 1.8、または 1.5 に設定できます。
バンク 0 のピンの I/O 電圧サポートを決めるには、 CONFIG_VOLTAGE を正しいコンフィギュレーション電圧に設定
する必要があります。コンフィギュレーション電圧に関しては、『7 シリーズ FPGA コンフィギュレーションユーザー
ガイド』 (UG470) [参照 1] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参
照 7] を参照してください。
CFGBVS ピンの設定により常にバンク 0 の I/O 電圧サポートが決まります。 7 シリーズデバイスの場合はバンク 14
およびバンク 15 が、 UltraScale アーキテクチャの場合はバンク 65 が HR バンクタイプなので、 CFGBVS ピンとそれ
に該当する CONFIG_VOLTAGE プロパティにより、コンフィギュレーション中にサポートされる I/O 電圧が決まりま
す。
デザインで CONFIG_MODE 設定の互換性を確認するため、 Report DRC チェックがバンク 0、 14、 15 (7 シリーズ)、 65
(UltraScale アーキテクチャ ) で実行されます。 DRC のメッセージは、そのバンクに対する IOSTANDARD および
CONFIG_VOLTAGE 設定に基づいて表示されます。コンフィギュレーション電圧は、 IBIS モデルをエクスポートする
際にも使用されます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
デザイン (current_design)
値
•
1.5、 1.8、 2.5、または 3.3
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property CONFIG_VOLTAGE {1.5 | 1.8 | 2.5 | 3.3} [current_design]
XDC の構文例
# Configure I/O Bank 0 for 1.8V operation
set_property CONFIG_VOLTAGE 1.8 [current_design]
Vivado プロパティリファレンス
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137
第 3 章 : 主なプロパティの説明
影響のある処理
•
place_design
•
report_drc
•
write_bitstream
関連項目
127 ページの「CFGBVS」
135 ページの「CONFIG_MODE」
CONTAIN_ROUTING
CONTAIN_ROUTING プロパティは、 Pblock 内に含まれる信号の配線をその Pblock で定義されるエリア内の配線リ
ソースに制限するために使用します。これにより、 Pblock 内の信号が Pblock 外に配線されることはなくなるので、デ
ザインの再利用性が高くなります。
デフォルトでは、 Pblock の定義により Pblock に割り当てられるロジックの配置が Pblock で定義されたエリア内に制
限されます。このプロパティには、配線と同じ効果があります。 CONTAIN_ROUTING は Pblock 専用のプロパティで、
XDC ファイルで create_pblock コマンドの後に指定する必要があります。
ヒント : CONTAIN_ROUTING は、階層デザインフローの OOC モジュールに関連するすべての Pblock に使用するこ
とをお勧めします。詳細は、『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905) [参照 21] を参照してくだ
さい。
Pblock でしか使用されない信号のみが Pblock に含まれます。たとえば、 Pblock 内に BUFGMUX リソースがない場合
は、 BUFGMUX からのパスまたは BUFGMUX へのパスは含めることができません。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
PBlock (get_pblocks)
値
•
TRUE : Pblock 内の信号の配線が Pblock 範囲で定義されたエリアに含まれます。
•
FALSE : Pblock 内に信号の配線は含まれません。これがデフォルトです。
構文
Verilog および VHDL 構文
該当なし
Vivado プロパティリファレンス
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138
第 3 章 : 主なプロパティの説明
XDC 構文
set_property CONTAIN_ROUTING <TRUE | FALSE> [get_pblocks <pblock_name>]
説明 :
•
<pblock_name> には、プロパティを設定する Pblock 名を指定します。
XDC の例
set_property CONTAIN_ROUTING true [get_pblocks pblock_usbEngine0]
set_property CONTAIN_ROUTING true [get_pblocks pblock_usbEngine1]
影響のある処理
•
配線
関連項目 154 ページの「EXCLUDE_PLACEMENT」
210 ページの「PBLOCK」
DCI_CASCADE
DCI_CASCADE は、ハイパフォーマンス (HP) I/O バンクのグループ内でのマスター /スレーブ関係を定義します。デ
ジタル制御インピーダンス (DCI) の基準電圧は、マスターの I/O バンクからスレーブの I/O バンクまでチェーン接続
されています。
DCI_CASCADE は、どの隣接バンクが DCI カスケード機能を使用するかを指定するので、基準抵抗器をマスターバ
ンクと共有することになります。同じ I/O バンク列にある複数の I/O バンクが DCI を使用していて、同じ VRN/VRP
抵抗値を使用する場合、 1 ペアのピンだけを高精度抵抗器に接続すればよいようにするため、内部 VRN および VRP
ノードがカスケードされます。 DCI_CASCADE はマスターバンク、およびこの機能に関連付けられているすべての
スレーブバンクを識別します。詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] ま
たは『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。
アーキテクチャサポート
•
Kintex®-7 デバイス
•
Kintex UltraScale デバイス
•
Virtex®-7 デバイス
•
Virtex UltraScale デバイス
•
大型タイプの Zynq®-7000 All Programmable SoC デバイス
適用可能なオブジェクト
•
I/O バンク (get_iobanks)
°
High Performance (HP) バンクタイプ
Vivado プロパティリファレンス
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139
第 3 章 : 主なプロパティの説明
値
有効な HP バンク番号。詳細は、『7 シリーズ FPGA パッケージおよびピン配置ユーザーガイド』 (UG475) [参照 5] ま
たは『UltraScale および UltraScale+ FPGA のパッケージおよびピン配置製品仕様ユーザーガイド』 (UG575) [参照 11]
を参照してください。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank]
説明 :
•
slave_banks はスレーブバンクのバンク番号のリストです。
•
master_bank は指定されたマスターバンクのバンク番号です。
XDC の構文例
# Designate Bank 14 as a master DCI Cascade bank and Banks 15 and 16 as its slaves
set_property DCI_CASCADE {15 16} [get_iobanks 14]
影響のある処理
•
I/O プランニング
•
place_design
•
DRC
•
write_bitstream
•
report_power
DELAY_BYPASS
DELAY_BYPASS プロパティを使用すると、ザイリンクス 7 シリーズ FPGA で BUFIO を介して遅延を削減できます。
BUFIO には、 BUFR の遅延と一致させるための内在遅延があり、ドメイン間でスムースなデータ転送ができるように
なっています。 7 シリーズデバイスの場合は、このプロパティによりその遅延はディスエーブルになります。
アーキテクチャサポート
7 シリーズ FPGA
適用可能なオブジェクト
•
BUFIO (get_cells)
Vivado プロパティリファレンス
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140
第 3 章 : 主なプロパティの説明
値
•
TRUE : 遅延バイパスをイネーブルにします。
•
FALSE : 遅延バイパスをディスエーブルにします(デフォルト )。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property DELAY_BYPASS TRUE [get_ cells <cells>]
説明 :
•
<cells> は内在遅延をバイパスする BUFIO セルのリストです。
XDC の構文例
set_ property -name DELAY_ BYPASS TRUE [get_ cells clk_ bufio]
使用可能な段階
•
タイミング解析
DIFF_TERM
差動終端 (DIFF_TERM) プロパティは入力および双方向ポートの差動 I/O 規格をサポートします。ビルトインされた
100  の差動終端をイネーブル/ディスエーブルするのに使用します。詳細は、『7 シリーズ FPGA SelectIO リソース
ユーザーガイド』 (UG471) [参照 2] を参照してください。
DIFF_TERM は、差動の入力および双方向ポートバッファーに差動終端を使用する必要があり、また Vivado ツール
がポートにオンチップ終端を追加する必要のあることを示します。
アーキテクチャサポート
7 シリーズ FPGA
推奨 : UltraScale アーキテクチャデバイスの場合は、差動終端をイネーブルにするため、「DIFF_TERM_ADV」を使用
する必要があります。
適用可能なオブジェクト
•
ポート (get_ports)
°
•
差動入力バッファーに接続された入力ポートまたは双方向ポート
次の I/O 規格のいずれかを使用しているエレメント :
Vivado プロパティリファレンス
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141
第 3 章 : 主なプロパティの説明
°
LVDS、 LVDS_25、 MINI_LVDS_25
°
PPDS_25
°
RSDS_25
値
•
TRUE : 差動終端はイネーブルになります。
•
FALSE : 差動終端はディスエーブルになります(デフォルト )。
構文
推奨 : 言語テンプレートまたは『Vivado Design Suite 7 シリーズライブラリガイド』 (UG953) [参照 25] からのインス
タンシエーションテンプレートを使用して、適切な構文を指定してください。
Verilog 構文
DIFF_TERM パラメーターをポート宣言の直前に配置します。
(* DIFF_TERM = "TRUE" *) input PORT
Verilog の構文例
// Enables differential termination on the specified port
(* DIFF_TERM = "TRUE" *) input CLK;
VHDL 構文
VHDL 属性は次のように宣言して指定します。
attribute DIFF_TERM : string;
attribute DIFF_TERM of port_name : signal is "TRUE";
VHDL の構文例
-- Designates differential termination on the specified port
attribute DIFF_TERM of CLK : signal is "TRUE";
XDC 構文
set_property DIFF_TERM TRUE [get_ports port_name]
説明 :
•
set_property DIFF_TERM はポートオブジェクトに割り当てることができます。
•
port_name は差動バッファーに接続される入力ポートまたは双方向ポートです。
XDC の構文例
# Enables differential termination on port named CLK_p
set_property DIFF_TERM TRUE [get_ports CLK_p]
Vivado プロパティリファレンス
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142
第 3 章 : 主なプロパティの説明
影響のある処理
•
I/O プランニング
•
report_ssn
•
report_power
関連項目
143 ページの「DIFF_TERM_ADV」
169 ページの「IBUF_LOW_PWR」
180 ページの「IOSTANDARD」
DIFF_TERM_ADV
アドバンス差動終端 (DIFF_TERM_ADV) プロパティは UltraScale アーキテクチャでのみ使用するもので、入力または
双方向ポートの、ビルトインされた 100  の差動終端をイネーブル/ディスエーブルするために使用します。
DIFF_TERM_ADV は入力および双方向ポートにのみ使用でき、また適切な VCCO 電圧でしか使用できません。 100 
の実効差動終端を提供するには、 I/O バンクの VCCO は、 HP I/O バンクの場合は 1.8V に接続し、 HR I/O バンクの場合
は 2.5V に接続する必要があります。詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571)
[参照 8] を参照してください。
ヒント : 7 シリーズデザインを UltraScale アーキテクチャに移行するには、「DIFF_TERM」プロパティを使用すると適
切な DIFF_TERM_ADV 値に自動的にアップデートされます。
DIFF_TERM_ADV および DIFF_TERM は、差動の入力および双方向ポートバッファーに差動終端を使用する必要が
あり、また Vivado Design Suite がポートにオンチップ終端を追加する必要のあることを示します。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
ポート (get_ports)
°
•
差動入力バッファーに接続された入力ポートまたは双方向ポート
次の I/O 規格のいずれかを使用しているオブジェクト :
°
LVDS、 LVDS_25、 MINI_LVDS_25、 SUB_LVDS、および SUB_LVDS_25
°
LVPECL
°
PPDS_25
°
RSDS_25
°
SLVS_400_25、および SLVS_400_18
Vivado プロパティリファレンス
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143
第 3 章 : 主なプロパティの説明
値
•
TERM_100 : オンチップ差動終端で100  を使用する。
•
TERM_NONE : オンチップ差動終端を使用しません。 (デフォルト )。
注記 : UltraScale デバイスには DIFF_TERM プロパティも使用できます。
°
DIFF_TERM = TRUE の場合、 DIFF_TERM_ADV = TERM_100 になります。
°
DIFF_TERM = FALSE の場合、 DIFF_TERM_ADV = TERM_NONE になります。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property DIFF_TERM_ADV TERM_100 [get_ports port_name]
説明 :
•
set_property DIFF_TERM_ADV は入力または双方向ポートに割り当てることができます。
•
port_name は差動バッファーに接続される入力ポートまたは双方向ポートです。
XDC の構文例
# Enables differential termination on port named CLK_p
set_property DIFF_TERM_ADV TERM_100 [get_ports CLK_p]
影響のある処理
•
I/O プランニング
•
report_ssn
•
report_power
関連項目
141 ページの「DIFF_TERM」
180 ページの「IOSTANDARD」
Vivado プロパティリファレンス
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144
第 3 章 : 主なプロパティの説明
DIRECT_ENABLE
入力ポートまたはその他の信号に DIRECT_ENABLE を指定すると、複数のイネーブルがある可能性がある場合や合
成ツールでフリップフロップのイネーブルラインが必ず使用されるようにしたい場合、それらの信号がフリップフ
ロップのイネーブルラインに直接送られるようになります。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
DIRECT_ENABLE 属性はポートまたは信号に設定できます。
値
•
TRUE (または YES) : フリップフロップのイネーブルラインを使用します。
•
FALSE (または NO) : 合成ツールにフリップフロップのイネーブルラインを使用するように伝えません。これが
デフォルトです。
構文
Verilog 例
(* direct_enable = “yes” *) input ena3;
VHDL コード例
entity test is port(
in1 : std_logic_vector (8 downto 0);
clk : std_logic;
ena1, ena2, ena3 : in std_logic
out1 : std_logic_vector(8 downto 0));
attribute direct_enable : string;
attribute direct_enable of ena3: signal is "yes";
end test;
XDC 構文
該当なし
影響のある処理
•
合成
Vivado プロパティリファレンス
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145
第 3 章 : 主なプロパティの説明
関連項目
146 ページの「DIRECT_RESET」
157 ページの「GATED_CLOCK」
DIRECT_RESET
入力ポートまたはその他の信号に DIRECT_RESET を指定すると、複数のリセットがある可能性がある場合や合成
ツールでフリップフロップのリセットラインが必ず使用されるようにしたい場合、それらの信号がフリップフロッ
プのリセットラインに直接送られるようになります。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
DIRECT_RESET 属性はポートまたは信号に設定できます。
値
•
TRUE (または YES) : 合成ツールにフリップフロップの RESET ラインを使用するように伝えます。
•
FALSE (または NO) : 合成ツールにフリップフロップの RESET ラインを使用するように伝えません。これがデ
フォルトです。
構文
Verilog 例
(* direct_reset = "yes" *) input rst3;
VHDL コード例
entity test is port(
in1 : std_logic_vector (8 downto 0);
clk : std_logic;
rst1, rst2, rst3 : in std_logic
out1 : std_logic_vector(8 downto 0));
attribute direct_reset : string;
attribute direct_reset of rst3: signal is “yes”;
end test;
XDC 構文
該当なし
Vivado プロパティリファレンス
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146
第 3 章 : 主なプロパティの説明
影響のある処理
•
合成
関連項目
145 ページの「DIRECT_ENABLE」
DONT_TOUCH
DONT_TOUCH は、ユーザー階層またはインスタンシエート済みコンポーネントを最適化しないように指定するもの
で、これにより最適化がバウンダリを越えて実行されないようになります。これでフロアプラン、解析、デバッグが
しやすくなりますが、最適化が抑止されるので、デザインが大きく、遅くなってしまうことがあります。
DONT_TOUCH プロパティは KEEP または KEEP_HIERARCHY プロパティと同じように機能しますが、 KEEP および
KEEP_HIERARCHY とは異なり配置配線にフォワードアノテートされるので、インプリメンテーション中にロジッ
ク最適化で削除されることはありません。
推奨 : DONT_TOUCH が適用されているモジュールインスタンスの出力すべてにレジスタを付けます。この属性は、
合成前に適用すると最も効果的です。
注記 : モジュールまたはエンティティのポートには設定できません。特定のポートを保持する必要がある場合は、
flatten_hierarchy = “none” に設定するか、モジュールまたはエンティティ自体に DONT_TOUCH を設定します。
推奨 : この属性は RTL で設定することをお勧めします。 XDC ファイルが読み込まれる前に、保持する必要のある信
号が最適化で削除されてしまうことがあります。この属性を RTL で設定しておけば、必ず適用されます。
DONT_TOUCH、 KEEP、または KEEP_HIERARCHY を使用する場合は注意が必要です。ほかの属性が DONT_TOUCH
属性と競合する場合は、 DONT_TOUCH 属性が優先されます。
ネットに設定された DONT_TOUCH はそのネットが保持されることのみを確約し、ドライバーや駆動されているロ
ジックは変更する可能性があります。階層ネットの場合は、 DONT_TOUCH が設定されている部分のみが保持される
ので、保持する必要のなるセグメントにはすべて DONT_TOUCH を設定する必要があります。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
この属性は信号、モジュール、エンティティ、コンポーネントに設定できます。
°
セル (get_cells)
°
ネット (get_nets)
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147
第 3 章 : 主なプロパティの説明
値
•
FALSE : 階層を越えて最適化されます。これがデフォルト設定です。
•
TRUE : 最適化が階層バウンダリを越えないようになり、階層が保持されます。インスタンシエートされたコン
ポーネントまたはネットが最適化により削除されてしまわないよう、保持されます。
構文
Verilog 構文
Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します。
(* DONT_TOUCH = "{TRUE|FALSE}" *)
Verilog の構文例
// Preserve the hierarchy of instance CLK1_rst_sync
(* DONT_TOUCH = "TRUE" *) reset_sync #(
.STAGES(5)
) CLK1_rst_sync (
.RST_IN(RST | ~LOCKED),
.CLK(clk1_100mhz),
.RST_OUT(rst_clk1)
);
ワイヤの例
(* dont_touch = "true" *) wire sig1;
assign sig1 = in1 & in2;
assign out1 = sig1 & in2;
モジュールの例
(* DONT_TOUCH = "true|yes" *)
module example_dt_ver
(clk,
In1,
In2,
out1);
インスタンスの例
(* DONT_TOUCH = "true|yes" *) example_dt_ver U0
(.clk(clk),
.in1(a),
.in2(b),
out1(c));
VHDL 構文
VHDL 属性は次のように宣言します。
attribute DONT_TOUCH : string;
VHDL 属性は次のように指定します。
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148
第 3 章 : 主なプロパティの説明
attribute DONT_TOUCH of name: label is "{TRUE|FALSE}";
説明 :
•
name はユーザー定義のインスタンスの名前です。
VHDL の構文例
attribute DONT_TOUCH : string;
-- Preserve the hierarchy of instance CLK1_rst_sync
attribute DONT_TOUCH of CLK1_rst_sync: label is "TRUE";
…
CLK1_rst_sync : reset_sync
PORT MAP (
RST_IN => RST_LOCKED,
CLK => clk1_100mhz,
RST_OUT
=> rst_clk1
);
XDC 構文
set_property DONT_TOUCH {TRUE|FALSE} [get_cells <instance_name>]
set_property DONT_TOUCH {TRUE|FALSE} [get_nets <net_name>]
説明 :
•
instance_name は最下位セルまたは階層セルになります。
•
net_name は階層ネットの名前になります。
XDC の構文例
# Preserve the hierarchy of instance CLK1_rst_sync
set_property DONT_TOUCH TRUE [get_cells CLK1_rst_sync]
# Preserve all segments of the hierarchical net named by the Tcl variables
set_property DONT_TOUCH [get_nets -segments $hier_net]
影響のある処理
•
synth_design
•
opt_design
•
phys_opt_design
•
floorplanning
関連項目
185 ページの「KEEP」
188 ページの「KEEP_HIERARCHY」
202 ページの「MARK_DEBUG」
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149
第 3 章 : 主なプロパティの説明
DRIVE
プログラマブル出力駆動電流をサポートする I/O 規格でコンフィギュレーションされた出力バッファーに対し、出力
バッファーの駆動電流を mA で指定します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports)
°
出力バッファーに接続された出力または双方向ポート
値
整数値 :
•
2
•
4
•
6
•
8
•
12 (デフォルト )
•
16
•
24 (UltraScale アーキテクチャにはこの値は使用できません)
構文
Verilog 構文
推論されてインスタンシエートされた出力バッファーの場合、適切な Verilog 属性構文を最上位出力ポート宣言の前
に配置します。
(* DRIVE = "{2|4|6|8|12|16|24}" *)
Verilog の構文例
// Sets the drive strength on the STATUS output port to 2 mA
(* DRIVE = "2" *) output STATUS,
VHDL 構文
推論されてインスタンシエートされた出力バッファーの場合、適切な VHDL 属性構文を最上位出力ポート宣言の前に
配置します。
VHDL 属性は次のように宣言して指定します。
attribute DRIVE : integer;
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150
第 3 章 : 主なプロパティの説明
attribute DRIVE of port_name : signal is value;
説明 :
•
port_name は最上位出力ポートです。
VHDL の構文例
STATUS : out std_logic;
attribute DRIVE : integer;
-- Sets the drive strength on the STATUS output port to 2 mA
attribute DRIVE of STATUS : signal is 2;
XDC 構文
set_property DRIVE value [get_ports port_name]
説明 :
•
port_name は出力または双方向ポートです。
XDC の構文例
# Sets the drive strength of the port STATUS to 2 mA
set_property DRIVE 2 [get_ports STATUS]
影響のある処理
•
I/O プランニング
•
ノイズレポート
•
消費電力レポート
関連項目
『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 25] または『UltraScale アーキテクチャライ
ブラリガイド』 (UG974) [参照 26] にある次のデザインエレメントを参照してください。
•
OBUF
•
OBUFT
•
IOBUF
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151
第 3 章 : 主なプロパティの説明
EDIF_EXTRA_SEARCH_PATHS
このプロパティを使用し、 Vivado Design Suite の現在のファイルセットで検索パスを定義し、デザインで参照される
EDIF ファイルが検索されるようにします。
ヒント : Vivado Design Suite でブラックボックスに関連する EDIF ネットリストが検出できなかった場合は、インプリ
メンテーションに次のようなエラーメッセージが表示されます。これは、 EDIF_EXTRA_SEARCH_PATHS: を定義す
ると修正できます。
“ERROR: [Opt 31-30] Blackbox module11 is driving pin I of primitive cell OBUF_inst.The blackbox cannot be found in the
existing library.”
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ソースファイルセット (current_fileset)
値
•
Pathname : 現在のファイルセットで使用される EDIF ファイルを検出できるように Vivado ツールの検索パスを
指定します。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property EDIF_EXTRA_SEARCH_PATHS <path_to_edif_file> [current_fileset]
XDC の構文例
# Specifies search path for EDIF files
set_property EDIF_EXTRA_SEARCH_PATHS C:/Data/Design1/EDIF [current_fileset]
影響のある処理
•
link_design
•
opt_design
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152
第 3 章 : 主なプロパティの説明
EQUALIZATION
EQUALIZATION は伝送ラインでの周波数に依存した減衰をなくすめ、差動レシーバーで使用でき、特定の I/O 規格
をインプリメントします。
リニアレシーバーの EQUALIZATION はレシーバーで AC ゲインを提供し、伝送ラインでの高周波ロスを補正します。
ヒント : 全体的なシグナルインテグリティを向上させるため、レシーバーでのイコライゼーションは、トランスミッ
ターでの「PRE_EMPHASIS」と組み合わせることができます。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
ポート (get_ports)
値
重要 : EQUALIZATION の値は特にキャリブレーションされていません。デザインで使用されている周波数と伝送ラ
インに合わせたベストな設定を決めるには、シミュレーションを実行することを推奨します。場合によっては、イコ
ライゼーションのレベルが低いほうが高い場合よりも良い結果を生むことがあります。イコライゼーションのレベル
を上げ過ぎると、信号の質を改善するよりも悪化させることがあります。
EQUALIZATION 属性に使用できる値は次のとおりです。
•
•
HP I/O バンク
°
EQ_LEVEL0
°
EQ_LEVEL1
°
EQ_LEVEL2
°
EQ_LEVEL3
°
EQ_LEVEL4
°
EQ_NONE (デフォルト )
HR I/O バンク
°
EQ_LEVEL0、 EQ_LEVEL0_DC_BIAS
°
EQ_LEVEL1、 EQ_LEVEL1_DC_BIAS
°
EQ_LEVEL2、 EQ_LEVEL2_DC_BIAS
°
EQ_LEVEL3、 EQ_LEVEL3_DC_BIAS
°
EQ_LEVEL4、 EQ_LEVEL4_DC_BIAS
°
EQ_NONE (デフォルト )
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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153
第 3 章 : 主なプロパティの説明
構文
Verilog および VHDL 構文
該当なし
XDC 構文
XDC ファイルでは EQUALIZATION 属性を次のような構文で使用します。
set_property EQUALIZATION value [get_ports port_name]
説明 :
•
set_property EQUALIZATION は入力バッファーでのリニアイコライゼーションをイネーブルにします。
•
<Value> には指定のポートに対しサポートされている EQUALIZATION 値の 1 つが入ります。
•
port_name は差動バッファーに接続される入力ポートまたは双方向ポートです。
関連項目 201 ページの「LVDS_PRE_EMPHASIS」
218 ページの「PRE_EMPHASIS」
EXCLUDE_PLACEMENT
EXCLUDE_PLACEMENT は、 Pblock で定義されたエリア内のデバイスリソースを Pblock に含まれるロジックにのみ
使用することを示すためのプロパティです。
デフォルトでは、 Vivado 配置ツールで Pblock に割り当てられないロジックを Pblock で予約されたリソース範囲内に
配置できます。このプロパティを使用するとそれができなくなり、 Pblock 用にロジックリソースが予約されます。
ヒント : これは Pblock のロジックリソースを限定するだけで、外部のロジックでは、 Pblock で定義されたエリア内
の配線リソースがまだ使用できます。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
•
Pblock (get_pblocks)
値
•
TRUE : Pblock 内のデバイスロジックリソースを Pblock に割り当てられたロジックで使用されるように予約し、
それ以外の外部ロジックには配置されないようにします。
•
FALSE : Pblock 内でロジックリソースは予約されません。
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154
第 3 章 : 主なプロパティの説明
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property EXCLUDE_PLACEMENT TRUE [get_pblocks test]
影響のある処理
•
フロアプラン
•
配置
関連項目
138 ページの「CONTAIN_ROUTING」
210 ページの「PBLOCK」
FSM_ENCODING
FSM_ENCODING は、合成中のステートマシンのエンコード方法を指定します。
デフォルトでは、デザインに対しベストなソリューションを決める内部アルゴリズムに基づいて、 Vivado 合成ツール
がステートマシンのエンコーディングプロトコルを選択します。しかし、 FSM_ENCODING プロパティを使用する
場合は、ユーザーがステートマシンのエンコーディングを指定することができます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ステートマシンレジスタ
値
•
AUTO : FSM_ENCODING を指定しない場合、これがデフォルトです。 Vivado 合成ツールで最適なステートマシ
ンエンコーディング方式が決定されるようになります。同じデザインでもステートマシンレジスタが異なると、
別のエンコーディングスタイルが使用されることがあります。
•
ONE_HOT
•
SEQUENTIAL
•
JOHNSON
•
GRAY
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155
第 3 章 : 主なプロパティの説明
•
NONE : Vivado 合成ツール内で指定したステートマシンレジスタのステートマシンエンコーディングがディス
エーブルになります。この場合、ステートマシンはロジックとして合成されます。
Verilog 構文
(* fsm_encoding = "one_hot" *) reg [7:0] my_state;
VHDL 構文
type count_state is (zero, one, two, three, four, five, six, seven);
signal my_state : count_state;
attribute fsm_encoding : string;
attribute fsm_encoding of my_state : signal is "sequential";
XDC 構文
該当なし
影響のある処理
•
合成
関連項目
156 ページの「FSM_SAFE_STATE」
FSM_SAFE_STATE この属性は RTL と XDC の両方で設定できます。
Vivado 合成は、「FSM_ENCODING」プロパティまたは Vivado 合成の -fsm_extraction コマンドラインオプションで指
定されるさまざまなコンフィギュレーションで、有限ステートマシン (FSM) の抽出をサポートしています。詳細は、
『Vivado Design Suite ユーザーガイド : 合成』 (UG901) [参照 18] を参照してください。
しかし、ステートマシンは、デザインがエラーになってしまう無効ステート、または到達不可能なステートに遷移す
ることがあります。 FSM_SAFE_STATE 属性は、ステートマシンが不正なステートになったときに次のクロックサイ
クルで既知のステートにするロジックを、ステートマシンに挿入します。 FSM が無効なステートに遷移した場合、
FSM_SAFE_STATE プロパティで FSM が Vivado 合成で合成されるときに使用される回復ステートが定義されます。
ヒント : このプロパティは FSM ステートをセーフリカバリにするのですが、合成結果の質にも影響する可能性があ
ります。通常は、エリアが大きくなってしまい。パフォーマンスが落ちることがあります。
アーキテクチャサポート
すべてのアーキテクチャ
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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156
第 3 章 : 主なプロパティの説明
適用可能なオブジェクト
•
ステートマシンレジスタ
値
•
reset_state : Vivado 合成で指定されているように RESET ステートまでステートマシンを再実行します。
•
power_on_state : Vivado 合成で指定されているように POWER_ON ステートまでステートマシンを再実行します。
•
default_state : 1 ビット /フリップの Hamming-2 エンコード検出を使用して、ステートマシンで定義されたように、
ステートマシンをデフォルトステートに、そのステートに到達できない場合でも戻します。
•
auto_safe_state : Hamming-3 エンコーディングを暗示します。
構文
Verilog 例
(* fsm_safe_state = "reset_state" *) reg [2:0] state;
(* fsm_safe_state = "reset_state" *) reg [7:0] my_state;
VHDL コード例
type count_state is (zero, one, two, three, four, five, six, seven);
signal my_state : count_state;
attribute fsm_safe_state : string;
attribute fsm_safe_state of my_state : signal is "power_on_state";
XDC の例
set_property fsm_safe_state reset_state [get_cells state_reg*]
影響のある処理
•
合成
関連項目
155 ページの「FSM_ENCODING」
GATED_CLOCK GATED_CLOCK プロパティを使用すると、 Vivado 合成でゲーテッドクロックの変換が実行できるようになります。
クロックゲーティングロジックを変換して、フリップフロップイネーブルピンを使用可能な場合は使用してくださ
い。この最適化によりロジックが削除され、ネットリストが簡略化されます。
この RTL 属性ではゲーテッドロジックのどの信号がクロックかを指定します。この属性は、クロック信号またはク
ロックポートに設定できます。
RTL でのみ設定可能です。
Vivado プロパティリファレンス
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157
第 3 章 : 主なプロパティの説明
注記 : また、 Vivado 合成ツールでオプションを使用して、変換が実行されるよう指定することもできます。
synth_design -gated_clock_conversion
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
クロック入力ポート
•
クロック信号
値
•
FALSE : ゲーテッドクロックの変換をディスエーブルにします。
•
TRUE : GATED_CLOCK 属性が RTL コードで設定されている場合に、ゲーテッドクロックの変換を実行します。
この設定では、結果をより制御できます。
•
AUTO : 次のいずれかの条件が満たされる場合に、ゲーテッドクロックの変換を実行します。
°
GATED_CLOCK プロパティが TRUE に設定されている。
°
Vivado 合成でゲートが検出され、有効なクロック制約セットがある。この設定では、ツールで自動的に判断
されます。
構文
Verilog 例
(* gated_clock = "true" *) input clk;
VHDL コード例
entity test is port (
in1, in2 : in std_logic_vector(9 downto 0);
en : in std_logic;
clk : in std_logic;
out1 : out std_logic_vector( 9 downto 0));
attribute gated_clock : string;
attribute gated_clock of clk : signal is "true";
end test;
XDC の例
該当なし
影響のある処理
•
合成
Vivado プロパティリファレンス
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158
第 3 章 : 主なプロパティの説明
GENERATE_SYNTH_CHECKPOINT
デフォルトでは、 Vivado Design Suite は、アウトオブコンテキスト (OOC) デザインフローを使用して、 Vivado IP カ
タログからの IP コアおよび Vivado IP インテグレーターからのブロックデザインを合成します。OOC フローでは、合
成結果をデザインチェックポイント (DCP) ファイルに保存できるので、デザインサイクル時間を短縮し、デザイン
の反復作業を省くことができます。 GENERATE_SYNTH_CHECKPOINT プロパティは、合成後のチェックポイントを
生成するときに、出力ファイルを関連 IP ファイル (XCI) 用にするか、ブロックデザイン (BD) ファイル用にするかを
設定します。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 16] のこのセクショ
ン、または『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)
[参照 27] のこのセクションを参照してください。
Vivado Design Suite は自動的に合成されたデザインチェックポイントファイル (DCP) を生成します。これは、 IP また
はブロックデザインの出力ファイルを生成するときに、アウトオブコンテキスト (OOC) デザインフローをサポート
するために必要なファイルです。合成されたデザインが開き、すべての OOC チェックポイントが統合されるまで、
OOC モジュールは最上位デザインではブラックボックスとして表示されます。
重要 : Vivado インプリメンテーションでは、 IP および BD の DCP からネットリストを抽出して、ブラックボックス
が解決されます。
含まれている IP または BD の出力ファイルを生成するとき、合成デザインチェックポイント (DCP) の作成など、OOC
フローを使用するかどうか、または IP を最上位デザインの一部としてグローバルに合成するか決めることができま
す。
OOC フローをディスエーブルにし、指定された XCI または BD ファイルの合成された DCP 出力ファイルを生成しな
いようにするには、 GENERATE_SYNTH_CHECKPOINT プロパティを FALSE または 0 に設定します。
このプロパティは、何らかの理由で IP がロックされている場合のみ、読み出し専用になります。この場合は、 Vivado
IDE で [Tools] → [Report IP Status] をクリックするか、 report_ip_status という Tcl コマンドを実行して、 IP がなぜロッ
クされているのかを確認します。 DCP は、 Vivado IP カタログの最新バージョンに IP をアップグレードしてからでな
いと、生成できません。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 16] のこの
セクションを参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
IP ファイル (XCI) またはブロックデザインファイル (BD)
•
(get_files)
値
•
TRUE : OOC デザインフローをイネーブルにするため、 IP またはブロックデザインの出力ファイルの一部とし
て、合成デザインチェックポイント (DCP) を生成します(デフォルト )。
•
FALSE : 合成 DCP を生成せず、 OOC フローをディスエーブルにします。
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第 3 章 : 主なプロパティの説明
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property GENERATE_SYNTH_CHECKPOINT {TRUE | FALSE} [get_files <filename>]
説明 :
•
<filename> は IP (XCI) またはブロックデザイン (BD) のファイル名です。
XDC の構文例
set_property GENERATE_SYNTH_CHECKPOINT false [get_files char_fifo.xci]
ヒント : XCI または BD 以外のファイルで、オブジェクトに GENERATE_SYNTH_CHECKPOINT を割り当てたり、ク
エリーしようとすると、警告が表示されます。
影響のある処理
•
合成
•
インプリメンテーション
H_SET および HU_SET
HDL ソースファイルで定義されているように、デザインの階層に基づいてまとめられたロジックエレメントの集合
体が階層セットです。 H_SET、 HU_SET、 U_SET は HDL デザインソースファイル内の属性で、合成されたデザイン
やインプリメントされたデザインには表れません。これらは、 RPM (Relatively Placed Macro) を RTL デザインで定義
するときに使用されます。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザー
ガイド : 制約の使用』 (UG903) [参照 19] を参照してください。
デザインの階層にあるロジックセルに RLOC プロパティが設定されていると、 H_SET は暗示的に使用されます。あ
る階層ブロック内のロジックエレメントで、RLOC プロパティが設定されているものは、同じ階層セット (H_SET) に
自動的に割り当てられます。
モジュールのインスタンス名に基づいて、各階層モジュールに H_SET プロパティが割り当てられます。各階層モ
ジュールに H_SET 名は 1 つしかない場合があり、またその階層内のすべてのロジックエレメントは、その H_SET の
エレメントになります。
注記 : HU_SET または U_SET が定義されていないが、 RLOC が定義されている場合は、 H_SET のみが定義されます。
また、デザインの階層に依存しないユーザー定義階層セット (HU_SET) またはユーザー定義セット (U_SET) を手動
で作成することができます。
1 つの階層モジュールに対し複数の HU_SET 名を定義し、特定階層のインスタンスを特定 HU_SET に割り当てること
ができます。これで、 1 つの階層モジュールのロジックエレメントを複数の HU_SET に分けることができます。
Vivado プロパティリファレンス
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160
第 3 章 : 主なプロパティの説明
重要 : H_SET または HU_SET を使用している場合、合成されたデザインで RPM の階層を保持するには、 Vivado 合成
で KEEP_HIERARCHY プロパティも必要になります。
RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセル
に対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソース
ファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プ
ロパティが表示されます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
次のデザインエレメント、またはそのカテゴリーで HU_SET は使用することができます。特定デザインエレメント
の詳細については、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 25] または『UltraScale
アーキテクチャライブラリガイド』 (UG974) [参照 26] を参照してください。
•
レジスタ
•
LUT
•
マクロインスタンス
•
RAMS
•
RAMD
•
RAMB18/FIFO18
•
RAMB36/FIFO36
•
DSP48
値
•
<NAME> : HU_SET の名前
構文
Verilog 構文
これは、合成後ネットリストで RPM を定義する階層ブロックのセットの内容を定義するため、 RLOC プロパティと
組み合わせた Verilog 構文です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。
(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
Verilog 例
これは、モジュールでのシフトレジスタフリップフロップの RLOC および HU_SET プロパティを定義する Verilog モ
ジュールです。
module ffs (
input clk,
input d,
output q
);
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161
第 3 章 : 主なプロパティの説明
wire
wire
wire
wire
wire
wire
wire
wire
sr_0,
sr_1,
sr_2,
sr_3,
sr_4,
sr_5,
sr_6,
sr_7,
wire
inr, inrn, outr;
inv
inv
inv
inv
inv
inv
inv
inv
inv
(sr_0, sr_0n);
(sr_1, sr_1n);
(sr_2, sr_2n);
(sr_3, sr_3n);
(sr_4, sr_4n);
(sr_5, sr_5n);
(sr_6, sr_6n);
(sr_7, sr_7n);
(inr, inrn);
(*
(*
(*
(*
(*
(*
(*
(*
(*
FD
i0
i1
i2
i3
i4
i5
i6
i7
i8
sr_0n;
sr_1n;
sr_2n;
sr_3n;
sr_4n;
sr_5n;
sr_6n;
sr_7n;
RLOC = "X0Y0", HU_SET = "h0" *) FD sr0
RLOC = "X0Y0", HU_SET = "h0" *) FD sr1
RLOC = "X0Y1", HU_SET = "h0" *) FD sr2
RLOC = "X0Y1", HU_SET = "h0" *) FD sr3
RLOC = "X0Y0", HU_SET = "h1" *) FD sr4
RLOC = "X0Y0", HU_SET = "h1" *) FD sr5
RLOC = "X0Y1", HU_SET = "h1" *) FD sr6
RLOC = "X0Y1", HU_SET = "h1" *) FD sr7
LOC = "SLICE_X0Y0" *) FD inq (.C(clk),
outq (.C(clk), .D(sr_0n), .Q(outr));
(.C(clk), .D(sr_1n), .Q(sr_0));
(.C(clk), .D(sr_2n), .Q(sr_1));
(.C(clk), .D(sr_3n), .Q(sr_2));
(.C(clk), .D(sr_4n), .Q(sr_3));
(.C(clk), .D(sr_5n), .Q(sr_4));
(.C(clk), .D(sr_6n), .Q(sr_5));
(.C(clk), .D(sr_7n), .Q(sr_6));
(.C(clk), .D(inrn), .Q(sr_7));
.D(d), .Q(inr));
assign q = outr;
endmodule // ffs
先ほどの例では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プロパティを指定して、階層を保持し、合成
されたデザインで RPM を定義する必要があります。
module top (
input clk,
input d,
output q
);
wire
c1, c2;
(* KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);
(* KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);
(* KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);
endmodule // top
VHDL 構文
VHDL 属性は次のように宣言します。
attribute HU_SET : string;
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第 3 章 : 主なプロパティの説明
VHDL 制約は次のように指定します。
attribute HU_SET of {component_name | entity_name | label_name} :
{component|entity|label} is "NAME";
説明 :
•
{component_name | entity_name | label_name} はデザインエレメントです。
•
{component|entity|label} は指定したデザインエレメントのインスタンス ID です。
•
"NAME" には HU_SET の名前を指定します。
XDC 構文
HU_SET プロパティは XDC 制約を使用しては定義できません。 RLOC とともにロジックエレメントに設定されてい
る HU_SET プロパティは、 RPM を定義し、その結果合成されたデザインのネットリストに読み出し専用の RPM プロ
パティが設定されます。
ヒント : デザイン内で RPM のように機能するマクロオブジェクトを Vivado Design Suite で定義するには、
create_macro または update_macro を使用します。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマン
ドリファレンスガイド』 (UG835) [参照 13] を参照してください。
影響のある処理
•
デザインのフロアプラン
•
place_design
•
synth_design
関連項目
188 ページの「KEEP_HIERARCHY」
228 ページの「RLOC」
231 ページの「RLOCS」
233 ページの「RLOC_ORIGIN」
236 ページの「RPM」
242 ページの「U_SET」
HIODELAY_GROUP
HIODELAY_GROUP は IDELAYCTRL コンポーネントを関連する IDELAY または ODELAY インスタンスとともにグ
ループにまとめ、配置および複製が正しく行われるようにするプロパティです。
HIODELAY_GROUP を使用して IDELAYCTRL にグループ名を割り当てる場合は、同じ HIODELAY_GROUP プロパ
ティを使用してそのグループに IDELAY または ODELAY セルも関連付ける必要があります。
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第 3 章 : 主なプロパティの説明
重要 : HIODELAY_GROUP には複数のセルを含めることができますが、1 つのセルに 1 つの HIODELAY_GROUP しか
割り当てられません。
次の例は、 set_property を使用して、特定の IDELAYCTRL に関連付けられている IDELAY/ODELAY エレメントをす
べてグループにまとめています。
set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]
set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]
set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]
HIODELAY_GROUP と IODELAY_GROUP の相違点
HIODELAY_GROUP の名前は階層ごとに決められていますが、 IODELAY_GROUP の名前は階層を越えてもそのまま
使用できます。 HIODELAY_GROUP は、次の場合に使用します。
•
IDELAYCTRL を含むモジュールのインスタンスが複数ある
および
•
指定インスタンスを、ほかの論理階層にある IDELAY または ODELAY インスタンスとまとめるつもりがない
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
IDELAY、 ODELAY、または IDELAYCTRL インスタンス
値
指定したグループ名
構文
Verilog 構文
Verilog 属性は IDELAY、 ODELAY、または IDELAYCTRL のインスタンシエーション直前に配置します。
(* HIODELAY_GROUP = "value" *)
Verilog の構文例
//
//
//
//
//
Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control
Virtex-7
Xilinx HDL Language Template, version 2014.1
Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL
(* HIODELAY_GROUP = “DDR_INTERFACE” *)
IDELAYCTRL DDR_IDELAYCTRL_inst (
.RDY(),
// 1-bit output: Ready output
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第 3 章 : 主なプロパティの説明
.REFCLK(REFCLK), // 1-bit input: Reference clock input
.RST(1’b0)
// 1-bit input: Active high reset input
);
// End of DDR_IDELAYCTRL_inst instantiation
VHDL 構文
VHDL 属性は次のように宣言します。
attribute HIODELAY_GROUP : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute HIODELAY_GROUP of instance_name : label is "group_name";
説明 :
•
instance_name はインスタンシエート済みの IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。
VHDL の構文例
// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
attribute HIODELAY_GROUP : STRING;
attribute HIODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";
begin
-- IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control
-Virtex-7
-- Xilinx HDL Language Template, version 2014.1
DDR_IDELAYCTRL_inst : IDELAYCTRL
port map (
RDY => open,
-- 1-bit output: Ready output
REFCLK => REFCLK, -- 1-bit input: Reference clock input
RST => ‘0’
-- 1-bit input: Active high reset input
);
-- End of DDR_IDELAYCTRL_inst instantiation
XDC 構文
set_property HIODELAY_GROUP group_name [get_cells instance_name]
説明 :
•
instance_name は IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。
XDC の構文例
# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
set_property HIODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]
影響のある処理
place_design
関連項目
178 ページの「IODELAY_GROUP」
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第 3 章 : 主なプロパティの説明
『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 25] または『UltraScale アーキテクチャライ
ブラリガイド』 (UG974) [参照 26] にある次のデザインエレメントを参照してください。
•
IDELAYCTRL
•
IDELAYE2
•
ODELAYE2
HLUTNM
HLUTNM を使用すると、互換性のある入力を持つ 2 つの LUT5、SRL16 または LUTRAM コンポーネントが同じ LUT6
サイトに配置されます。階層ごとに HLUTNM を使用して、どちらも同じグループ名で互換性のあるインスタンスタ
イプである必要があります。
HLUTNM と LUTNM の相違点
ヒント : HLUTNM と LUTNM の目的は類似しているので、同じ階層で使用される場合はそれぞれ異なる値を設定す
る必要があります。 LUTNM と HLUTNM の値が同じ LUT は Vivado の配線プログラムでまとめられるか、または値
に関して警告メッセージが表示されます。
•
異なる階層にある場合も含め、デザインのどこかに存在する
LUTNM を使用します。
•
階層モジュールのインスタンスが複数デザインに含まれる場合は、 HLUTNM を使用して、その階層モジュール
の LUT コンポーネントをまとめます。
°
2 つの LUT
コンポーネントをまとめるには、
HLUTNM は各階層に 1 つしか使用できません。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5)
°
SRL (SRL16E)
°
LUTRAM (RAM32X1S)
値
一意のグループ名
構文
Verilog 構文
Verilog 属性は LUT のインスタンシエーション直前に配置します。 Verilog 属性は、同じ論理階層のペアで使用する必
要があります。
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166
第 3 章 : 主なプロパティの説明
(* HLUTNM = "group_name" *)
Verilog の構文例
// Designates state0_inst to be placed in same LUT6 as state1_inst
// LUT5: 5-input Look-Up Table with general output (Mapped to a LUT6)
//
Virtex-7
// Xilinx HDL Language Template, version 2014.1
(* HLUTNM = "LUT_group1" *) LUT5 #(
.INIT(32'ha2a2aea2) // Specify LUT Contents
) state0_inst (
.O(state_out[0]), // LUT general output
.I0(state_in[0]), // LUT input
.I1(state_in[1]), // LUT input
.I2(state_in[2]), // LUT input
.I3(state_in[3]), // LUT input
.I4(state_in[4]) // LUT input
);
// End of state0_inst instantiation
// LUT5: 5-input Look-Up Table with general output (Mapped to a LUT6)
//
Virtex-7
// Xilinx HDL Language Template, version 2014.1
(* HLUTNM = "LUT_group1" *) LUT5 #(
.INIT(32'h00330073) // Specify LUT Contents
) state1_inst (
.O(state_out[1]), // LUT general output
.I0(state_in[0]), // LUT input
.I1(state_in[1]), // LUT input
.I2(state_in[2]), // LUT input
.I3(state_in[3]), // LUT input
.I4(state_in[4]) // LUT input
);
// End of state1_inst instantiation
VHDL 構文
VHDL 属性は次のように宣言します。
attribute HLUTNM : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute HLUTNM of instance_name : label is "group_name";
説明 :
•
instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、または LUTRAM インスタンスです。
VHDL 属性は、同じ論理階層のペアで使用する必要があります。
VHDL の構文例
-- Designates state0_inst to be placed in same LUT6 as state1_inst
attribute HLUTNM : string;
attribute HLUTNM of state0_inst : label is "LUT_group1";
attribute HLUTNM of state1_inst : label is "LUT_group1";
begin
-- LUT5: 5-input Look-Up Table with general output (Mapped to SLICEM LUT6)
-Virtex-7
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第 3 章 : 主なプロパティの説明
-- Xilinx HDL Language Template, version 2014.1
state0_inst : LUT5
generic map (
INIT => X"a2a2aea2") -- Specify LUT Contents
port map (
O => state_out(0), -- LUT general output
I0 => state_in(0), -- LUT input
I1 => state_in(1), -- LUT input
I2 => state_in(2), -- LUT input
I3 => state_in(3), -- LUT input
I4 => state_in(4)
-- LUT input
);
-- End of state0_inst instantiation
-- LUT5: 5-input Look-Up Table with general output (Mapped to SLICEM LUT6)
-Virtex-7
-- Xilinx HDL Language Template, version 2014.1
State1_inst : LUT5
generic map (
INIT => X"00330073") -- Specify LUT Contents
port map (
O => state_out(1), -- LUT general output
I0 => state_in(0), -- LUT input
I1 => state_in(1), -- LUT input
I2 => state_in(2), -- LUT input
I3 => state_in(3), -- LUT input
I4 => state_in(4)
-- LUT input
);
-- End of state1_inst instantiation
XDC 構文
set_property HLUTNM group_name [get_cells instance_name]
説明 :
•
instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、または LUTRAM インスタンスです。
XDC の構文例
# Designates state0_inst LUT5 to be placed in same LUT6 as state1_inst
set_property HLUTNM LUT_group1 [get_cells state0_inst]
set_property HLUTNM LUT_group1 [get_cells state1_inst]
影響のある処理
•
place_design
関連項目
198 ページの「LUTNM」
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168
第 3 章 : 主なプロパティの説明
IBUF_LOW_PWR
IBUF_LOW_PWR プロパティは、パフォーマンスと消費電力のトレードオフをオプションで提供します。
IBUF_LOW_PWR プロパティは入力ポートに適用されます。デフォルトでは TRUE に設定され、低電力モードでその
ポートに対して入力バッファーがインプリメントされます。 FALSE に設定した場合は、ハイパフォーマンスモード
になります。
消費電力の変更は XPE (XPower Estimator) または Vivado Design Suite の report_power コマンドを使用して予測でき
ます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
SSTL や HSTL などの VREF ベースの I/O 規格、または LVDS や DIFF_HSTL などの差動規格が指定されている入
力ポート (get_ports)
値
•
TRUE : 低電力モードでそのポートに対して入力または双方向バッファーをインプリメントします。これがデ
フォルト値です。
•
FALSE : ハイパフォーマンスモードで入力または双方向バッファーをインプリメントします。
構文
Verilog 構文
推論されてインスタンシエートされた入力バッファーおよび双方向バッファーの場合、適切な Verilog 属性構文を最
上位出力ポート宣言の前に配置します。
(* IBUF_LOW_PWR = "FALSE" *)
Verilog の構文例
// Sets the input buffer to high performance
(* IBUF_LOW_PWR = "FALSE" *) input STATE,
VHDL 構文
推論されてインスタンシエートされた入力バッファーの場合、適切な VHDL 属性構文を最上位出力ポート宣言の前に
配置します。
VHDL 属性は次のように宣言して指定します。
attribute IBUF_LOW_PWR : boolean;
attribute IBUF_LOW_PWR of port_name : signal is TRUE | FALSE;
Vivado プロパティリファレンス
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169
第 3 章 : 主なプロパティの説明
説明 :
•
port_name は最上位出力ポートです。
VHDL の構文例
STATE : in std_logic;
attribute IBUF_LOW_PWR : boolean;
-- Sets the input buffer to high performance
attribute IBUF_LOW_PWR of STATE : signal is FALSE;
XDC 構文
DIRECTION が IN または INOUT のポートオブジェクトに IBUF_LOW_PWR をプロパティとして割り当てます。
set_property IBUF_LOW_PWR TRUE [get_ports port_name]
説明 :
•
set_property IBUF_LOW_PWR はポートオブジェクトに割り当てることができます。
•
port_name は入力または双方向ポートです。
影響のある処理
•
report_power
•
report_timing
関連項目
180 ページの「IOSTANDARD」
IN_TERM
IN_TERM は、キャリブレートされない入力終端のインピーダンス値を指定し、ハイレンジ (HR) バンク入力でのみ
サポートされています。ハイパフォーマンス (HP) バンクの入力には、オンチップ終端の DCI (Digital Controlled
Impedance) の「IOSTANDARD」を使用します。
重要 : UltraScale アーキテクチャの場合、キャリブレートされない終端を指定するには、 IN_TERM ではなく「ODT」
を使用してください。
終端は常に入力にあり、また出力バッファーがトライステートになっている場合は双方向ピンにあります。しかし、
キャリブレートされない分割終端オプションと、トライステートの分割終端 DCI との重要な違いは、 DCI の場合は、
VRN および VRP ピンでの外部基準抵抗にキャリブレートするのですが、この機能の場合は、温度、プロセス、電圧
の変動を補正するためのキャリブレーションルーチンのない内部抵抗を使用する点です。このオプションには、 40、
50、 60 のテブナン等価抵抗値を指定できます。詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』
(UG471) [参照 2] を参照してください。
アーキテクチャサポート
ハイレンジ (HR) バンク入力でのみ 7 シリーズデバイスはサポートされています。
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170
第 3 章 : 主なプロパティの説明
適用可能なオブジェクト
•
ポート (get_ports)
°
接続された入力ポートまたは双方向ポート
値
•
NONE (デフォルト )
•
UNTUNED_SPLIT_40
•
UNTUNED_SPLIT_50
•
UNTUNED_SPLIT_60
構文
Verilog 構文
この属性を設定するには、適切な Verilog 属性構文を最上位入力または双方向ポート宣言の前に配置します。
(* IN_TERM = "{NONE|UNTUNED_SPLIT_40|UNTUNED_SPLIT_50|UNTUNED_SPLIT_60}" *)
Verilog の構文例
// Sets an on-chip input impedance of 50 Ohms to input ACT5
(* IN_TERM = "UNTUNED_SPLIT_50" *) input ACT5,
VHDL 構文
この属性を設定するには、適切な VHDL 属性構文を最上位入力または双方向ポート宣言の前に配置します。
VHDL 属性は次のように宣言します。
attribute IN_TERM : string;
VHDL 属性は次のように指定します。
attribute IN_TERM of
port_name : signal is value;
説明 :
•
port_name は最上位の入力または双方向ポートです。
VHDL の構文例
ACT5 : in std_logic;
attribute IN_TERM : string;
-- Sets an on-chip input impedance of 50 Ohms to input ACT5
attribute IN_TERM of ACT5 : signal is “UNTUNED_SPLIT_50”;
XDC 構文
set_property IN_TERM value [get_ports port_name]
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171
第 3 章 : 主なプロパティの説明
説明 :
•
IN_TERM はポートオブジェクト、およびポートオブジェクトに接続されているネットに割り当てることがで
きます。
•
port_name は入力または双方向ポートです。
XDC の構文例
# Sets an on-chip input impedance of 50 Ohms to input ACT5
set_property IN_TERM UNTUNED_SPLIT_50 [get_ports ACT5]
影響のある処理
•
I/O プランニング
•
ノイズレポート
•
消費電力レポート
関連項目
139 ページの「DCI_CASCADE」
141 ページの「DIFF_TERM」
INTERNAL_VREF
差動入力バッファーのシングルエンド I/O 規格には、入力基準電圧 (VREF) が必要です。 VREF が I/O バンク内で必要
な場合は、外部 VREF 供給として専用 VREF ピンを使用するか、 INTERNAL_VREF プロパティを使用して内部生成
された VREF を使用します。あるいは、 UltraScale デバイスの HP I/O バンクの場合は、 HPIO_VREF プリミティブを
介してアクセスする VREF スキャンを使用します。
INTERNAL_VREF プロパティは、基準電圧を必要とする I/O 規格の基準電圧 (VREF) を供給するため、 I/O バンクに
内部レギュレータを使用することを指定します。内部で生成された基準電圧を使用すると、プリント回路基板 (PCB)
の電源レールを介して特定の VREF を提供する必要がなくなり、システムレベルデザインの配線混雑を削減できま
す。
ヒント : 特定の VREF 電圧提供レベルを必要とするザイリンクスデバイスがそのボード /システム上の唯一のデバイ
スである場合は、内部 VREF を使用してみてください。
詳細については、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] または『UltraScale アーキテ
クチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
I/O バンク (get_iobanks)
Vivado プロパティリファレンス
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172
第 3 章 : 主なプロパティの説明
値
•
0.60
•
0.675
•
0.7 (UltraScale のみ)
•
0.75
•
0.84 (UltraScale のみ)
•
0.90
注記 : すべての値がすべてのタイプの I/O バンクでサポートされるわけではありません。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property INTERNAL_VREF {value} [get_iobanks bank]
説明 :
•
value は基準電圧値です。
XDC の構文例
# Designate Bank 14 to have a reference voltage of 0.75 Volts
set_property INTERNAL_VREF 0.75 [get_iobanks 14]
影響のある処理
•
I/O プランニング
•
place_design
•
DRC
•
report_power
IO_BUFFER_TYPE
最上位ポートに IO_BUFFER_TYPE を適用し、 IBUF および OBUF を使用するか、入力または出力バッファーを使用
しないかを設定します。この属性は、任意のプライマリポートまたは信号に設定できます。
デフォルトでは、 Vivado 合成で入力ポートには入力バッファーが、出力ポートには出力バッファーが推論されます
が、手動で IO_BUFFER_TYPE プロパティを使用して、指定ポートまたはネットに対し、このデフォルト動作をディ
スエーブルにすることができます。
ヒント : IO_BUFFER_TYPE プロパティを使用する場合は、ターゲットネットに KEEP が設定されることになります。
これは、ネット名を保持し、 RTL 最適化中にネットが削除されないようにするためのものです。
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173
第 3 章 : 主なプロパティの説明
IO_BUFFER_TYPE は、「CLOCK_BUFFER_TYPE」と併用して使用すると、クロック信号に対し、推論するべきバッ
ファーの組み合わせを決めることができます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports): IO_BUFFER_TYPE を最上位ポートに適用して、バッファー挿入をディスエーブルにします。
•
ネット (get_nets): IO_BUFFER_TYPE を最上位ポートに接続されている任意の信号に適用して、バッファー挿入
をディスエーブルにします。
値 •
NONE : この値を入力ポートまたは出力ポートに指定すると、入力または出力バッファーは推論されなくなりま
す。
構文 Verilog 例
(* io_buffer_type = "none" *) input in1;
VHDL コード例
entity test is port(
in1 : std_logic_vector (8 downto 0);
clk : std_logic;
out1 : std_logic_vector(8 downto 0));
attribute io_buffer_type : string;
attribute io_buffer_type of out1: signal is "none";
end test;
XDC の例
set_property IO_BUFFER_TYPE NONE [get_ports <port_name>]
影響のある処理
•
合成
関連項目 128 ページの「CLOCK_BUFFER_TYPE」
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174
第 3 章 : 主なプロパティの説明
IOB
IOB を使用すると、Vivado ツールで入力または出力ロジックブロック (I/O ブロックまたは IOB) に接続されたレジス
タが配置されるようになり、タイミングが改善されます。この属性は、 I/O バッファーに配置するレジスタに接続さ
れたポートに設定します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports)
°
レジスタに接続されるポートすべて
値
•
TRUE : 接続したレジスタを I/O ブロックに配置します。
•
FALSE : 指定したレジスタを I/O ブロックに配置しません(デフォルト )。
構文
Verilog 構文
この属性を設定するには、適切な Verilog 属性構文を最上位ポート宣言の前に配置します。
(* IOB = "{TRUE|FALSE}" *)
Verilog の構文例
// Place the register connected to ACK in the input logic site
(* IOB = "TRUE" *) input ACK,
VHDL 構文
この属性を設定するには、適切な VHDL 属性構文を最上位ポート宣言の前に配置します。
VHDL 属性は次のように宣言して指定します。
attribute IOB : string;
attribute IOB of <port_name>: signal is "{TRUE|FALSE}";
説明 :
•
port_name は最上位ポートです。
VHDL の構文例
ACK : in std_logic;
attribute IOB : string;
-- Place the register connected to ACK in the input logic site
Vivado プロパティリファレンス
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第 3 章 : 主なプロパティの説明
attribute IOB of ACK: signal is "TRUE";
XDC 構文
set_property IOB value [get_ports port_name]
説明 :
•
value は TRUE または FALSE です。
XDC の構文例
# Place the register connected to ACK in the input logic site
set_property IOB TRUE [get_ports ACK]
影響のある処理
•
place_design
IOBDELAY
IOBDELAY (Input Output Block Delay) プロパティは、システム同期データ入力を取り込むための入力ホールドタイム
を緩和するため、 ILOGIC ブロックの遅延の追加/削除を指定します。
ILOGIC ブロックは I/O ブロック (IOB) の隣にあり、 IOB を介して FPGA にデータが入るたびにそのデータを取り込
む同期エレメントを含んでいます。 7 シリーズ FPGA の ILOGIC ブロックは、 HP I/O バンクでは ILOGICE2 として、
HR I/O バンクでは ILOGICE3 としてコンフィギュレーションすることができます。 ILOGICE2 と ILOGICE3 は機能的
には同じですが、 ILOGICE3 には IOBDELAY とともにコンフィギュレーションできるゼロホールド遅延エレメント
(ZHOLD) があるのが違いです。IOBDELAY の詳細は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471)
[参照 2] または『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports)
•
セル
•
ネット
値
•
NONE : IBUF および入力フリップフロップ (IFD) パスの両方に対し、遅延を OFF に設定します。
•
IBUF
•
°
I/O コンポーネント内の任意のレジスタに対し、遅延を OFF に設定します。
°
ILOGIC ブロックまでのバッファーの付いたパスに対し、遅延を ON に設定します。
IFD
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176
第 3 章 : 主なプロパティの説明
•
°
I/O コンポーネント内の IFF レジスタに対し、遅延を ON に設定します。
°
ILOGIC ブロックまでのバッファーの付いたパスに対し、遅延を OFF に設定します。
BOTH : IBUF および IFD パスの両方に対し、遅延を ON に設定します。
構文
Verilog 例
Verilog 制約をモジュールまたはインスタンシエーションの直前に配置します。
Verilog 制約は次のように指定します。
(* IOBDELAY = {NONE|BOTH|IBUF|IFD} *)
VHDL コード例
VHDL 制約は次のように宣言します。
attribute iobdelay: string;
VHDL 制約は次のように指定します。
attribute iobdelay of {component_name |label_name }: {component|label} is
“{NONE|BOTH|IBUF|IFD}”;
XDC 構文
set_property IOBDELAY value [get_cells cell_name]
説明 :
•
value には、 NONE、 IBUF、 IFD、 BOTH のいずれかが入ります。
XDC の構文例
set_property IOBDELAY "BOTH" [get_nets
{data0_I}]
影響のある処理
•
タイミング
•
配置
•
配線
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第 3 章 : 主なプロパティの説明
IODELAY_GROUP
IODELAY_GROUP は IDELAYCTRL セルを関連する IDELAY および ODELAY セルとともにグループにまとめ、配置
および複製が正しく行われるようにします。
IODELAY_GROUP を使用して IDELAYCTRL にグループ名を割り当てる場合は、同じ IODELAY_GROUP プロパティ
を使用してそのグループに IDELAY または ODELAY セルも関連付ける必要があります。
重要 : IODELAY_GROUP には複数のセルを含めることができますが、 1 つのセルに 1 つの IODELAY_GROUP しか割
り当てられません。 .
次の例は、 set_property を使用して、特定の IDELAYCTRL に関連付けられている IDELAY/ODELAY エレメントをす
べてグループにまとめています。
set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]
set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]
set_property IODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]
IODELAY_GROUP と HIODELAY_GROUP の相違点 IODELAY_GROUP は違う階層にあるエレメント同士をまとめることができますが、 HIODELAY_GROUP の名前は階
層ごとに決められています。異なる階層の I/O 遅延コンポーネントを 1 つのグループにまとめるには、
IODELAY_GROUP を使用します。
HIODELAY_GROUP は、同じ階層モジュールにある I/O 遅延コンポーネントをグループにまとめます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
IDELAY、 ODELAY、または IDELAYCTRL インスタンス
値
指定したグループ名
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第 3 章 : 主なプロパティの説明
構文
Verilog 構文
Verilog 属性は IDELAY、 ODELAY、または IDELAYCTRL のインスタンシエーション直前に配置します。
(* IODELAY_GROUP = "value" *)
Verilog の構文例
//
//
//
//
//
Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control
Virtex-7
Xilinx HDL Language Template, version 2014.1
Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL
(* IODELAY_GROUP = “DDR_INTERFACE” *)
IDELAYCTRL DDR_IDELAYCTRL_inst (
.RDY(),
// 1-bit output: Ready output
.REFCLK(REFCLK), // 1-bit input: Reference clock input
.RST(1’b0)
// 1-bit input: Active high reset input
);
// End of DDR_IDELAYCTRL_inst instantiation
VHDL 構文
VHDL 属性は次のように宣言します。
attribute IODELAY_GROUP : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute IODELAY_GROUP of instance_name : label is "group_name";
説明 :
•
instance_name はインスタンシエート済みの IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。
VHDL の構文例
// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
attribute IODELAY_GROUP : STRING;
attribute IODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";
begin
-- IDELAYCTRL: IDELAYE2/ODELAYE2 Tap Delay Value Control
-Virtex-7
-- Xilinx HDL Language Template, version 2014.1
DDR_IDELAYCTRL_inst : IDELAYCTRL
port map (
RDY => open,
-- 1-bit output: Ready output
REFCLK => REFCLK, -- 1-bit input: Reference clock input
RST => ‘0’
-- 1-bit input: Active high reset input
);
-- End of DDR_IDELAYCTRL_inst instantiation
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第 3 章 : 主なプロパティの説明
XDC 構文
set_property IODELAY_GROUP group_name [get_cells instance_name]
説明 :
•
group_name はユーザー指定の IODELAY_GROUP 名です。
•
instance_name は IDELAY、 ODELAY、または IDELAYCTRL のインスタンス名です。
XDC の構文例
# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL
set_property IODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]
影響のある処理
•
配置
関連項目
163 ページの「HIODELAY_GROUP」
『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 25] または『UltraScale アーキテクチャライ
ブラリガイド』 (UG974) [参照 26] にある次のデザインエレメントを参照してください。
°
IDELAYCTRL
°
IDELAYE2
°
ODELAYE2
IOSTANDARD
IOSTANDARD は、ターゲットデバイスで入力、出力、または双方向ポートをコンフィギュレーションするのにどの
プログラマブル I/O 規格を使用するかを指定します。
重要 : Vivado Design Suite がデザインからビットストリームを生成する前に、 I/O バンクのすべてのポートで
IOSTANDARD を定義する必要があります。ただし、 IOSTANDARD は GT または XADC には適用できません。
1 つの I/O バンクに複数の異なる IOSTANDARD を含めることができますが、これらの IOSTANDARD には互換性が
なくてはなりません。 1 つの I/O バンクに異なる入力、出力、双方向 I/O 規格を組み合わせる場合は、次のルールに
従ってください。
1.
同じ出力 CCO 要件を持つ出力規格は、同じバンクにまとめることができます。
2.
同じ CCO および VREF要件を持つ入力規格は、同じバンクにまとめることができます。
3.
同じ CCO 要件を持つ入力規格および出力規格は、同じバンクにまとめることができます。
4.
ほかの規格と双方向 I/O 規格を組み合わせる場合は、双方向規格が最初の 3 つのルールに沿っていることを確認
してください。
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第 3 章 : 主なプロパティの説明
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports)
°
任意のポート - I/O ポートの RTL ソースで IOSTANDARD を定義するか、ポートセルの XDC 制約として定
義します。
値
ターゲットにするザイリンクス FPGA によって有効な I/O 規格は異なります。デバイス別の IOSTANDARD について
は、『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471) [参照 2] および『UltraScale アーキテクチャ
SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照してください。
構文
Verilog 構文
このパラメーターを設定するには、適切な Verilog 構文を最上位ポート宣言の前に配置します。
(* IOSTANDARD = "value" *)
Verilog の構文例
// Sets the I/O Standard on the STATUS output to LVCMOS12
(* IOSTANDARD = "LVCMOS12" *) output STATUS,
VHDL 構文
適切な VHDL 属性構文を最上位ポート宣言の前に配置します。
VHDL 属性は次のように宣言して指定します。
attribute IOSTANDARD : string;
attribute IOSTANDARD of <port_name>: signal is "<standard>";
説明 :
•
port_name は最上位出力ポートです。
VHDL の構文例
STATUS : out std_logic;
attribute IOSTANDARD : string;
-- Sets the I/O Standard on the STATUS output to LVCMOS12
attribute IOSTANDARD of STATUS: signal is "LVCMOS12";
XDC 構文
IOSTANDARD は、デザイン内のポートオブジェクトに XDC 制約として定義することもできます。
set_property IOSTANDARD value [get_ports port_name]
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第 3 章 : 主なプロパティの説明
説明 :
•
port_name は最上位ポートです。
XDC の構文例
# Sets the I/O Standard on the STATUS output to LVCMOS12
set_property IOSTANDARD LVCMOS12 [get_ports STATUS]
影響のある処理
•
I/O プランニング
•
ノイズレポート
•
消費電力レポート
•
DRC レポート
•
place_design
関連項目
『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 25] または『UltraScale アーキテクチャライ
ブラリガイド』 (UG974) [参照 26] にある次のデザインエレメントを参照してください。
•
OBUF
•
OBUFT
•
IOBUF
IP_REPO_PATHS
このプロパティを使用すると、 Vivado Design Suite で使用するカスタム IP カタログを作成できます。
IP_REPO_PATHS プロパティは、サードパーティまたはユーザー定義の IP を含む 1 つまたは複数のディレクトリへの
パスを定義します。指定したディレクトリおよび下位ディレクトリで IP 定義が検索され、 Vivado Design Suite IP カ
タログに追加され、デザイン入力や IP インテグレーター機能で使用できるようになります。
このプロパティは、現在のプロジェクトの現在のファイルセットに割り当てられます。
ヒント : IP_REPO_PATHS プロパティが作成時にそれぞれの新規プロジェクトに割り当てられるように Vivado Design
Suite を設定するには、 Vivado IDE で [Tools] →[Options] → [General] → [IP Catalog] フィールドの [Default IP Repository
Search Paths] でパスを指定します。このデフォルトの IP リポジトリ検索パスは、 vivado.ini ファイルに保存され、
IP_REPO_PATHS を使用して新しいプロジェクトに追加されます。
IP_REPO_PATHS は <component>.xml ファイルを検索します。この <component> はカタログに追加する IP の名前で
す。 XML ファイルでは、 IP を定義するさまざまなファイルが識別されます。 IP_REPO_PATHS プロパティでは、リポ
ジトリの各 IP の XML ファイルを直接指定する必要はありません。 IP カタログが指定した IP リポジトリの下位フォ
ルダーから、カタログに追加する IP が検索されます。
重要 : IP_REPO_PATHS プロパティに IP カタログへ追加される新しい IP リポジトリディレクトリが含まれるように
設定した後は、 update_ip_catalog コマンドを使用する必要があります。
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第 3 章 : 主なプロパティの説明
リポジトリのサードパーティまたはユーザー定義 IP で現在のプロジェクトまたはデザインで使用中のデバイスの製
品ファミリがサポートされる場合、その IP はカタログに互換性のある IP として追加されます。 IP の互換性にター
ゲットパーツが含まれない場合、その IP が現在のプロジェクトまたはデザインと互換性がなく、 IP カタログには表
示されないことがあります。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 16] を
参照してください。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
current_fileset
値
•
<dir_name> - ユーザー定義 IP が格納される 1 つまたは複数のディレクトリ名を指定します。ディレクトリ名は、
相対的または絶対的に指定でき、別々に指定するか、スペースで区切って指定し、中かっこ { } か二重引用符 " "
で囲む必要があります。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property IP_REPO_PATHS {<ip_directories>} [current_fileset]
説明 :
•
<ip_directories> は、サードパーティまたはユーザー定義のパッケージされた IP 定義を含むディレクトリを 1 つ
または複数指定します。
XDC の構文例
set_property IP_REPO_PATHS {c:/Data/Designs C:/myIP} [current_fileset]
update_ip_catalog
使用可能な段階
•
デザイン入力
IS_ENABLED
IS_ENABLED プロパティは、 Report DRC を実行するとき、 Vivado Design Suite で個々のデザインルールチェック
(DRC) をイネーブルにするかディスエーブルにするか決めることができます。DRC の実行に関しては、『Vivado Design
Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 15] のこのセクションを参照してください。
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183
第 3 章 : 主なプロパティの説明
ビルトイン DRC でもカスタム DRC でも、イネーブル/ディスエーブルにすることができます。カスタムのデザイン
ルールチェックを記述する場合は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参
照 14] のこのセクションを参照してください。
重要 : Vivado ではビルトイン DRC オブジェクトの重要度をディスエーブルにしたり、格下げすることができますが、
不測の結果を招いたり、デバイスを恒久的に損傷してしまう可能性があるため、できる限り変更はしないでください。
DRC オブジェクトをデフォルト設定にリセットするには、 reset_drc_check という Tcl コマンドを使用します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
デザインルールチェックオブジェクト (get_drc_checks)
値
•
TRUE : report_drc コマンド実行中に使用する指定 DRC をイネーブルにします。 (デフォルト )。
•
FALSE : report_drc 実行中にルールが評価されないように、 DRC をディスエーブルにします。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property IS_ENABLED {TRUE | FALSE} [get_drc_checks <id>]
説明 :
•
<id> は Vivado Design Suite で認識される DRC ID です。
XDC の構文例
set_property IS_ENABLED false [get_drc_checks RAMW-1]
影響のある処理
•
report_drc
•
write_bitstream
関連項目 239 ページの「SEVERITY」
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184
第 3 章 : 主なプロパティの説明
KEEP
最適化が実行されないようにするには、 KEEP 属性を使用します。信号が削除されたりロジックブロックに吸収され
るような場合に、この属性を指定すると、配置された信号を保持し、その信号をネットリストに抽出できるようにな
ります。
たとえば、 2 ビットの AND ゲートの出力で別の AND ゲートを駆動する信号に KEEP 制約を設定すると、信号は両方
の AND ゲートを含むより大きい LUT には統合されません。
KEEP は、タイミング制約ともよく併用されます。通常は最適化される信号にタイミング制約が設定されている場合、
KEEP を設定すると最適化されなくなり、正しいタイミング規則が使用されます。
ただし、何も駆動していない信号に KEEP を設定する際には注意が必要です。こういった信号が合成で保持されると、
ダウンストリームプロセスで問題となることがあります。
注記 : KEEP はモジュールまたはエンティティのポートには設定できません。特定のポートを保持する必要がある場
合は、 flatten_hierarchy = “none” に設定するか、モジュールまたはエンティティ自体に DONT_TOUCH を設定します。
注意 : KEEP をほかの属性と共に使用する場合は注意が必要です。ほかの属性が KEEP 属性と競合する場合、通常
KEEP 属性が優先されます。
例:
•
ある信号に MAX_FANOUT 属性が設定されており、この信号で駆動される信号に KEEP 属性が設定されている
場合、 KEEP 属性が設定されている信号ではファンアウト複製は実行されません。
•
RAM STYLE="block" と設定されている場合、その RAM の一部となるべきレジスタに KEEP が設定されている
と、 KEEP 属性のためにブロック RAM が推論されません。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
この属性は信号、レジスタ、ワイヤに設定できます。
°
get_nets
°
get_cells
値
•
TRUE : 信号を保持します。
•
FALSE : 信号が必要に応じて最適化されるようにします。 FALSE を使用しても、信号が無条件に削除されること
はありません。デフォルトは FALSE です。
推奨 : この属性は RTL のみで設定してください。 XDC ファイルが読み込まれる前に、保持する必要のある信号が最
適化で削除されてしまうことがあります。この属性を RTL で設定しておけば、必ず適用されます。
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第 3 章 : 主なプロパティの説明
構文
このセクションの構文例は、特定のツールまたは手法でこの制約を使用する方法を示しています。ツールまたは手法
がリストされていない場合は、そのツールまたは手法ではこの制約は使用できません。
Verilog 構文
Verilog 制約をモジュールまたはインスタンシエーションの直前に配置します。
Verilog 制約は次のように指定します。
(* KEEP = “{TRUE|FALSE|SOFT}” *)
Verilog 例
(* keep = “true” *) wire sig1;
assign sig1 = in1 & in2;
assign out1 = sig1 & in2;
VHDL 構文
VHDL 制約は次のように宣言します。
attribute keep : string;
VHDL 制約は次のように指定します。
attribute keep of signal_name : signal is “{TRUE|FALSE}”;
VHDL 例
signal sig1 : std_logic;
attribute keep : string;
attribute keep of sig1 : signal is “true”;
....
....
sig1 <= in1 and in2;
out1 <= sig1 and in3;
XDC 構文
該当なし
使用可能な段階
•
合成
関連項目
147 ページの「DONT_TOUCH」
188 ページの「KEEP_HIERARCHY」
202 ページの「MARK_DEBUG」
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186
第 3 章 : 主なプロパティの説明
KEEP_COMPATIBLE
FPGA デザインプロセス中に、デバイスをより大きいものや、別のパーツに変更する必要が出てくることがありま
す。 KEEP_COMPATIBLE プロパティでは、必要に応じてデザインのターゲットデバイスを変更することができるよ
うに、現在のデザインと互換性があるはずの 1 つまたは複数のザイリンクス FPGA パーツのリストを定義します。こ
れにより、指定したデバイス間には互換性のない IO または PACKAGE_PINS が使用されないようになり、デザイン
が現在のパーツまたは互換性のあるパーツにマップできるようになります。
KEEP_COMPATIBLE プロパティを使用すると、 I/O ピン割り当てが指定した互換性のあるデバイスのリスト間で動作
するように、デザインフローの早期段階で互換性のある代替デバイスを定義できます。 Vivado Design Suite では、全
パーツで共通ではないピンへ I/O ポートが割り当てられないようにパッケージピンに PROHIBIT プロパティが定義
されます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
current_design
値
COMPATIBLE_PART は、現在のターゲットパーツのデバイスとパッケージを組み合わせて定義されます。たとえば、
xc7k70tfbg676-2 パーツには、次のようなプロパティがあります。
NAME xc7k325tffg676-2
DEVICE xc7k325t
PACKAGE ffg676
COMPATIBLE_PARTS xc7k160tfbg676 xc7k160tffg676 xc7k325tfbg676
xc7k410tfbg676 xc7k410tffg676 xc7k70tfbg676
パーツオブジェクトの COMPATIBLE_PARTS プロパティでは、さまざまな DEVICE および PACKAGE がリストされ
ます。 SPEED は指定されません。この結果、互換性のあるパーツは次のようになります。
xc7k160tfbg676-1
xc7k160tfbg676-2
xc7k160tfbg676-2L
xc7k160tfbg676-3
xc7k160tffg676-1
xc7k160tffg676-2
xc7k160tffg676-2L
xc7k160tffg676-3
xc7k325tfbg676-1
xc7k325tfbg676-2
xc7k325tfbg676-2L
xc7k325tfbg676-3
xc7k410tfbg676-1
xc7k410tfbg676-2
xc7k410tfbg676-2L
xc7k410tfbg676-3
xc7k410tffg676-1
xc7k410tffg676-2
xc7k410tffg676-2L
Vivado プロパティリファレンス
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第 3 章 : 主なプロパティの説明
xc7k410tffg676-3
xc7k70tfbg676-1
xc7k70tfbg676-2
xc7k70tfbg676-2L
xc7k70tfbg676-3
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property KEEP_COMPATIBLE {value1 value2 valueN} [current_design]
{value1 value2 valueN} は、 PART オブジェクトに定義される、 1 つまたは複数の COMPATIBLE_PARTS になります。現
在のデザインのターゲットパーツに対する COMPATIBLE_PART は、次の Tcl コマンドを使用すると取得できます。
get_property COMPATIBLE_PARTS [get_property PART [current_design]]
XDC の構文例
set_property KEEP_COMPATIBLE {xc7k160tfbg676 xc7k410tffg676} [current_design]
使用可能な段階
•
I/O プランニング
•
配置
KEEP_HIERARCHY
KEEP_HIERARCHY は、最適化がバウンダリを越えて実行されないようにするため、ユーザー階層の保持を指示しま
す。これでフロアプラン、解析、デバッグがしやすくなりますが、最適化が抑止されるので、デザインが大きく、遅
くなってしまうことがあります。
推奨 : 悪影響が出ないようにするには、KEEP_HIERARCHY が適用されているモジュールインスタンスの出力すべて
にレジスタを付けます。この属性は、合成前に適用すると最も効果的です。
KEEP_HIERARCHY は、階層レベルが変更されないようにするためのプロパティです。 Vivado 合成では、 RTL で指定
されたのと同じ階層が保持されるようにしますが、 QoR (結果の品質) を改善するために階層がフラットにされたり、
変更されることもあります。
インスタンスに KEEP_HIERARCHY を指定すると、合成でその階層レベルは変更されません。
これが QoR に影響を与える場合があります。また、トライステート出力および I/O バッファーの制御ロジックを記述
するモジュールには使用しないでください。 KEEP_HIERARCHY は、モジュール、アーキテクチャレベル、または
インスタンスに指定できます。 RTL でのみ設定可能です。
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第 3 章 : 主なプロパティの説明
アーキテクチャサポート
すべて
適用可能なオブジェクト
•
セル (get_cells)
°
ユーザー定義のインスタンス
値
•
FALSE (デフォルト )
階層を越えて最適化されます。
•
TRUE
最適化が階層バウンダリを越えないようになり、階層が保持されます。
構文
Verilog 構文
Verilog 属性をユーザーの階層インスタンシエーションの直前に配置します。
(* KEEP_HIERARCHY = "{TRUE|FALSE}" *)
Verilog の構文例
// Preserve the hierarchy of instance CLK1_rst_sync
(* KEEP_HIERARCHY = "TRUE" *) reset_sync #(
.STAGES(5)
) CLK1_rst_sync (
.RST_IN(RST | ~LOCKED),
.CLK(clk1_100mhz),
.RST_OUT(rst_clk1)
);
モジュールの場合
(* keep_hierarchy = "yes" *) module bottom (in1, in2, in3, in4, out1, out2);
インスタンスの場合
(* keep_hierarchy = "yes" *)bottom u0 (.in1(in1), .in2(in2), .out1(temp1));
VHDL 構文
VHDL 属性は次のように宣言します。
attribute KEEP_HIERARCHY : string;
VHDL 属性は次のように指定します。
attribute KEEP_HIERACHRY of name: label is "{TRUE|FALSE}";
Vivado プロパティリファレンス
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189
第 3 章 : 主なプロパティの説明
説明 :
•
name はユーザー定義のインスタンスの名前です。
VHDL の構文例
attribute KEEP_HIERARCHY : string;
-- Preserve the hierarchy of instance CLK1_rst_sync
attribute KEEP_HIERARCHY of CLK1_rst_sync: label is "TRUE";
…
CLK1_rst_sync : reset_sync
PORT MAP (
RST_IN => RST_LOCKED,
CLK => clk1_100mhz,
RST_OUT
=> rst_clk1
);
モジュールの場合
attribute keep_hierarchy : string;
attribute keep_hierarchy of beh : architecture is "yes";
インスタンスの場合
attribute keep_hierarchy : string;
attribute keep_hierarchy of u0 : label is "yes";
XDC 構文
set_property KEEP_HIERARCHY {TRUE|FALSE} [get_cells instance_name]
説明 :
•
instance_name はレジスタインスタンスです。
XDC の構文例
# Preserve the hierarchy of instance CLK1_rst_sync
set_property KEEP_HIERARCHY TRUE [get_cells CLK1_rst_sync]
影響のある処理
•
デザインのフロアプラン
•
opt_design
•
phys_opt_design
•
synth_design
関連項目
147 ページの「DONT_TOUCH」
185 ページの「KEEP」
202 ページの「MARK_DEBUG」
Vivado プロパティリファレンス
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190
第 3 章 : 主なプロパティの説明
KEEPER
重要 : KEEPER プロパティはサポートされなくなりました。「PULLTYPE」に置き換えてください。
KEEPER は、トライステート出力または双方向ポートにウィークドライバーを適用し、駆動されていないときに値を
保持します。ポートに接続される出力ネットの値が保持されます。
たとえば、指定したポートを介してロジック 1 が駆動される場合、 KEEPER はウィークまたは抵抗 1 をそのポートま
で駆動します。その後ネットドライバーがトライステート状態になると、 KEEPER は接続されたポートを介して
ウィークまたは抵抗 1 をネットに駆動し続け、値を保持します。
入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など
) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができま
す。バッファーに接続されているポートオブジェクトに次の値のいずれかを設定して、 PULLTYPE プロパティを追
加すると、この機能を実行できます。
•
PULLUP
•
PULLDOWN
•
KEEPER
注記 : この属性が適用された場合、 RTL シミュレーション中には KEEPER 機能が表示されないので、 RTL シミュレー
ションとインプリメント済みデザイン間の機能的な差が出てくる可能性があります。この機能は、ゲートレベルのシ
ミュレーションネットリストを使用して検証できます。あるいは、このプロパティを使用する代わりに、PULLDOWN
UNISIM をインスタンシエートして、 RTL シミュレーションにこの動作を反映させます。
アーキテクチャサポート
すべて
適用可能なオブジェクト
•
ポート (get_ports): 最上位ポートに適用します。
値
•
TRUE | YES : 指定したポートに接続されたネットの値を保持するためキーパー回路を使用します。
•
FALSE | NO : キーパー回路を使用しません。デフォルトです。
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191
第 3 章 : 主なプロパティの説明
構文
Verilog 構文
Verilog 制約をポート宣言の直前に配置します。
Verilog 制約は次のように指定します。
(* KEEPER = " {YES|NO|TRUE|FALSE}" *)
VHDL 構文
VHDL 制約は次のように宣言して指定します。
attribute keeper: string;
attribute keeper of signal_name : signal is “{YES|NO|TRUE|FALSE}”;
XDC 構文
set_property KEEPER {TRUE|FALSE} [get_ports port_name]
説明 :
•
port_name は、入力、出力、入出力ポートの名前です。
XDC の構文例
# Use a keeper circuit to preserve the value on the specified port
set_property KEEPER TRUE [get_ports wbWriteOut]
影響のある処理
•
論理から物理へのマッピング
関連項目
221 ページの「PULLDOWN」
222 ページの「PULLTYPE」
224 ページの「PULLUP」
Vivado プロパティリファレンス
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192
第 3 章 : 主なプロパティの説明
LOC
LOC は、ターゲットのザイリンクス FPGA のデバイスリソースにロジックセルを配置します。
推奨 : デバイスパッケージの物理的ピンに I/O ポートを割り当てるには、 LOC ではなく PACKAGE_PIN プロパティ
を使用します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
プリミティブセルすべて
値
サイト名 (SLICE_X15Y14 または RAMB18_X6Y9 など)
構文
Verilog 構文
Verilog 属性はコンポーネントのインスタンシエーションの直前に配置します。
推論されたレジスタの SRL または LUTRAM の reg を 1 つのデバイスサイトに配置できる場合は、この Verilog 属性
はその reg 宣言前にも配置できます。
(* LOC = "site_name" *)
// Designates placed_reg to be placed in SLICE site SLICE_X0Y0
(* LOC = "SLICE_X0Y0" *) reg placed_reg;
VHDL 構文
VHDL 属性は次のように宣言します。
attribute LOC : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute LOC of instance_name : label is "site_name";
説明 :
•
instance_name はインスタンシエート済みプリミティブのインスタンス名です。
VHDL の構文例
-- Designates instantiated register instance placed_reg to be placed
-- in SLICE site SLICE_X0Y0
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第 3 章 : 主なプロパティの説明
attribute LOC of placed_reg : label is "SLICE_X0Y0";
推論済みインスタンスの場合、 VHDL 属性は次のように指定します。
attribute LOC of signal_name : signal is "site_name";
説明 :
•
signal_name は 1 つのサイトに配置可能な推論済みプリミティブの信号名です。
VHDL の構文例
-- Designates inferred register placed_reg to be placed in SLICE site SLICE_X0Y0
attribute LOC of placed_reg : signal is "SLICE_X0Y0";
XDC 構文
set_property LOC site_name [get_cells instance_name]
説明 :
•
instance_name はプリミティブインスタンスです。
XDC の構文例
# Designates placed_reg to be placed in SLICE site SLICE_X0Y0
set_property LOC SLICE_X0Y0 [get_cells placed_reg]
影響のある処理
•
デザインのフロアプラン
•
place_design
関連項目
123 ページの「BEL」
207 ページの「PACKAGE_PIN」
210 ページの「PBLOCK」
Vivado プロパティリファレンス
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194
第 3 章 : 主なプロパティの説明
LOCK_PINS
LOCK_PINS はセルプロパティで、ザイリンクス FPGA デバイスリソースの物理 LUT 入力 (A6、 A5、 A4...) への論理
LUT 入力 (I0、 I1、 I2...) のマッピングを指定します。タイミングクリティカルな LUT 入力を、最高速の A6 および A5
の物理 LUT 入力にマップするために使用するのが一般的です。
デフォルトでは、 LUT ピンは番号の大きいものから小さいものへ順番にマップされます。最大番号の論理ピンは最大
番号の物理ピンにマップされます。
•
A6LUT に配置された LUT6 のデフォルトのピンマッピングは次のようになります。
I5:A6 I4:A5 I3:A4 I2:A3 I1:A2 I0:A1
•
A5LUT に配置された LUT5 のデフォルトのピンマッピングは次のようになります。
I5:A5 I4:A4 I3:A3 I2:A2 I1:A1
•
A6LUT に配置された LUT2 のデフォルトのピンマッピングは次のようになります。
I1:A6 I0:A5
LOCK_PINS プロパティは Vivado 配線で使用されますが、タイミングを改善できるような場合でも、ロックされてい
る LUT でのピンマッピングは変更されません。 LOCK_PINS は指定配線でも重要です。指定配線により接続されて
いるピンが別のピンとスワップされる場合、指定配線はその LUT の接続と一致しなくなり、エラーになります。指
定配線ネットにより駆動される LUT セルすべてのピンは、 LOCK_PINS を使用してロックしておく必要があります。
指定配線の詳細は、『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904) [参照 20] を参照してく
ださい。
注記 : DONT_TOUCH は LOCK_PINS を暗示しません。
「phys_opt_design -critical_pin_opt」というコマンドで最適化を実行する場合、 LOCK_PINS プロパティが
設定されているセルは最適化されず、 LOCK_PINS
で指定されているピン
マッピングは保持されます。
phys_opt_design コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を
参照してください。
LOCK_PINS プロパティがセルから削除されると、ピンマッピングは消去され、ピンを自由にスワップできるように
なります。しかし、現行のピン割り当てはすぐに変更にはなりません。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
LUT セル (get_cells)
値
•
LOCK_PINS {I0:A6 I1:A5} : 1 つまたは複数のピンマッピングペア。論理ピンと物理ピンのペアを使用して、
LUT 論理ピンが LUT 物理ピンに割り当てられます。
°
LOCK_PINS の値にはピンマッピングを順不同にリストでき、 HDL の場合はカンマで、 XDC の場合はホワ
イトスペースで区切ります。
°
インスタンスピンの範囲は LUT1 の場合は I0、 LUT6 の場合は I0 から I5 までになります。物理ピンの範囲
は、 LUT6 の場合は A6 (最速) から A1 まで、 LUT5 の場合は A5 (最速) から A1 までになります。
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195
第 3 章 : 主なプロパティの説明
ヒント : ISE でサポートされている ALL の値、または ALL を暗示する値なしは、 Vivado Design Suite ではサポートさ
れていません。すべてのピンをロックするには、各ピンを明示的に指定する必要があります。リストされていない論
理ピンは、デフォルトのマッピングで物理ピンにマップされます。
構文
Verilog 構文
LOCK_PINS の値は Verilog 属性として、インスタンシエートされた LUT セル (LUT6、 LUT5 など) に配置して割り当
てることができます。
次の例は、 LOCK_PINS を使用して、 I1 を A5 に、 I2 を A6 にピンマップし、 LUT_inst_0 という LUT セルに配置して
います。
(* LOCK_PINS = "I1:A5, I2:A6" *) LUT6 #(.INIT(64'h1) ) LUT_inst_0 (...
Verilog 例
module top (
i0,
i1,
i2,
i3,
i4,
i5,
o0);
input i0;
input i1;
input i2;
input i3;
input i4;
input i5;
output o0;
(* LOCK_PINS = "I1:A5,I2:A6" *)
LUT6 #(
.INIT(64'h0000000000000001))
LUT_inst_0
(.I0(i0),
.I1(i1),
.I2(i2),
.I3(i3),
.I4(i4),
.I5(i5),
.O(o0));
endmodule
VHDL 構文
LOCK_PINS の値は VHDL 属性として、インスタンシエートされた LUT セル (LUT6、 LUT5 など) に配置して割り当
てることができます。
次の例は、 LOCK_PINS を使用して、 I1 を A5 に、 I2 を A6 にピンマップし、 LUT_inst_0 という LUT セルに配置して
います。
attribute LOCK_PINS : string;
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196
第 3 章 : 主なプロパティの説明
attribute LOCK_PINS of LUT_inst_0 : label is "I1:A5, I2:A6";
...
VHDL の例
entity top is port (
i0, i1, i2, i3, i4, i5 : in std_logic;
o0 : out std_logic
);
end entity top;
architecture struct of top is
attribute lock_pins : string;
attribute lock_pins of LUT_inst_0 : label is "I1:A5, I2:A6";
begin
LUT_inst_0 : LUT6 generic map (
INIT => "1"
) port map (
I0 => i0,
I1 => i1,
I2 => i2,
I3 => i3,
I4 => i4,
I5 => i5,
O => o0
);
end architecture struct;
XDC 構文
Vivado Design Suite で set_property という Tcl コマンドを使用し、LUT セルに LOCK_PINS プロパティを設定できます。
set_property LOCK_PINS {pin pairs} [get_cells instance_name]
説明 :
•
instance_name には LUT セルが 1 つまたは複数入ります。
重要 : XDC の場合は Tcl リスト構文に合わせるため、ピンペアをホワイトスペースで区切る必要がありますが、HDL
構文の場合はカンマで値を区切る必要があります。
XDC の構文例
% set myLUT2 [get_cells u0/u1/i_365]
% set_property LOCK_PINS {I0:A5 I1:A6} $myLUT2
% get_property LOCK_PINS $myLUT2
I0:A5 I1:A6
% reset_property LOCK_PINS $myLUT2
% set myLUT6 [get_cells u0/u1/i_768]
% set_property LOCK_PINS I0:A6 ; # mapping of I1 through I5 are dont-cares
影響のある処理
•
phys_opt_design
Vivado プロパティリファレンス
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197
第 3 章 : 主なプロパティの説明
•
route_design
関連項目
123 ページの「BEL」
147 ページの「DONT_TOUCH」
193 ページの「LOC」
LUTNM
LUTNM を使用すると、互換性のある入力を持つ 2 つの LUT5、 SRL16 または LUTRAM コンポーネントが同じ LUT6
サイトに配置されます。 LUTNM はペアで指定する必要があり、どちらも同じグループ名で互換性のあるインスタン
スタイプである必要があります。
HLUTNM と LUTNM の相違点
ヒント : HLUTNM と LUTNM の目的は類似しているので、同じ階層で使用される場合はそれぞれ異なる値を設定す
る必要があります。 LUTNM と HLUTNM の値が同じ LUT は Vivado の配線プログラムでまとめられるか、または値
に関して警告メッセージが表示されます。
•
異なる階層にある場合も含め、デザインのどこかに存在する
LUTNM を使用します。
•
階層モジュールのインスタンスが複数デザインに含まれる場合は、 HLUTNM を使用して、その階層モジュール
の LUT コンポーネントをまとめます。
°
2 つの LUT
コンポーネントをまとめるには、
HLUTNM は各階層に 1 つしか使用できません。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
°
LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5)
°
SRL (SRL16E)
°
LUTRAM (RAM32X1S)
値
グループ名
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198
第 3 章 : 主なプロパティの説明
構文
Verilog 構文
Verilog 属性は LUT のインスタンシエーション直前に配置します。 Verilog 属性は、同じ論理階層のペアで使用する必
要があります。
(* LUTNM = "group_name" *)
Verilog の構文例
// Designates state0_inst to be placed in same LUT6 as state1_inst
// LUT5: 5-input Look-Up Table with general output (Mapped to a LUT6)
(* LUTNM = "LUT_group1" *) LUT5 #(
.INIT(32'ha2a2aea2) // Specify LUT Contents
) state0_inst (
.O(state_out[0]), // LUT general outpu
.I0(state_in[0]), // LUT input
.I1(state_in[1]), // LUT input
.I2(state_in[2]), // LUT input
.I3(state_in[3]), // LUT input
.I4(state_in[4]) // LUT input
);
// End of state0_inst instantiation
// LUT5: 5-input Look-Up Table with general output (Mapped to a LUT6)
//
Virtex-7
// Xilinx HDL Language Template, version 2014.1
(* LUTNM = "LUT_group1" *) LUT5 #(
.INIT(32'h00330073) // Specify LUT Contents
) state1_inst (
.O(state_out[1]), // LUT general output
.I0(state_in[0]), // LUT input
.I1(state_in[1]), // LUT input
.I2(state_in[2]), // LUT input
.I3(state_in[3]), // LUT input
.I4(state_in[4]) // LUT input
);
// End of state1_inst instantiation
VHDL 構文
VHDL 属性は次のように宣言します。
attribute LUTNM : string;
インスタンシエート済みインスタンスの場合は、次のように指定します。
attribute LUTNM of instance_name : label is "group_name";
説明 :
•
instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、または LUTRAM インスタンスです。
VHDL 属性は、同じ論理階層のペアで使用する必要があります。
VHDL の構文例
-- Designates state0_inst to be placed in same LUT6 as state1_inst
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199
第 3 章 : 主なプロパティの説明
attribute LUTNM : string;
attribute LUTNM of state0_inst : label is "LUT_group1";
attribute LUTNM of state1_inst : label is "LUT_group1";
begin
-- LUT5: 5-input Look-Up Table with general output (Mapped to SLICEM LUT6)
state0_inst : LUT5
generic map (
INIT => X"a2a2aea2") -- Specify LUT Contents
port map (
O => state_out(0), -- LUT general output
I0 => state_in(0), -- LUT input
I1 => state_in(1), -- LUT input
I2 => state_in(2), -- LUT input
I3 => state_in(3), -- LUT input
I4 => state_in(4)
-- LUT input
);
-- End of state0_inst instantiation
-- LUT5: 5-input Look-Up Table with general output (Mapped to SLICEM LUT6)
-Virtex-7
-- Xilinx HDL Language Template, version 2014.1
State1_inst : LUT5
generic map (
INIT => X"00330073") -- Specify LUT Contents
port map (
O => state_out(1), -- LUT general output
I0 => state_in(0), -- LUT input
I1 => state_in(1), -- LUT input
I2 => state_in(2), -- LUT input
I3 => state_in(3), -- LUT input
I4 => state_in(4)
-- LUT input
);
-- End of state1_inst instantiation
XDC 構文
set_property LUTNM group_name [get_cells instance_name]
説明 :
•
instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、または LUTRAM インスタンスです。
XDC の構文例
# Designates state0_inst LUT5 to be placed in same LUT6 as state1_inst
set_property LUTNM LUT_group1 [get_cells U1/state0_inst]
set_property LUTNM LUT_group1 [get_cells U2/state1_inst]
影響のある処理
•
place_design
関連項目
「HLUTNM」
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200
第 3 章 : 主なプロパティの説明
LVDS_PRE_EMPHASIS
UltraScale では、伝送ラインで高周波ロスが発生する高周波信号のシグナルインテグリティを改善するため、
LVDS_PRE_EMPHASIS プロパティが使用されます。
ある I/O 規格をインプリメントするドライバーでの伝送ラインロスを補うため、 LVDS トランスミッターのプリエン
ファシスは信号遷移で電圧をブーストします。DDR4 HP I/O バンクおよび LVDS TX HP/HR I/O バンクのプリエンファ
シスは、シンボル間の干渉を低減し、伝送ラインロスの影響を最低限に抑えるために使用できます。
ヒント : 全体的なシグナルインテグリティを向上させるため、トランスミッターでのプリエンファシスは、レシー
バーでの「EQUALIZATION」と組み合わせることができます。
トランスミッターのプリエンファシスは、レシーバー側でのシグナルインテグリティにも重要です。プリエンファシ
スは信号エッジレートを高め、それは周辺信号のクロストークも高めます。
プリエンファシスの影響は伝送ライン特性に依存しているため、影響が最小限のものであることを確認するにはシ
ミュレーションが必要です。信号をオーバーエンファシスすると、信号の質は改善されるよりむしろ悪化する可能性
があります。
LVDS_PRE_EMPHASIS=TRUE および LVDS_PRE_EMPHASIS=FALSE を使用すると、 2 つの異なる I/O 規格になり、 1
つの I/O バンクに配置できなくなり、 report_drc 中に次の配置デザインルール違反になる可能性があります。
ERROR : [DRC 23-20] Rule violation (DIFFSTDLIMIT-1) Too many true differential output
standards in bank.
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
ポート (get_ports)
値
•
TRUE : 差動入力および双方向バッファーのプリエンファシスをイネーブルにし、 LVDS I/O をインプリメントし
ます。 TRUE に設定する場合は、 TX_BITSLICE の ENABLE_PRE_EMPHASIS プロパティも TRUE に設定する必
要があります。
•
FALSE : プリエンファシスをイネーブルにしません(デフォルト )。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
XDC ファイルでは LVDS_PRE_EMPHASIS 属性を次のような構文で使用します。
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201
第 3 章 : 主なプロパティの説明
set_property LVDS_PRE_EMPHASIS <TRUE|FALSE> [get_ports port_name]
説明 :
•
set_property LVDS_PRE_EMPHASIS は、トランスミッターでプリエンファシスをイネーブルにします。
•
port_name は差動バッファーに接続される出力ポートまたは双方向ポートです。
関連項目 153 ページの「EQUALIZATION」
218 ページの「PRE_EMPHASIS」
MARK_DEBUG
ハードウェアデバッグ用に、ネットを合成中に保持するようにするには、 MARK_DEBUG を使用します。最適化に
より、指定信号の名前が削除されてしまったり、変更されたりする可能性を防ぐことができます。 MARK_DEBUG が
設定されている信号の値は、ハードウェアデバッグ中に簡単に監視できます。
重要 : MARK_DEBUG を使用すると、最適化に影響が出るので、エリアが増加したり、パフォーマンスが落ちたりす
ることがあります。 MARK_DEBUG は、特に、デザインのタイミングクリティカルなエリアには慎重に使用してく
ださい。また、デザインの同期ポイントにのみ適用して、タイミングクロージャーの影響およびエリアと消費電力の
増加を抑えるようにしてください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ネット (get_nets)
°
内部配列にアクセス可能なネットすべて
注記 : 一部のネットには専用コネクティビティなどがあり、デバッグのときに表示されなくなるようなもの
があります。
値
•
TRUE : デバッグ中に使用する信号を保持します。
•
FALSE : 信号を保持しません。 (デフォルト )。
構文
Verilog 構文
この属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します。
(* MARK_DEBUG = "{TRUE|FALSE}" *)
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202
第 3 章 : 主なプロパティの説明
Verilog の構文例
// Marks an internal wire for debug in Vivado hardware manager
(* MARK_DEBUG = "TRUE" *) wire debug_wire,
VHDL 構文
この属性を設定するには、適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します。
VHDL 属性は次のように宣言します。
attribute MARK_DEBUG : string;
VHDL 属性は次のように指定します。
attribute MARK_DEBUG of signal_name : signal is “{TRUE|FALSE}”;
説明 :
•
signal_name は内部信号です。
VHDL の構文例
signal debug_wire : std_logic;
attribute MARK_DEBUG : string;
-- Marks an internal wire for debug in Vivado hardware manager
attribute MARK_DEBUG of debug_wire : signal is “TRUE”;
XDC 構文
set_property MARK_DEBUG value [get_nets <net_name>]
説明 : <net_name> は信号名です。
XDC の構文例
# Marks an internal wire for debug
set_property MARK_DEBUG TRUE [get_nets debug_wire]
影響のある処理
•
synth_design
•
opt_design
•
place_design
•
Vivado ハードウェアマネージャー
関連項目
147 ページの「DONT_TOUCH」
185 ページの「KEEP」
188 ページの「KEEP_HIERARCHY」
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203
第 3 章 : 主なプロパティの説明
MAX_FANOUT
MAX_FANOUT は、レジスタおよび信号のファンアウトの制限を設定します。整数値を指定します。
MAX_FANOUT は、合成のグローバルオプション -fanout_limit のデフォルト値よりも優先されます。デザイン全体の
デフォルト値は、 [Project Settings] ダイアログボックスの [Synthesis] ページまたは synth_design コマンドの
-fanout_limit オプションを使用して設定します。
重要 : MAX_FANOUT 属性は強制的に適用されますが、 -fanout_limit はガイドラインとして使用され、強制されませ
ん。ファンアウトを厳密に制御する必要がある場合は、 MAX_FANOUT を使用してください。また、 -fanout_limit オ
プションとは異なり、 MAX_FANOUT は制御信号にも適用されます。 -fanout_limit オプションは制御信号 (セット、リ
セット、クロックイネーブルなど) には適用されないので、これらの信号を複製する必要がある場合は MAX_FANOUT
を使用してください。
この属性は、レジスタおよび組み合わせ信号にのみ使用できます。ファンアウトの制限に従うため、レジスタまたは
組み合わせ信号を駆動する信号が複製されます。この属性は RTL または XDC で設定できます。
アーキテクチャ
すべてのデバイス
適用可能エレメント
•
レジスタおよび組み合わせ信号
値
•
整数値 : 信号を分配するために、ドライバーを複製する回数の最大値を指定します。
構文
Verilog 構文
信号
(* max_fanout = 50 *) reg sig1;
VHDL 構文 signal sig1 : std_logic;
attribute max_fanout : integer;
attribute max_fanout of sig1: signal is 50;
XDC 構文
set_property MAX_FANOUT <number> [get_nets -hier <net_name>]
Vivado プロパティリファレンス
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204
第 3 章 : 主なプロパティの説明
影響のある処理
•
合成
ODT
ODT (On-Die Termination) プロパティは、サポートされている I/O 規格の DCI (digitally controlled impedance) および非
DCI バージョンの両方に対し、 ODT の値を定義するのに使用します。外部抵抗ではなく ODT を使用する利点は、レ
シーバー側のスタブを完全に除去することでシグナルインテグリティが改善される点です。
ODT は、 HSTL、 SSTL、 POD、および HSUL 規格の入力で分割終端またはシングル終端をサポートしています。 I/O
バンクの VCCO は、予期どおりの動作を得るため、 ODT 属性に合わせた電圧レベルに接続しておく必要があります。
特定 I/O 規格に必要な VCCO レベルに関しては、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』
(UG571) [参照 8] を参照してください。
パラレル終端をサポートする I/O 規格の場合は、 DCI は VCCO /2 の電圧レベルのテブナン等価抵抗または分割終端抵
抗を作成します。 POD および HSUL 規格の場合は、 DCI は VCCO 電圧レベルのシングル終端をサポートしています。
終端抵抗の正確な値は ODT の値によって決まります。分割抵抗の DCI に使用可能な ODT 値は、 RTT_40、 RTT_48、
RTT_60、 RTT_NONE です。
注記 : DCI はハイパフォーマンス (HP) I/O バンクでのみ使用可能です。ハイレンジ (HR) I/O バンクでは DCI はサポー
トされていません。
HR および HP の I/O バンクの両方に、オプションのキャリブレーションなしのオンチップ分割終端機能があり、これ
は、 HSTL および SSTL 規格に対し、ターゲット抵抗値の 2 倍の抵抗を付加する 2 つの内部抵抗器を使用してテブナ
ン等価回路を作成します。 POD および HSUL の I/O 規格の場合は、キャリブレーションなしのオンチップシングル
終端機能があります。終端は常に入力にあり、また出力バッファーがトライステートになっている場合は双方向ポー
トにあります。
DCI ベースの I/O 規格を使用することにより、デザインで DCI またはキャリブレートなしの終端のどちらが使用され
るかが決まります。 DCI とキャリブレートなしの両方の I/O 規格で、終端抵抗の値は ODT 属性によって決まります。
しかし、キャリブレートなしのオプションと DCI との重要な違いは、 DCI の場合は、 VRN および VRP ピンでの外部
基準抵抗にキャリブレートするのですが、キャリブレートなしの入力終端機能の場合は、温度、プロセス、電圧の変
動を補正するためのキャリブレーションルーチンのない、ODT 属性によって決定される内部抵抗を使用する点です。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
ポート (get_ports)
°
入力および双方向バッファーに接続されているもの
値
•
RTT_40
•
RTT_48
•
RTT_60
•
RTT_120
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205
第 3 章 : 主なプロパティの説明
•
RTT_240
•
RTT_NONE
注記 : 使用可能な I/O 規格およびコンフィギュレーションすべてに対し、すべての値が使用できるわけではあり
ません。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
XDC ファイルでは ODT 属性を次のような構文で使用します。
set_property ODT <VALUE> [get_ports port_name]
説明 :
•
set_property ODT は ODT をイネーブルにします。
•
<Value> には指定の IOSTANDARD に対しサポートされている ODT 値の 1 つが入ります。
•
port_name は差動バッファーに接続される入力ポートまたは双方向ポートです。
関連項目
180 ページの「IOSTANDARD」
OFFSET_CNTRL
レシーバーオフセット制御である OFFSET_CNTRL は、プロセス変動を補正するため、 UltraScale デバイスで一部の
I/O 規格に対し使用できます。 OFFSET_CNTRL はハイパフォーマンス (HP) I/O にのみ割り当てることができます。
I/O 規格のサブセットの場合、 HP I/O バンクで、 ±35 mV までのプロセス変動が原因で発生する入力バッファーのオフ
セットをキャンセルするオプションが UltraScale アーキテクチャにはあります。
この機能は入力および双方向バッファープリミティブに対し使用できます。
オフセットキャリブレーションでは、ユーザーのインターコネクトロジックデザインに制御ロジックを構築するこ
とが求められます。詳細は、『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571) [参照 8] を参照
してください。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
ポート (get_ports)
°
最上位ポート
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第 3 章 : 主なプロパティの説明
値
OFFSET_CNTRL 属性に使用できる値は次のとおりです。
•
CNTRL_NONE (デフォルト ) - オフセットキャンセルをイネーブルにしません。
•
FABRIC - 任意の I/O バンクでオフセットキャンセルを実行します。
重要 : オフセットキャンセルを実行するには、デバイスにオフセット制御回路が必要です。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
XDC ファイルでは OFFSET_CNTRL 属性を次のような構文で使用します。
set_property OFFSET_CNTRL value [get_ports port_name]
説明 :
•
set_property OFFSET_CNTRL はオフセットキャンセル機能をイネーブルにします。
•
<Value> には有効な OFFSET_CNTRL 値のいずれかが入ります。
•
port_name は接続されている入力または双方向ポートです。
影響のある処理
•
配置
•
配線
PACKAGE_PIN
PACKAGE_PIN では、デバイスの物理的なパッケージピンへの論理デザインの最上位ポートの割り当てまたは配置を
定義ます。
推奨 : デバイスパッケージの物理的ピンに I/O ポートを割り当てるには、 LOC ではなく PACKAGE_PIN プロパティ
を使用します。ターゲットザイリンクス FPGA のデバイスリソースにロジックセルを割り当てるには、 LOC プロパ
ティを使用します。
アーキテクチャサポート
すべてのアーキテクチャ
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第 3 章 : 主なプロパティの説明
適用可能なオブジェクト
•
ポート (get_ports)
°
最上位ポート
値
パッケージピン名
構文
Verilog 構文
Verilog 属性をポート宣言の直前に配置します。
(* PACKAGE_PIN = "pin_name" *)
Verilog の構文例
// Designates port CLK to be placed on pin B26
(* PACKAGE_PIN = "B26" *) input CLK;
VHDL 構文
VHDL 属性は次のように宣言します。
attribute PACKAGE_PIN : string;
VHDL 属性は次のように指定します。
attribute PACKAGE_PIN of port_name : signal is "pin_name";
VHDL の構文例
-- Designates CLK to be placed on pin B26
attribute PACKAGE_PIN of CLK : signal is "B26";
XDC 構文
set_property PACKAGE_PIN pin_name [get_ports port_name]
XDC の構文例
# Designates CLK to be placed on pin B26
set_property PACKAGE_PIN B26 [get_ports CLK]
影響のある処理
•
ピンプランニング
•
place_design
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第 3 章 : 主なプロパティの説明
関連項目
193 ページの「LOC」
PATH_MODE
PATH_MODE は、ファイルを検索する際、またはパスベースの制約またはプロパティを読み出す際に、 Vivado Design
Suite でパスがどのように処理されるかを決定するプロパティです。
プロジェクトのすべてのファイル、およびファイルとディレクトリを参照するほとんどのプロパティに対して、ファ
イルまたはディレクトリへの相対パスと絶対パスの両方を Vivdado Design Suite は保存および維持しようとします。プ
ロジェクトを開くと、そのファイルおよびディレクトリの検索に、これらのパスが使用されます。デフォルトでは、
Vivado Design Suite はこれらのパスの検索に [RelativeFirst] が使用されるので、最初に相対パスが、その後に絶対パス
が検索されます。 PATH_MODE プロパティを使用すると、 Vivado ツールでの指定したオブジェクトのファイルパス
またはプロパティの処理方法を変更できます。
ヒント : 一部のパスでは、特に Windows でパスのドライブが異なる場合、 Vivado では相対パスが維持できません。こ
れらの場合、絶対パスのみが保存されます。
[RelativeFirst] または [AbsoluteFirst] 設定が使用されると、オブジェクトの検索に代替パスまたは 2 つ目のパスを使用
する必要がある場合、 Vivado ツールで警告が表示されます。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
•
ソースファイル (get_files)
値
•
RelativeFirst : プロジェクトまでの相対パスを使用してファイルを検索します。このパスを使用してファイルを
検索できない場合は、絶対パスを使用します。これがデフォルト値で、ほとんどの場合に適しています。
•
AbsoluteFirst : 絶対パスを使用してファイルを検索します。ファイルを検索できない場合は、相対パスを使用し
ます。 AbsoluteFirst または AbsoluteOnly は、ファイルが決まったリポジトリに保存されている場合 (たとえば、デ
ザイングループまたは会社全体で使用される標準ファイル) や IP のライブラリに向いています。
•
RelativeOnly : 相対パスのみを使用してファイルを検索します。ファイルを検索できない場合は、それを示すメッ
セージが表示され、ファイルが存在しないものとして処理されます。 RelativeOnly または AbsoluteOnly 設定は、
同じファイル名のファイルが複数あり、正しいファイルを必ず見つけ出す必要のある場合に向いています。
•
AbsoluteOnly : 絶対パスのみを使用してファイルを検索します。ファイルを検索できない場合は、それを示すメッ
セージが表示され、ファイルが存在しないものとして処理されます。
構文
Verilog および VHDL 構文
該当なし
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第 3 章 : 主なプロパティの説明
XDC 構文
set_property PATH_MODE AbsoluteFirst [get_files *IP/*]
影響のある処理
•
プロジェクト管理およびファイルの位置
PBLOCK
PBLOCK は Vivado Design Suite で Pblock に割り当てられるセルに設定する読み出し専用のプロパティです。
Pblock とはセルの集合体で、 1 つまたは複数の長方形のエリア/領域を指し、このエリアで Pblock に含められるデバ
イスリソースを指定します。 Pblock は、関連ロジックをグループにまとめて、ターゲットデバイスのある領域にそ
れを割り当てるため、フロアプランニング中に使用されます。デザインのフロアプランニングでの Pblock の使用につ
いては、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 22] を参
照してください。
Pblock は create_pblock Tcl コマンドを使用して作成し、 add_cells_to_pblock コマンドを使用してセルに追
加します。次のコードで Pblock を定義します。
create_pblock Pblock_usbEngine
add_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list
usbEngine1]]
resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}
resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}
1 行目は Pblock を作成し、それに名前を指定します。
2 行目は Pblock にロジックセルを割り当てます。この場合、指定の階層モジュールにあるセルがすべて Pblock に割
り当てられます。特定の Pblock に割り当てられたセルには PBLOCK プロパティが割り当てられます。
後続のコマンド resize_pblock は、 Pblock 内に含まれるデバイスリソースの範囲を指定して、 Pblock のサイズを
定義します。 Pblock には、 SLICE/CLB、 DSP48、 RAMB18、 RAMB36 という 4 つのデバイスリソースタイプのグリッ
ドに分かれています。これらのタイプに当てはまらないロジックは、デバイスの任意位置に配置することができます。
特定の階層レベルにブロック RAM のみを制約するには、それ以外の Pblock グリッドをディスエーブルにします (ま
たは単に定義しない)。
上記の Tcl コマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13] を参照して
ください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
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第 3 章 : 主なプロパティの説明
値
•
<NAME> : セルが割り当てられる Pblock の名前です。この Pblock 名は、 create_pblock コマンドで Pblock を
作成するときに定義します。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
Pblock は次の Tcl コマンドを使用して、 XDC ファイルあるいは直接デザインで定義することができます。
create_pblock <pblock_name>
XDC の例
次のコードで Pblock を定義します。
create_pblock Pblock_usbEngine
add_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list
usbEngine1]]
resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}
resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}
影響のある処理
•
デザインのフロアプラン
•
place_design
関連項目
123 ページの「BEL」
138 ページの「CONTAIN_ROUTING」
193 ページの「LOC」
154 ページの「EXCLUDE_PLACEMENT」
POST_CRC
POST_CRC は、コンフィギュレーションロジックの巡回冗長検査 (CRC) というエラー検出機能のオン/オフを設定し、
コンフィギュレーションメモリへの変更があれば通知されるようにします。
POST_CRC プロパティをイネーブルにすると、ビットストリームにあらかじめ計算された CRC 値が生成されます。
コンフィギュレーションデータフレームが読み込まれると、デバイスはコンフィギュレーションデータパケットか
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211
第 3 章 : 主なプロパティの説明
ら CRC 値を計算します。コンフィギュレーションデータフレームの読み込みが終了すると、コンフィギュレーショ
ンビットストリームはデバイスに対し Check CRC 命令を出力し、それに続いてあらかじめ計算された CRC 値が出力
されます。デバイスにより計算された CRC 値がビットストリームの期待 CRC 値に一致しないと、デバイスは INIT_B
を Low にし、コンフィギュレーションを中止します。詳細は、『7 シリーズ FPGA コンフィギュレーションユーザー
ガイド』 (UG470) [参照 1] または『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570) [参
照 7] を参照してください。
CRC がディスエーブルの場合、 CRC 値の代わりに定数値がビットストリームに挿入され、デバイスで CRC 値は算出
されません。
アーキテクチャサポート
すべてのデバイス適用可能なオブジェクト
•
デザイン (current_design)
°
現在のインプリメント済みのデザイン
値
•
DISABLE : Post CRC チェック機能をディスエーブルにします (デフォルト )。
•
ENABLE : Post CRC チェック機能をイエーブルにします。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property POST_CRC ENABLE | DISABLE [current_design]
XDC の構文例
set_property POST_CRC Enable [current_design]
影響のある処理
•
write_bitstream
•
launch_runs
関連項目
213 ページの「POST_CRC_ACTION」
214 ページの「POST_CRC_FREQ」
215 ページの「POST_CRC_INIT_FLAG」
Vivado プロパティリファレンス
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212
第 3 章 : 主なプロパティの説明
216 ページの「POST_CRC_SOURCE」
POST_CRC_ACTION POST_CRC_ACTION はコンフィギュレーションロジック CRC エラー検出モードに使用されます。このプロパティ
は、 CRC の不一致が検出されたときのデバイスの対処方法を決めるもので、その対処方法には、エラー訂正、操作実
行、コンフィギュレーション停止があります。
リードバック中、シンドロームビットは毎フレーム計算されます。シングルビットエラーが検出されると、リード
バックはすぐに中止されます。 POST_CRC_ACTION プロパティにより訂正が行われる場合、リードバック CRC ロ
ジックがシングルビットエラーの訂正を実行します。エラーが出ているフレームは再度リードバックされ、シンド
ロームの情報を使用して、エラーになっているビットは修正されてフレームに書き戻されます。 POST_CRC_ACTION
が Correct_And_Continue に設定されている場合は、リードバックロジックが最初のアドレスから再開始します。
Correct_And_Halt に設定されている場合は、リードバックロジックは訂正後に停止します。詳細は、『7 シリーズ FPGA
コンフィギュレーションユーザーガイド』 (UG470) [参照 1] または『UltraScale アーキテクチャコンフィギュレー
ションユーザーガイド』 (UG570) [参照 7] を参照してください。
「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
•
デザイン (current_design)
°
現在のインプリメント済みのデザイン
値
•
HALT : CRC の不一致が検出されると、ビットストリームのリードバック、比較 CRC の計算、そしてあらかじめ
計算された CRC との比較が中止になります。
•
CONTINUE : CRC の比較により CRC の不一致が検出されると、ビットストリームのリードバック、比較 CRC の
計算、あらかじめ計算された CRC との比較は続行します。
•
CORRECT_AND_CONTINUE : CRC の比較により CRC の不一致が検出されると、それは訂正され、ビットスト
リームのリードバック、比較 CRC の計算、あらかじめ計算された CRC との比較は続行します。
•
CORRECT_AND_HALT : CRC の不一致が検出されると、それは訂正され、ビットストリームのリードバック、
比較 CRC の計算、あらかじめ計算された CRC との比較は中止になります。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property POST_CRC_ACTION <VALUE> [current_design]
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213
第 3 章 : 主なプロパティの説明
説明 :
•
<VALUE> には POST_CRC_ACTION プロパティで使用可能な値の 1 つが入ります。
XDC の構文例
set_property POST_CRC_ACTION correct_and_continue [current_design]
影響のある処理
•
write_bitstream
•
launch_runs
関連項目
211 ページの「POST_CRC」
214 ページの「POST_CRC_FREQ」
215 ページの「POST_CRC_INIT_FLAG」
216 ページの「POST_CRC_SOURCE」
POST_CRC_FREQ
POST_CRC_FREQ は、現在のデザインに対し、コンフィギュレーション CRC チェックが実行される周波数を設定し
ます。
「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。 POST_CRC プロパティをイ
ネーブルにすると、ビットストリームの予め計算されている値と、コンフィギュレーションメモリセルをリードバッ
クすることで計算される内部 CRC 値を周期的に比較できるようになります。
POST_CRC_FREQ は、リードバックの周波数を MHz で定義し、デフォルト値は 1MHz です。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
•
デザイン (current_design)
°
現在のインプリメント済みのデザイン
値
•
MHz で周波数を定数で指定します。使用できる値は次のとおりです。
°
1 2 3 4 6 7 8 10 12 13 16 17 22 25 26 27 33 40 44 50 66 100
°
デフォルト = 1 MHz
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214
第 3 章 : 主なプロパティの説明
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property POST_CRC_FREQ <VALUE> [current_design]
説明 :
•
<VALUE> には POST_CRC_FREQ プロパティで使用可能な値の 1 つが入ります。
XDC の構文例
set_property POST_CRC_FREQ 50 [current_design]
影響のある処理
•
write_bitstream
•
launch_runs
関連項目
211 ページの「POST_CRC」
213 ページの「POST_CRC_ACTION」
215 ページの「POST_CRC_INIT_FLAG」
216 ページの「POST_CRC_SOURCE」
POST_CRC_INIT_FLAG
POST_CRC_INIT_FLAG は、SEU (Single Event Upset) エラー信号の出力として INIT_B ピンをイネーブルにするかどう
かを決定します。
エラーコンディションは常に FRAME_ECC サイトから出力されます。しかし、 POST_CRC_INIT_FLAG がイネーブ
ルになっている場合 (デフォルト )、 CRC エラーが発生すると INIT_B ピンもそれをフラグします。
「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
•
デザイン (current_design)
Vivado プロパティリファレンス
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第 3 章 : 主なプロパティの説明
°
現在のインプリメント済みのデザイン
値
•
DISABLE : INIT_B ピンを使用せず、 FRAME_ECC サイトが CRC エラー信号のソースになります。
•
ENABLE : INIT_B ピンはイネーブルになり、これが CRC エラー信号のソースになります。これがデフォルト設
定です。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property POST_CRC_INIT_FLAG ENABLE | DISABLE [curent_design]
XDC の構文例
set_property POST_CRC_INIT_FLAG Enable [current_design]
影響のある処理
•
write_bitstream
•
launch_runs
関連項目
211 ページの「POST_CRC」
213 ページの「POST_CRC_ACTION」
214 ページの「POST_CRC_FREQ」
216 ページの「POST_CRC_SOURCE」
POST_CRC_SOURCE
POST_CRC_SOURCE は、コンフィギュレーションメモリへの変更通知用にコンフィギュレーションロジック CRC
のエラー検出機能が使用されるときの、 CRC 値のソースを指定します。
「POST_CRC」が ENABLE に設定されている場合にのみこのプロパティは使用できます。
POST_CRC プロパティをイネーブルにすると、ビットストリームにあらかじめ計算された CRC 値が生成されます。
コンフィギュレーションデータフレームが読み込まれると、デバイスはコンフィギュレーションデータパケットか
ら CRC 値を計算します。 POST_CRC_SOURCE プロパティは、期待 CRC 値が予め計算された値からくるものなのか、
または最初のリードバックのコンフィギュレーションデータから得られるものなのかを定義します。
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第 3 章 : 主なプロパティの説明
アーキテクチャサポート
7 シリーズ FPGA
適用可能なオブジェクト
•
デザイン (current_design)
°
現在のインプリメント済みのデザイン
値
•
PRE_COMPUTED : ビットストリームから期待 CRC 値を決定します。これがデフォルト設定です。
•
FIRST_READBACK : この後繰り返されるリードバックでの比較用に、最初のリードバックから実際の CRC 値を
取得します。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property POST_CRC_SOURCE FIRST_READBACK | PRE_COMPUTED [current_design]
XDC の構文例
set_property POST_CRC_SOURCE PRE_COMPUTED [current_design]
影響のある処理
•
write_bitstream
•
launch_runs
関連項目
211 ページの「POST_CRC」
213 ページの「POST_CRC_ACTION」
214 ページの「POST_CRC_FREQ」
215 ページの「POST_CRC_INIT_FLAG」
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第 3 章 : 主なプロパティの説明
PRE_EMPHASIS
伝送ラインで高周波ロスが発生する高周波信号のシグナルインテグリティを改善するため、 PRE_EMPHASIS プロパ
ティが使用されます。トランスミッタープリエンファシス (PRE_EMPHASIS) 機能により、ある I/O 規格の信号ドラ
イバーにプリエンファシスを使用できるようになります。
ヒント : 全体的なシグナルインテグリティを向上させるため、トランスミッターでのプリエンファシスは、レシー
バーでの「EQUALIZATION」と組み合わせることができます。
理想的な信号は、周波数のシンボル間隔内でロジック遷移を実行します。しかしロスの多い伝送ラインではシンボル
間隔が長くなる可能性があります。伝送ラインロスを踏まえ、プリエンファシスは遷移で電圧ゲインを提供します。
周波数ドメインでは、プリエンファシスによりデータストリームの各遷移で高周波が引き上げられます。
プリエンファシスの選択は、レシーバー側でのシグナルインテグリティにも重要です。プリエンファシスは信号エッ
ジレートを高め、それは周辺信号のクロストークも高めます。
プリエンファシスのクロストークおよび信号不連続性の影響は伝送ライン特性に依存しているため、影響が最小限の
ものであることを確認するにはシミュレーションが必要です。信号をオーバーエンファシスすると、信号の質は改善
されるよりむしろ悪化する可能性があります。
アーキテクチャサポート
UltraScale
適用可能なオブジェクト
•
ポート (get_ports)
値
PRE_EMPHASIS 属性に使用できる値は次のとおりです。
•
RDRV_240 : プリエンファシスをイネーブルにします。イネーブルにする場合は、 TX_BITSLICE の
ENABLE_PRE_EMPHASIS プロパティも TRUE に設定する必要があります。
•
RDRV_NONE : トランスミッターのプリエンファシスをイネーブルにしません(デフォルト )。
構文
Verilog および VHDL 構文
該当なし
XDC 構文
XDC ファイルでは PRE_EMPHASIS 属性を次のような構文で使用します。
set_property PRE_EMPHASIS value [get_ports port_name]
説明 :
•
set_property PRE_EMPHASIS は、トランスミッターでプリエンファシスをイネーブルにします。
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第 3 章 : 主なプロパティの説明
•
port_name は差動バッファーに接続される出力ポートまたは双方向ポートです。
関連項目 153 ページの「EQUALIZATION」
201 ページの「LVDS_PRE_EMPHASIS」
PROCESSING_ORDER
PROCESSING_ORDER プロパティは、 Vivado Design Suite で XDC ファイルが処理される順序を設定します。
PROCESSING_ORDER に指定できる値は、 EARLY、 NORMAL、 LATE のいずれかです。
デフォルトでは、Vivado Design Suite は IP コアの XDC ファイルをまず読み込み、それから最上位デザインの制約ファ
イルセットに定義されているユーザー XDCファイルを読み込みます。この順序で処理すると、 IP コアに必要な制約
を IP に定義し、後で処理されるユーザー制約でこれらの IP 制約を上書きすることができます。詳細は、『Vivado Design
Suite ユーザーガイド : 制約の使用』 (UG903) [参照 19] のこのセクションを参照してください。
制約ファイルのデフォルトの処理順序は次のとおりです。
1.
ユーザー制約を EARLY に設定
2.
IP 制約を EARLY に設定 (デフォルト )
3.
ユーザー制約を NORMAL に設定
4.
IP 制約を LATE に設定 ( クロック依存関係を含む)
5.
ユーザー制約を LATE に設定
共通の PROCESSING_ORDER が設定されているユーザー制約ファイルは、制約セットに定義されている順序で処理
されます。つまり Vivado IDE に表示されている順序で処理されます。 Vivado IDE でファイルのコンパイル順序を変
更するか、 reorder_files コマンドを使用すると、このファイルの処理順序を変更できます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
制約ファイル、 XDC または Tcl (get_files)
値
•
EARLY : ほかの制約ファイルよりも先に、このファイルを処理します。
•
NORMAL : EARLY に設定されているファイルの後、 LATE に設定されているファイルの前に、このファイルを
処理します(デフォルト )。
•
LATE : ほかの制約ファイルの後に、このファイルを処理します。
Vivado プロパティリファレンス
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219
第 3 章 : 主なプロパティの説明
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property PROCESSING_ORDER {EARLY | NORMAL | LATE} [get_files <filename>]
説明 :
•
<filename> は XDC または Tcl ファイルの名前になります。
XDC の構文例
set_property PROCESSING_ORDER EARLY [get_files char_fifo_ooc.xdc]
影響のある処理
•
合成
•
インプリメンテーション
PROHIBIT
PROHIBIT では、 BEL または SITE を配置に使用できないように指定します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
SITE (get_sites)
•
BEL (get_bels)
値
•
TRUE (または 1) : 指定した BEL または SITE が配置中に使用されないようにします。
構文
Verilog および VHDL 構文
該当なし
Vivado プロパティリファレンス
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220
第 3 章 : 主なプロパティの説明
XDC 構文
set_property PROHIBIT 1 [get_sites site]
XDC の構文例
# Prohibit the use of package pin Y32
set_property prohibit 1 [get_sites Y32]
影響のある処理
•
I/O プランニング
•
place_design
PULLDOWN
重要 : PULLDOWN プロパティはサポートされなくなりました。「PULLTYPE」に置き換えてください。
PULLDOWN はトライステート出力または双方向ポートにウィーク Low を適用し、フローティングしないようにし、
トライステートネットが駆動されていないときにフローティングしないよう、ロジック Low に確約します。
入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など
) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができま
す。バッファーに接続されているポートまたはネットオブジェクトに次のプロパティのいずれかを設定して、
PULLTYPE プロパティを追加すると、この機能を実行できます。
•
PULLUP
•
PULLDOWN
•
KEEPER
注記 : このプロパティが適用されると、 PULLDOWN 機能は、 RTL シミュレーション中には表示されません。 RTL シ
ミュレーションとインプリメントされたデザインとでは、機能的な差が出てくる可能性があります。この機能は、ゲー
トレベルのシミュレーションネットリストを使用して検証できます。あるいは、このプロパティを使用する代わり
に、 PULLDOWN UNISIM をインスタンシエートして、 RTL シミュレーションにこの動作を反映させます。
詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 25] または『UltraScale アーキテク
チャライブラリガイド』 (UG974) [参照 26] を参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports): 最上位ポートに適用します。
値
•
TRUE | YES : 駆動されていないときに信号がフローティングしないようプルダウン回路を使用します。
Vivado プロパティリファレンス
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221
第 3 章 : 主なプロパティの説明
•
FALSE | NO : プルダウン回路を使用しません(デフォルト )。
構文
Verilog 構文
Verilog 属性をモジュールまたはインスタンシエーションの直前に配置します。次のように指定します。
(* PULLDOWN = " {YES|NO|TRUE|FALSE}" *)
VHDL 構文
VHDL 属性は次のように宣言します。
attribute pulldown: string;
VHDL 属性は次のように指定します。
attribute pulldown of signal_name : signal is “{YES|NO|TRUE|FALSE}”;
XDC 構文
set_property PULLDOWN {TRUE|FALSE} [get_ports port_name]
説明 :
•
port_name は、入力、出力、入出力ポートの名前です。
XDC の構文例
# Use a pulldown circuit
set_property PULLDOWN TRUE [get_ports wbWriteOut]
影響のある処理
•
論理から物理へのマッピング
関連項目
191 ページの「KEEPER」
224 ページの「PULLUP」
PULLTYPE
重要 : 「KEEPER」、「PULLDOWN」、「PULLUP」プロパティはサポートされなくなりました。 PULLTYPE プロパティ
に置き換えられています。
入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など
) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができま
Vivado プロパティリファレンス
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222
第 3 章 : 主なプロパティの説明
す。バッファーに接続されているポートまたはネットオブジェクトに次のプロパティのいずれかを設定して、
PULLTYPE プロパティを追加すると、この機能を実行できます。
•
PULLUP
•
PULLDOWN
•
KEEPER
注記 : このプロパティが適用されると、 KEEPER、 PULLDOWN、または PULLUP 機能は、 RTL シミュレーション中
には表示されません。 RTL シミュレーション結果と、インプリメントされたデザインとでは、機能的な差が出てくる
可能性があります。 RTL シミュレーションにこの動作を反映させるには、 PULLTYPE プロパティを使用する代わり
に、オブジェクトを含む合成後のゲートレベルネットリストを使用するか、デザインに適切な UNISIM オブジェク
トをインスタンシエートすると、この機能を検証できます。
差動入力または出力に対しては、次のパラメーターを設定し、優先する終端ストラテジを定義します。
set_parameter iconstr.diffPairPulltype { AUTO | SAME | OPPOSITE }
説明 :
•
AUTO : すべてのアーキテクチャでこれがデフォルトの値です。
°
7 シリーズデバイスの場合は、差動ペアに最後に指定した PULLTYPE プロパティが優先されます。
°
UltraScale および UltraScale+ アーキテクチャの場合は、 AUTO も OPPOSITE も同じです。
•
SAME : 正も負も同じ値になります (PULLTYPE プロパティで定義されている値によりますが、 PULLUP または
PULLDOWN になる )。
•
OPPOSITE : PULLTYPE の設定にかかわらず、 P 側は PULLUP、 N 側は PULLDOWN になります。
詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 25] または『UltraScale アーキテク
チャライブラリガイド』 (UG974) [参照 26] を参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports) : 最上位ポートに適用します。
値
•
KEEPER : 指定したポートに接続されたネットの値を保持するためキーパー回路を使用します。
•
PULLDOWN : 駆動されていないときに信号がフローティングしないようプルダウン回路を使用します。
•
PULLUP : 駆動されていないときに信号がフローティングしないようプルアップ回路を使用します。
•
{} (NULL) : キーパー、プルダウン、またはプルアップ回路を使用しません。 (デフォルト )。
構文
Verilog 構文
Verilog 属性をモジュールまたはインスタンシエーションの直前に配置します。次のように指定します。
(* PULLTYPE = " {KEEPER|PULLDOWN|PULLUP| }" *)
Vivado プロパティリファレンス
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第 3 章 : 主なプロパティの説明
VHDL 構文
VHDL 属性は次のように宣言します。
attribute PULLTYPE: string;
VHDL 属性を次のように指定します。
attribute PULLTYPE of signal_name : signal is “{KEEPER|PULLDOWN|PULLUP| }”;
XDC 構文
set_property PULLTYPE {KEEPER|PULLDOWN|PULLUP| } [get_ports port_name]
説明 :
•
port_name は、入力、出力、入出力ポートの名前です。
XDC の構文例
set_property PULLTYPE PULLUP [get_ports wbWriteOut]
または
set_property PULLTYPE {} [get_ports wbWriteOut]
影響のある処理
•
論理から物理へのマッピング
関連項目
191 ページの「KEEPER」
221 ページの「PULLDOWN」
224 ページの「PULLUP」
PULLUP
重要 : PULLUP プロパティはサポートされなくなりました。「PULLTYPE」に置き換えてください。
PULLUP はトライステート出力または双方向ポートにウィーク High を適用し、フローティングしないようにします。
トライステートネットが駆動されていないときにフローティングしないよう、ロジック High に確約します。
入力バッファー (IBUF など)、トライステート出力バッファー (OBUFT など)、および双方向バッファー (IOBUF など
) には、ウィークプルアップ抵抗、ウィークプルダウン抵抗、またはウィークキーパー回路を含めることができま
す。バッファーに接続されているポートオブジェクトに次の値のいずれかを設定して、 PULLTYPE プロパティを追
加すると、この機能を実行できます。
•
PULLUP
•
PULLDOWN
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224
第 3 章 : 主なプロパティの説明
•
KEEPER
注記 : このプロパティが適用されると、 PULLUP 機能は、 RTL シミュレーション中には表示されません。 RTL シミュ
レーションとインプリメントされたデザインとでは、機能的な差が出てくる可能性があります。この機能は、ゲート
レベルのシミュレーションネットリストを使用して検証できます。あるいは、このプロパティを使用する代わりに、
PULLUP UNISIM をインスタンシエートして、 RTL シミュレーションにこの動作を反映させます。
詳細は、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 25] または『UltraScale アーキテク
チャライブラリガイド』 (UG974) [参照 26] を参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports) : 最上位ポートに適用します。
値
•
TRUE | YES : 駆動されていないときに信号がフローティングしないようプルアップ回路を使用します。
•
FALSE | NO : プルアップ回路を使用しませんデフォルトです。
構文
Verilog 構文
Verilog 属性をモジュールまたはインスタンシエーションの直前に配置します。次のように指定します。
(* PULLUP = " {YES|NO|TRUE|FALSE}" *)
VHDL 構文
VHDL 属性は次のように宣言します。
attribute pullup: string;
VHDL 属性は次のように指定します。
attribute pullup of signal_name : signal is “{YES|NO|TRUE|FALSE}”;
XDC 構文
set_property PULLUP {TRUE|FALSE} [get_ports port_name]
説明 :
•
port_name は、入力、出力、入出力ポートの名前です。
XDC の構文例
set_property PULLUP TRUE [get_ports wbWriteOut]
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第 3 章 : 主なプロパティの説明
影響のある処理
•
論理から物理へのマッピング
関連項目
191 ページの「KEEPER」
221 ページの「PULLDOWN」
222 ページの「PULLTYPE」
REF_NAME
これはデザインのセルに設定する読み出し専用のプロパティで、セルを識別する論理セル名を指定します。
この REF_NAME プロパティは Vivado Design Suite により自動的に定義され、 HDL や XDC でユーザーが変更するこ
とはできません。参照用に使用します。
このプロパティはデザインフローには影響しませんが、特定セルやほかのオブジェクトを識別するため、フィルター
および Vivado Tcl コマンドクエリーを定義するのに非常に便利です。
たとえば、 RAM セルのクロックピンを選択するには、セルの REF_NAME プロパティに基づいてピンオブジェクト
をフィルターにかけます。
get_pins -hier */*W*CLK -filter {REF_NAME =~ *RAM* && IS_PRIMITIVE}
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
値
該当なし
構文
該当なし
影響のある処理
なし
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226
第 3 章 : 主なプロパティの説明
REF_PIN_NAME
これはデザインのピンに設定する読み出し専用のプロパティで、ピンを識別する論理セル名を指定します。
REF_PIN_NAME は、ピンの NAME または HIERARCHICAL NAME から自動的に定義され、 HDL や XDC でユーザー
が変更することはできません。参照用に使用します。
このプロパティはデザインフローには影響しませんが、特定セルやほかのオブジェクトを識別するため、フィルター
および Vivado Tcl コマンドクエリーを定義するのに非常に便利です。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ピン (get_pins)
値
該当なし
構文
該当なし
影響のある処理
なし
Vivado プロパティリファレンス
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227
第 3 章 : 主なプロパティの説明
RLOC
H_SET、 HU_SET、 U_SET などのセットに割り当てられているロジックエレメントの相対的な配置を RLOC 制約は
定義します。
RLOC が RTL ソースファイルにある場合、 H_SET、 HU_SET、 U_SET プロパティは、合成後のネットリストでセル
の読み出し専用に RPM プロパティに変換されます。 RLOC プロパティは保持されますが、合成後には読み出し専用
プロパティになります。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザーガ
イド : 制約の使用』 (UG903) [参照 19] を参照してください。
ヒント : 階層 RPM をビルドする際は、synth_design -flatten_hierarchy none を使用して RLOC プロパティ
が該当する階層レベルで保持されるようにする必要があります。
ターゲットデバイスへのセット全体の実際の配置には関係なく、セットに含まれるほかのエレメントに相対してセッ
ト内のエレメントの配置を定義できます。たとえば、 RLOC 制約が 1 列にまとめられた 8 個のフリップフロップから
成るグループに適用されている場合、マッププログラムはその列を維持し、 1 つのユニットとしてフリップフロップ
のグループ全体を移動します。それとは対照的に、 LOC 制約は、ほかのデザインエレメントへの参照なしに、ター
ゲットデバイスにデザインエレメントの絶対ロケーションを定義します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
RTL ソースファイルのインスタンスまたはモジュール
値
スライスベースの XY 軸を使用して RLOC は指定されます。
RLOC=XmYn
説明 :
•
m は X 軸の値を示す整数です。
•
n は Y 軸の値を示す整数です。
ヒント : RLOC 制約の X および Y の値はデザインエレメント間の順序および関連性を定義し、ターゲットデバイス
での絶対ロケーションを定義するものではないため、これらの値は負の値になる場合があります。
構文
Verilog 構文
RLOC プロパティは、 RTL ソースファイル内で H_SET、 HU_SET、または U_SET で指定されるセット内のデザイン
エレメントの相対配置を定義する Verilog 属性です。 Verilog 属性はロジックエレメントのインスタンシエーション直
前に配置します。
(* RLOC = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
Vivado プロパティリファレンス
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228
第 3 章 : 主なプロパティの説明
Verilog 例
これは、 ffs 階層モジュールでシフトレジスタフリップフロップの RLOC プロパティを定義する Verilog モジュール
です。
module inv (input a, output z);
LUT1 #(.INIT(2'h1)) lut1 (.I0(a), .O(z));
endmodule // inv
module ffs
(
input clk,
input d,
output q
);
wire
wire
wire
wire
wire
wire
wire
wire
sr_0,
sr_1,
sr_2,
sr_3,
sr_4,
sr_5,
sr_6,
sr_7,
wire
inr, inrn, outr;
inv
inv
inv
inv
inv
inv
inv
inv
inv
(sr_0, sr_0n);
(sr_1, sr_1n);
(sr_2, sr_2n);
(sr_3, sr_3n);
(sr_4, sr_4n);
(sr_5, sr_5n);
(sr_6, sr_6n);
(sr_7, sr_7n);
(inr, inrn);
(*
(*
(*
(*
(*
(*
(*
(*
(*
FD
i0
i1
i2
i3
i4
i5
i6
i7
i8
sr_0n;
sr_1n;
sr_2n;
sr_3n;
sr_4n;
sr_5n;
sr_6n;
sr_7n;
RLOC = "X0Y0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
RLOC = "X0Y1" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1));
RLOC = "X0Y2" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2));
RLOC = "X0Y3" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3));
RLOC = "X0Y4" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4));
RLOC = "X0Y5" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5));
RLOC = "X0Y6" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6));
RLOC = "X0Y7" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7));
LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr));
outq (.C(clk), .D(sr_0n), .Q(outr));
assign q = outr;
endmodule // ffs
ヒント : 先の例では、RLOC プロパティがあるので、ffs 階層モジュールの FD インスタンスに H_SET プロパティが使
用されていることが暗示されています。
Vivado プロパティリファレンス
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229
第 3 章 : 主なプロパティの説明
先の例では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プロパティを指定して、合成されたデザインで階
層を保持し、 RPM を定義する必要があります。
module top
(
input clk,
input d,
output q
);
wire
c1, c2;
(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);
(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);
(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);
endmodule // top
VHDL 構文
VHDL 制約は次のように宣言します。
attribute RLOC: string;
VHDL 制約は次のように指定します。
attribute RLOC of {component_name | entity_name | label_name} :
{component|entity|label} is “XmYn”;
説明 :
•
{component_name | entity_name | label_name} にはデザインエレメントを指定します。
•
{component|entity|label} は指定したデザインエレメントのインスタンス ID です。
•
XmYn は指定されたデザインエレメントの RLOC 値を定義します。
XDC 構文
RLOC プロパティは XDC 制約を使用しては定義できません。 RLOC プロパティは相対的に配置されたマクロ (RPM)
のオブジェクトの相対ロケーションを定義し、また合成されたデザインのネットリストでは読み出し専用の RPM お
よび RLOC プロパティになります。
ヒント : デザイン内で RPM のように機能するマクロオブジェクトを Vivado Design Suite で定義するには、
create_macro または update_macro を使用します。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマン
ドリファレンスガイド』 (UG835) [参照 13] を参照してください。
影響のある処理
•
論理から物理へのマッピング
•
place_design
•
synth_design
関連項目
160 ページの「H_SET および HU_SET」
Vivado プロパティリファレンス
UG912 (v2015.4) 2015 年 11 月 18 日
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230
第 3 章 : 主なプロパティの説明
228 ページの「RLOC」
231 ページの「RLOCS」
233 ページの「RLOC_ORIGIN」
236 ページの「RPM」
237 ページの「RPM_GRID」
242 ページの「U_SET」
RLOCS
RLOCS は、Vivado Design Suite の create_macro Tcl コマンドにより作成された XDC マクロオブジェクトに割り当
てられる読み出し専用のプロパティです。RLOCS が update_macro コマンドでアップデートされるとマクロに割り
当てられます。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 13]
を参照してください。
RPM と同様に、 XDC マクロはセルグループを相対的に配置します。マクロは多くの点で RPM の類似していますが、
大きな違いもあります。
•
RLOC プロパティと、 H_SET、 HU_SET、または U_SET プロパティの組み合わせで RTL ソースファイルで RPM
は定義されます。
•
RPM は合成後のデザインでは変更できません。
•
マクロは、相対配置制約によりグループ化された最下位セルから作成され、合成後に変更できます。
•
RPM を自動的にマクロに変換することはできません。
•
RPM はデザインオブジェクトではなく、 XDC マクロコマンドを RPM に使用することはできません。
rlocs 引数にあるように、 update_macro コマンドでRLOCS プロパティの相対配置の値を指定します。
"cell0 rloc0 cell1 rloc1 … cellN rlocN"
XDC マクロオブジェクトの割り当てられている RLOCS プロパティを変更するには、 update_macro コマンドを使
用します。
RLOCS プロパティは XDC マクロの一部である個々のセルそれぞれに対し RLOC プロパティに変換されます。この
後、RLOC プロパティは、マクロのセルの相対配置を定義することにより、RPM に対するのと同じように機能します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
値
•
Cell1 RLOC1 Cell2 RLOC2 Cell3 RLOC3... : マクロのセルの名前と、その相対ロケーションはペアにします。
Vivado プロパティリファレンス
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231
第 3 章 : 主なプロパティの説明
構文
Verilog および VHDL 構文
該当なし
XDC 構文
XDC マクロが作成され、セルおよび相対ロケーションが自動入力されるとき、 RLOCS プロパティが間接的に定義さ
れます。
XDC の例
create_macro macro1
update_macro macro1 {u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5 X0Y1}
report_property -all [get_macros macro1]
Property
Type
Read-only Visible
ABSOLUTE_GRID bool
true
true
CLASS
string
true
true
NAME
string
true
true
RLOCS
string* true
true
Value
0
macro
macro1
u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5
影響のある処理
•
論理から物理へのマッピング
•
place_design
•
synth_design
関連項目
160 ページの「H_SET および HU_SET」
228 ページの「RLOC」
233 ページの「RLOC_ORIGIN」
236 ページの「RPM」
237 ページの「RPM_GRID」
242 ページの「U_SET」
Vivado プロパティリファレンス
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232
第 3 章 : 主なプロパティの説明
RLOC_ORIGIN
RTL デザインで相対配置マクロ (RPM) の絶対ロケーション、または LOC を決めるのが RLOC_ORIGIN プロパティで
す。 RPM の定義および RLOC_ORIGIN プロパティの使用については、『Vivado Design Suite ユーザーガイド : 制約の
使用』 (UG903) [参照 19] を参照してください。
RPM は、 RTL デザインで H_SET、 HU_SET、または U_SET プロパティを使用して、セットにデザインエレメントを
割り当てることで定義されます。この後、 RLOC プロパティを使用して、相互相対的にデザインエレメントの配置が
割り当てられます。ターゲットデバイスへのセット全体の実際の配置には関係なく、セットに含まれるほかのエレメ
ントに相対してセット内のエレメントの配置を定義できます。
RPM のエレメント、その相対的配置を定義し終えると、RLOC_ORIGIN プロパティで、ターゲットデバイスへの RPM
の絶対配置を定義できます。 RLOC_ORIGIN プロパティは、合成中に LOC 制約に変換されます。
Vivado Design Suite では、 RLOC_ORIGIN プロパティは RPM の左下を定義します。これは、 RLOC_ORIGIN プロパ
ティが X0Y0 のデザインエレメントであることが一般的です。 RPM の残りのセルは、グループの原点を基準とした
相対ロケーション (RLOC) を使用して配置されます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
RTL ソースファイル内のインスタンス
値
スライスベースの XY 軸を使用して RLOC は指定されます。
RLOC_ORIGIN=XmYn
説明 :
•
m は整数の値で、 RPM の左下、ターゲットデバイスの X 軸の絶対値を表します。
•
n は整数の値で、 RPM の左下、ターゲットデバイスの Y 軸の絶対値を表します。
構文
Verilog 構文
RLOC_ORIGIN プロパティは、ターゲットデバイスでの RPM の絶対配置を定義する Verilog 属性です。 Verilog 属性
はロジックエレメントのインスタンシエーション直前に配置します。
(* RLOC_ORIGIN = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
Verilog 例
次の最上位 Verilog モジュールは、デザインの ffs モジュールの RLOC_ORIGIN プロパティを定義しています。
module top
(
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233
第 3 章 : 主なプロパティの説明
input clk,
input d,
output q
);
wire
c1, c2;
(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);
(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);
(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);
endmodule // top
次の例は最初の例と非常に類似していますが、RLOC_ORIGIN は最初の ffs モジュール u0 だけに割り当てられていて、
残りは相対配置用に RLOC プロパティで定義されている点が異なります。
module top
(
input clk,
input d,
output q
);
wire
c1, c2;
// what would happen if the origin places the RPM outside
// device?
(* RLOC_ORIGIN = "X74Y15", RLOC = "X0Y0" *) ffs u0 (clk, d, c1);
(* RLOC = "X1Y1" *) ffs u1 (clk, c1, c2);
(* RLOC = "X2Y2" *) ffs u2 (clk, c2, q);
endmodule // top
VHDL 構文
VHDL 制約は次のように宣言します。
attribute RLOC_ORIGIN: string;
VHDL 制約は次のように指定します。
attribute RLOC_ORIGIN of {component_name | entity_name | label_name} :
{component|entity|label} is “XmYn”;
説明 :
•
{component_name | entity_name | label_name} にはデザインエレメントを指定します。
•
{component|entity|label} は指定したデザインエレメントのインスタンス ID です。
•
XmYn は指定されたデザインエレメントの RLOC_ORIGIN 値を定義します。
XDC 構文
RLOC_ORIGIN プロパティは合成されたデザインで LOC プロパティに変換されます。ターゲットデバイスに RPM の
エレメントの 1 つを配置することで、 RPM の LOC プロパティは指定できます。 RPM のほかにエレメントは、このロ
ケーションに相対的に配置され、 LOC プロパティに割り当てられます。
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234
第 3 章 : 主なプロパティの説明
影響のある処理
•
論理から物理へのマッピング
•
place_design
•
synth_design
関連項目
160 ページの「H_SET および HU_SET」
228 ページの「RLOC」
231 ページの「RLOCS」
236 ページの「RPM」
237 ページの「RPM_GRID」
242 ページの「U_SET」
ROUTE_STATUS
ROUTE_STATUS は読み出し専用のプロパティで、ネット配線の最新情報を反映させるため、 Vivado 配線プログラム
でネットに割り当てます。
このプロパティは、 get_property または report_property コマンドを使用して、個々のネット別またはネット
のグループ別に検索できます。
デザイン全体の ROUTE_STATUS を確認するには、 report_route_status コマンドを使用します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ネット (get_nets)
値
•
ROUTED : ネットが完全に配置配線されます。
•
PARTIAL : ネットのすべてのピンおよびポートが配置され、ネットの一部は配線されていますが、配線されてい
ない部分があるので route_design を実行する必要があります。
•
UNPLACED : 配置されていないピンやポートがあり、配置を完了させるため place_design を実行する必要が
あります。
•
UNROUTED : ネットのすべてのピンおよびポートが配置されていますが、ネットに配線データがないため、配線
を完了させるのに route_design を実行する必要があります。
•
INTRASITE : ターゲットデバイスの同じサイト内で配線全体が完了していて、接続を完了させるのに配線リソー
スは不要です。これはエラーではありません。
Vivado プロパティリファレンス
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235
第 3 章 : 主なプロパティの説明
•
NOLOADS : 配線に論理ロードがないか、配線可能なロードピンがないので、配線は不要です。これはエラーで
はありません。
•
NODRIVER : 配線に論理ドライバーがないか、配線可能なドライバーがないので、配線は不要です。これはデザ
インエラーです。
•
HIERPORT : 配線可能なロードまたはドライバーのない最上位階層ポートに配線が接続されています。これはエ
ラーではありません。
•
ANTENNAS : 配線に最低 1 つのアンテナが含まれるか (アンテナとはサイトピンに接続する枝葉を指すが、その
サイトピンがこの論理ネットに接続されていることを表していない)、配線に少なくとも 1 つの島が含まれます
(島とは論理ネットに関連付けられているサイトピンのいずれにも接続されていない配線の一部を指す)。これは
配線エラーです。
•
CONFLICTS : 配線プログラムに次の配線エラーが 1 つ以上見られます。
°
配線の競合 : この配線のノードが 1 つ以上、ほかの配線、または同じ配線の別の分岐でも使用されています。
°
サイトピンの競合 : サイト内のサイトピンに接続されている論理ピンと、サイト外に配線を介して接続され
ている論理ネットが異なります。
°
無効サイトの競合 : サイトのプログラミングが無効な状態であるサイトのサイトのサイトピンに配線が接
続されていて、サイト内の配線が正しく接続されているか判断できない状態です。
•
ERROR : 配線ステータスを判断するにあたって内部エラーが発生した状態です。
•
NONET : 配線ステータス用に指定されているネットオブジェクトが存在しないか、または入力したようには検
出されません。
•
NOROUTE : エラーのため、指定のネットに対し配線オブジェクトを検出できません。
•
NOROUTESTORAGE : エラーのため、このデバイスに対しては配線ストレージオブジェクトは使用できません。
•
UNKNOWN : エラーのため、配線ステートは計算できません。
構文
ROUTE_STATUS プロパティの値は、先に説明した値の 1 つになります。また、 Vivado 配線により割り当てられる読
み出し専用プロパティで、直接変更はできません。
影響のある処理
•
デザインの配線
RPM
RTL ソースファイルで H_SET、 HU_SET、または U_SET プロパティを使用して定義されたセットのロジックエレメ
ントに RPM は割り当てられ、読み出し専用になっています。
RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセル
に対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソース
ファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プ
ロパティが表示されます。これらのプロパティの使用および RPM の定義については、『Vivado Design Suite ユーザー
ガイド : 制約の使用』 (UG903) [参照 19] を参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
Vivado プロパティリファレンス
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236
第 3 章 : 主なプロパティの説明
適用可能なオブジェクト
•
合成されたデザインのセル (get_cells)
値
•
NAME : RTL ソースファイルに H_SET、 HU_SET、または U_SET プロパティとともに RLOC がある場合のセッ
ト定義からくる RPM の名前です。
構文
RPM を定義するための H_SET、 HU_SET、または U_SET と RLOC がある RTL デザインを合成すると RPM プロパ
ティは派生し、読み出し専用です。 RPM プロパティを直接定義したり変更することはできません。
関連項目
160 ページの「H_SET および HU_SET」
228 ページの「RLOC」
231 ページの「RLOCS」
233 ページの「RLOC_ORIGIN」
237 ページの「RPM_GRID」
242 ページの「U_SET」
RPM_GRID
RPM_GRID プロパティは RLOC グリッドを相対座標ではなく絶対座標で定義します。 RPM_GRID システムは、セル
が異なるサイトタイプ (スライス、ブロック RAM、 DSP などの組み合わせ) に属す RPM に使用されます。セルはさ
まざまなサイズのサイトに配置される可能性があるので、ターゲットデバイスに直接配置できる RPM_GRID システ
ムでは絶対座標の RPM_GRID を使用します。
RPM_GRID 値は、 Vivado IDE でサイトを選択すると、 [Site Properties] ビューに表示されます。座標は、 RPM_X およ
び RPM_Y サイトプロパティを使用して Tcl コマンドで検索することもできます。 RPM_GRID プロパティの使用、絶
対座標を使用した RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 19] を
参照してください。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
セル (get_cells)
Vivado プロパティリファレンス
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237
第 3 章 : 主なプロパティの説明
値
•
”GRID” : 指定のRLOC が、通常 RLOC で指定される相対座標ではなく、ターゲットデバイスからの絶対座標で
あることを Vivado Design Suite に知らせるため、 RPM_GRID プロパティと GRID キーワードを組み合わせます。
構文
Verilog 構文
Verilog 属性をモジュールまたはインスタンシエーションの直前に配置します。次のように指定します。
(* RPM_GRID = "GRID" *)
Verilog 例
module iddr_regs
(
input clk, d,
output y, z
);
(* RLOC = "X130Y195" *) IDDR ireg (.C(clk_i), .D(d), .Q1(q1), .Q2(q2));
defparam ireg.DDR_CLK_EDGE = "SAME_EDGE";
(* RLOC = "X147Y194" *) FD q1reg (.C(clk_i), .D(q1), .Q(y));
(* RLOC = "X147Y194", RPM_GRID = "GRID" *) FD q2reg (.C(clk_i), .D(q2), .Q(z));
endmodule // iddr_regs
VHDL 構文
RPM_GRID システムを使用するには、まず属性を定義し、それをデザインエレメントの 1 つに追加します。
attribute RPM_GRID of ram0 : label is "GRID";
VHDL 制約は次のように宣言します。
attribute RPM_GRID : string;
VHDL 制約は次のように指定します。
attribute RPM_GRID of {component_name | entity_name} :
{component|entity} is “GRID”;
XDC 構文
RPM_GRID プロパティは RTL ソースファイルで割り当てられ、 XDC ファイルや Tcl コマンドでは定義することはで
きません。しかし、XDC マクロの場合は、update_macros コマンドに -absolute_grid オプションを使用します。
影響のある処理
•
論理から物理へのマッピング
•
place_design
•
synth_design
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238
第 3 章 : 主なプロパティの説明
関連項目
160 ページの「H_SET および HU_SET」
228 ページの「RLOC」
231 ページの「RLOCS」
233 ページの「RLOC_ORIGIN」
236 ページの「RPM」
242 ページの「U_SET」
SEVERITY
SEVERITY プロパティを設定して、 Report DRC を実行するときの、 Vivado Design Suite で個々のデザインルール
チェック (DRC) に割り当てられている重要度を変更できます。DRC の実行に関しては、『Vivado Design Suite ユーザー
ガイド : システムレベルデザイン入力』 (UG895) [参照 15] のこのセクションを参照してください。
ビルトイン DRC、カスタム DRC のどちらに対しても、重要度を設定できます。カスタムのデザインルールチェッ
クを記述する場合は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 14] のこのセ
クションを参照してください。
たとえば、次のコマンドはエラーを警告に格下げします。
set_property SEVERITY {Warning} [get_drc_checks REQP-83]
重要 : Vivado ではビルトイン DRC オブジェクトの重要度をディスエーブルにしたり、格下げすることができますが、
不測の結果を招いたり、デバイスを恒久的に損傷してしまう可能性があるため、できる限り変更はしないでください。
DRC オブジェクトをデフォルト設定にリセットするには、 reset_drc_check という Tcl コマンドを使用します。ビルト
イン DRC チェックの場合は、 Vivado ツールで定義されているデフォルト設定に戻ります。カスタム DRC の場合は、
create_drc_check コマンドで作成したときに定義したデフォルト設定に戻ります。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
デザインルールチェックオブジェクト (get_drc_checks)
値
•
Fatal
•
Error
•
{Critical Warning}
•
Warning
•
Advisory
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239
第 3 章 : 主なプロパティの説明
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property SEVERITY {<VALUE>} [get_drc_checks <id>]
説明 :
•
<VALUE> は、 Vivado ツールで認識されている DRC 重要度、 Advisory、 Warning、 {Critical Warning}、 Error、 Fatal
のいずれかになります。
•
<id> は Vivado Design Suite で認識される DRC ID です。
XDC の構文例
set_property SEVERITY {Critical Warning} [get_drc_checks RAMW-1]
影響のある処理
•
report_drc
•
write_bitstream
関連項目 183 ページの「IS_ENABLED」
SLEW
SLEW は、プログラム可能な出力スルーレートをサポートする I/O 規格でコンフィギュレーションされた出力バッ
ファーに対し、出力バッファーのスルーレートを指定します。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
•
ポート (get_ports)
°
•
接続された出力ポートまたは双方向ポート
セル (get_cells)
°
出力バッファー (すべての OBUF)
Vivado プロパティリファレンス
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240
第 3 章 : 主なプロパティの説明
値
•
SLOW (デフォルト )
•
MEDIUM - UltraScale アーキテクチャの場合は、ハイパフォーマンス (HP) I/O でのみ使用できます。
•
FAST
構文
Verilog 構文
I/O バッファーを推論する際にこの属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配置
します。
(* DRIVE = "{SLOW|FAST}" *)
Verilog の構文例
// Sets the Slew rate to be FAST
(* SLEW = "FAST" *) output FAST_DATA,
VHDL 構文
I/O バッファーを推論する際にこの属性を設定するには、適切な VHDL 属性構文を最上位出力ポート宣言の前に配置
します。
VHDL 属性は次のように宣言します。
attribute SLEW : string;
VHDL 属性は次のように指定します。
attribute SLEW of port_name : signal is value;
説明 :
•
port_name は最上位出力ポートです。
VHDL の構文例
FAST_DATA : out std_logic;
attribute SLEW : string;
-- Sets the Slew rate to be FAST
attribute SLEW of STATUS : signal is “FAST”;
XDC 構文
set_property SLEW value [get_ports port_name]
説明 :
•
port_name は出力または双方向ポートです。
XDC の構文例
# Sets the Slew rate to be FAST
set_property SLEW FAST [get_ports FAST_DATA]
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241
第 3 章 : 主なプロパティの説明
影響のある処理
•
I/O プランニング
•
ノイズレポート
•
消費電力レポート
関連項目
『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 25] または『UltraScale アーキテクチャライ
ブラリガイド』 (UG974) [参照 26] にある次のデザインエレメントを参照してください。
•
OBUF
•
OBUFT
•
IOBUF
•
IOBUF_DCIEN
•
IOBUF_INTERMDISABLE
U_SET
RLOC 制約を使用して、デザイン階層をまたいで分散しているデザインエレメントを 1 つのセットにまとめます。
U_SET は HDL デザインソースファイル内の属性で、合成されたデザインやインプリメントされたデザインには表
れません。 U_SET は、 RPM (Relatively Placed Macro) を RTL デザインで定義するときに使用されます。これらのプロ
パティの使用および RPM の定義については、『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903) [参照 19]
を参照してください。
H_SET または HU_SET はデザイン階層に基づいてロジックエレメントのセットを定義するのに使用されますが、
U_SET を使用すると、ユーザー定義のロジックエレメントを手動で作成でき、このセットはデザインの階層には依
存しません。
RTL ソースファイルに RLOC もある場合は、 H_SET、 HU_SET、 U_SET プロパティは、合成後ネットリストでセル
に対する読み出し専用の RPM プロパティに変換されます。 Vivado Design Suite のテキストエディターで RTL ソース
ファイルを開くと、 HU_SET および U_SET が表示されますが、セルオブジェクトの [Properties] ビューでは RPM プ
ロパティが表示されます。
重要 : 階層モジュールに U_SET 制約を設定すると、それ以下の階層にある RLOC 制約が設定されたすべてのプリミ
ティブシンボルに U_SET 制約が適用されます。
アーキテクチャサポート
すべてのアーキテクチャ
適用可能なオブジェクト
次のデザインエレメント、またはそのカテゴリーで U_SET は使用することができます。特定デザインエレメントの
詳細については、『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953) [参照 25] または『UltraScale アー
キテクチャライブラリガイド』 (UG974) [参照 26] を参照してください。
•
レジスタ
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242
第 3 章 : 主なプロパティの説明
•
マクロインスタンス
•
RAMS*
•
RAMD*
•
RAMB*
•
DSP48*
値
•
NAME : U_SET の名前
構文
Verilog 構文
これは、合成後ネットリストで RPM を定義する階層ブロックのセットの内容を定義するため、 RLOC プロパティと
組み合わせた Verilog 構文です。 Verilog 属性はロジックエレメントのインスタンシエーション直前に配置します。
(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
Verilog 例
これは、モジュールでのシフトレジスタフリップフロップの RLOC および U_SET プロパティを定義する Verilog モ
ジュールです。
module ffs (
input clk,
input d,
output q
);
wire
wire
wire
wire
wire
wire
wire
wire
sr_0,
sr_1,
sr_2,
sr_3,
sr_4,
sr_5,
sr_6,
sr_7,
wire
inr, inrn, outr;
inv
inv
inv
inv
inv
inv
inv
inv
inv
(sr_0, sr_0n);
(sr_1, sr_1n);
(sr_2, sr_2n);
(sr_3, sr_3n);
(sr_4, sr_4n);
(sr_5, sr_5n);
(sr_6, sr_6n);
(sr_7, sr_7n);
(inr, inrn);
i0
i1
i2
i3
i4
i5
i6
i7
i8
sr_0n;
sr_1n;
sr_2n;
sr_3n;
sr_4n;
sr_5n;
sr_6n;
sr_7n;
(* RLOC = "X0Y0", U_SET = "Uset0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));
(* RLOC = "X0Y0", U_SET = "Uset0" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1));
(* RLOC = "X0Y1", U_SET = "Uset0" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2));
Vivado プロパティリファレンス
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243
第 3 章 : 主なプロパティの説明
(*
(*
(*
(*
(*
(*
FD
RLOC = "X0Y1", U_SET = "Uset0" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3));
RLOC = "X0Y0", U_SET = "Uset1" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4));
RLOC = "X0Y0", U_SET = "Uset1" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5));
RLOC = "X0Y1", U_SET = "Uset1" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6));
RLOC = "X0Y1", U_SET = "Uset1" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7));
LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr));
outq (.C(clk), .D(sr_0n), .Q(outr));
assign q = outr;
endmodule // ffs
定義されている特定の階層に設定する HU_SET プロパティとは異なり、 U_SET プロパティは階層全体に設定できま
す。この例では、最上位モジュールによりフリップフロップモジュールのインスタンスが 3 つ定義されていますが、
U_SET は Uset_0 および Uset_1 の 2 つしか作成されていません。この 2 つのセットには、次に定義されている 3 つの
フリップフロップモジュールインスタンスすべてからのフリップフロップが含まれています。
module top (
input clk,
input d,
output q
);
wire
c1, c2;
ffs u0 (clk, d, c1);
ffs u1 (clk, c1, c2);
ffs u2 (clk, c2, q);
endmodule // top
VHDL 構文
VHDL 属性は次のように宣言します。
attribute U_SET : string;
VHDL 制約は次のように指定します。
attribute U_SET of {component_name | entity_name | label_name} :
{component|entity|label} is "NAME";
説明 :
•
{component_name | entity_name | label_name} にはデザインエレメントを指定します。
•
{component|entity|label} は指定したデザインエレメントのインスタンス ID です。
•
"NAME" には U_SET の名前を指定します。
XDC 構文
U_SET プロパティは XDC 制約を使用しては定義できません。 RLOC とともにロジックエレメントに設定されている
U_SET プロパティは、 RPM を定義し、その結果合成されたデザインのネットリストに読み出し専用の RPM プロパ
ティが設定されます。
ヒント : デザイン内で RPM のように機能するマクロオブジェクトを Vivado Design Suite で定義するには、
create_macro または update_macro を使用します。これらのコマンドの詳細は、『Vivado Design Suite Tcl コマン
ドリファレンスガイド』 (UG835) [参照 13] を参照してください。
Vivado プロパティリファレンス
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244
第 3 章 : 主なプロパティの説明
影響のある処理
•
デザインのフロアプラン
•
place_design
•
synth_design
関連項目
188 ページの「KEEP_HIERARCHY」
160 ページの「H_SET および HU_SET」
228 ページの「RLOC」
USE_DSP48
USE_DSP48 プロパティを使用すると、 Vivado Design Suite で数学モジュールがターゲットデバイスで DSP48 ブロッ
クに合成されるようになります。
デフォルトでは、乗算器、乗加算器、乗減算器、乗累算器タイプの構造が DSP48 ブロックに割り当てられます。
USE_DSP48 プロパティを指定しない場合、 Vivado 合成ではロジックが自動的に正しく推論されます。加算器、減算
器、アキュムレータもこれらのブロックに含めることはできますが、デフォルトでは DSP48 ブロックではなくロジッ
クを使用してインプリメントされます。 USE_DSP48 属性を使用すると、このデフォルト動作が変更され、デバイス
で DSP48 ブロックを使用してこれらの構造が定義されるようにもなります。
DSP48 は、カウンター、マルチプレクサー、およびシフトレジスタなど、数学以外の多くのロジックファンクショ
ンをインプリメントするためにも使用できます。ただし、マルチプレクサーなどの複雑なモジュールの場合は、手動
で DSP48 を手動でインスタンシエートする必要があります。
このプロパティは、次のように RTL で信号上の属性として設定できます。
(* use_dsp48 = "yes" *) module test(clk, in1, in2, out1);
USE_DSP48 は RTL ソースでモジュールに適用できますが、それが指定されたモジュールにのみ適用されます。下位
モジュールには個別に指定するか、指定しないでください。これは、デザインの階層セルに XDC 制約として適用す
ることもできます。
アーキテクチャサポート
すべてのデバイス
適用可能なオブジェクト
この属性は、 RTL の信号、アーキテクチャおよびコンポーネント、エンティティおよびモジュールに指定できます。
優先順位は次のとおりです。
1.
信号
2.
アーキテクチャおよびコンポーネント
3.
モジュールおよびエンティティ
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245
第 3 章 : 主なプロパティの説明
値
•
YES : DSP48 ブロックを使用して数学ファンクションをインプリメントします。
•
NO : Vivado 合成のデフォルトビヘイビアーは変更されません。
•
LOGIC : UltraScale アーキテクチャのみ。 DSP48 ブロックを使用して大型/幅広のファンクションをインプリメン
トします。
構文
Verilog 構文
(* use_dsp48 = "yes" *) module test(clk, in1, in2, out1);
VHDL 構文
attribute use_dsp48 : string;
attribute use_dsp48 of P_reg : signal is "no"
XDC 構文
set_property use_dsp48 yes [get_cells -hier ….]
影響のある処理
•
合成
USED_IN
USED_IN プロパティは Vivado Design Suite のデザインファイル (v、 vhd、 xdc、 tcl) に設定し、これらのファイルが
FPGA デザインのどの段階で使用されるかを指定します。
たとえば、インプリメンテーションではなく、 Vivado 合成で XDC ファイルを使用するよう、 USED_IN プロパティで
指定できます。また、合成ではなくシミュレーションで HDL ソースファイル (v または vhd) を使用するよう指定す
ることもできます。
ヒント : USED_IN_SYNTHESIS、 USED_IN_SIMULATION、 USED_IN_IMPLEMENTATION プロパティは USED_IN プ
ロパティに関連付けられており、ツールにより自動的に USED_IN ({synthesis, simulation, implementation} に変換され
ます。
また、 Tcl ファイルを単にインプリメンテーションで使用するように設定するのではなく、 USED_IN opt_design また
は place_design で使用するように細かく設定することもできます。
アーキテクチャサポート
すべてのアーキテクチャ
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246
第 3 章 : 主なプロパティの説明
適用可能なオブジェクト
•
ファイル
値
•
synthesis
•
implementation
•
simulation
•
out_of_context
•
opt_design
•
power_opt_design
•
place_design
•
phys_opt_design
•
route_design
•
write_bitstream
•
post_write_bitstream
•
synth_blackbox_stub
•
testbench
•
board
•
single_language
構文
Verilog および VHDL 構文
該当なし
XDC 構文
set_property USED_IN {<value>} [get_files <files>]
説明 :
•
<value> には有効な USED_IN 値が 1 つまたは複数入ります。
•
<files> には USED_IN プロパティを設定するファイル名が入ります。
XDC の構文例
# Designates the specified files as used in simulation
set_property USED_IN {synthesis simulation} [get_files *.vhdl]
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247
第 3 章 : 主なプロパティの説明
影響のある処理
•
合成
•
シミュレーション
•
インプリメンテーション
•
ビットストリーム生成
USER_CLOCK_ROOT
クロックドライバー、またはルートを、ターゲットデバイスの特定のクロック領域または Pblock に割り当てるのに
使用します。
USER_CLOCK_ROOT プロパティは、デバイス全体のクロックスキューを管理しやすくするためのものです。デフォ
ルトでは、配置配線ツールで自動的にクロックルートが割り当てられ、そのデザインに最適なタイミング特性が達成
されます。ツールで割り当てられたクロックルートは、読み出し専用の「CLOCK_ROOT」プロパティで定義されま
す。 USER_CLOCK_ROOT を使用する場合は、クロックルートを手動で割り当てることができます。
重要 : USER_CLOCK_ROOT プロパティはグローバルクロックネットに設定でき、グローバルクロックバッファー
(BUFG) で直接駆動させるネットセグメントにのみ割り当てることができます。
USER_CLOCK_ROOT プロパティはクロックリソース配線中に検証され使用されるので、配置の前に、割り当てをし
ておく必要があります。しかし、プロパティを配置の後に割り当てた場合は、クロックツールをインプリメントする
ために配置を再実行する必要があります。
アーキテクチャサポート
UltraScale デバイス
適用可能なオブジェクト
•
ネット - グローバルクロックネット (get_nets)
値
•
<clock_region | pblock_name> : ターゲットパーツのクロック領域名、または現在のデザインで定義されている
Pblock 名を指定します。クロック領域は、名前で指定するか、または get_clock_regions コマンドで
clock_region オブジェクトとして渡します。同様に Pblock も、名前で指定するｊか、または get_pblocks コマ
ンドで渡します。
•
<object> : 1 つまたは複数のクロックネット、またはネットセグメントを指定します。
構文
Verilog および VHDL 構文
該当なし
Vivado プロパティリファレンス
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第 3 章 : 主なプロパティの説明
XDC 構文
set_property USER_CLOCK_ROOT <clock_region | pblock> <List of clock nets>
XDC の構文例
set_property USER_CLOCK_ROOT X1Y0 [get_nets {clk1 clk2}]
set_property USER_CLOCK_ROOT [get_clock_regions X0Y0] [get_nets {clk1 clk2}]
ヒント : 次の例に示すように、グローバルバッファーインスタンス、または出力ピンを使用して、クロックネット
を定義することもできます。
set_property USER_CLOCK_ROOT X1Y0 [get_nets -of [get_pins bufferName/O]]
影響のある処理
•
配置
•
配線
関連項目
128 ページの「CLOCK_BUFFER_TYPE」
133 ページの「CLOCK_REGION」
134 ページの「CLOCK_ROOT」
VCCAUX_IO
VCCAUX_IO は、指定した I/O の VCCAUX_IO レールの動作電圧を指定します。
VCCAUX_IO プロパティの割り当てが正しいことをチェックする DRC があります。
•
VCCAUXIOBT (警告) : VCCAUX_IO の値が NORMAL または HIGH になっているポートが HP バンクのみに配置
されていることを確認します。
•
VCCAUXIOSTD (警告) : VCCAUX_IO の値が NORMAL または HIGH になっているポートが HR バンクでのみサ
ポートされている IOSTANDARD を使用していないことを確認します。
•
VCCAUXIO (エラー ) : VCCAUX_IO の値が NORMAL になっているポートが、 VCCAUX_IO の値が HIGH になっ
ているポートとして同じバンクに制約/配置されていないことを確認します。
アーキテクチャサポート
7 シリーズ FPGA、および Zynq All Programmable SoC デバイスのハイパフォーマンス (HP) バンク I/O のみ
適用可能なオブジェクト
•
ポート (get_ports)
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249
第 3 章 : 主なプロパティの説明
値
•
DONTCARE (デフォルト )
•
NORMAL
•
HIGH
構文
Verilog 構文
この属性を設定するには、適切な Verilog 属性構文を最上位出力ポート宣言の前に配置します。
(* VCCAUXIO = "{DONTCARE|NORMAL|HIGH}" *)
Verilog の構文例
// Specifies a “HIGH” voltage for the VCCAUX_IO rail connected to this I/O
(* VCCAUX_IO = "HIGH" *) input ACT3,
VHDL 構文
この属性を設定するには、適切な VHDL 属性構文を最上位出力ポート宣言の前に配置します。
VHDL 属性は次のように宣言します。
attribute VCCAUX_IO : string;
VHDL 属性は次のように指定します。
attribute VCCAUX_IO of port_name : signal is value;
説明 :
•
port_name は最上位ポートです。
VHDL の構文例
ACT3 : in std_logic;
attribute VCCAUX_IO : string;
-- Specifies a HIGH voltage for the VCCAUX_IO rail connected to this I/O
attribute VCCAUX_IO of ACT3 : signal is “HIGH”;
XDC 構文
set_property VCCAUX_IO value [get_ports port_name]
説明 :
•
port_name は最上位ポートです。
XDC の構文例
# Specifies a HIGH voltage for the VCCAUX_IO rail connected to this I/O
set_property VCCAUX_IO HIGH [get_ports ACT3]
Vivado プロパティリファレンス
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250
第 3 章 : 主なプロパティの説明
影響のある処理
•
I/O プランニング
•
place_design
•
消費電力レポート
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251
付録 A
その他のリソース
ザイリンクスリソース
アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照して
ください。
ソリューションセンター
デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。トピッ
クには、デザインアシスタント、アドバイザリ、トラブルシュートヒントなどが含まれます。
参考資料
このガイドの補足情報は、次の資料を参照してください。
1.
『7 シリーズ FPGA コンフィギュレーションユーザーガイド』 (UG470 : 英語版、日本語版)
2.
『7 シリーズ FPGA SelectIO リソースユーザーガイド』 (UG471 : 英語版、日本語版)
3.
『7 シリーズ FPGA クロッキングリソースユーザーガイド』 (UG472 : 英語版、日本語版)
4.
『7 シリーズ FPGA コンフィギャラブルロジックブロックユーザーガイド』 (UG474 : 英語版、日本語版)
5.
『7 シリーズ FPGA パッケージおよびピン配置ガイド』 (UG475 : 英語版、日本語版)
6.
『7 シリーズ FPGA および Zynq-7000 All Programmable SoC XADC デュアル 12 ビット 1MSPS アナログ-デジタル
コンバーターユーザーガイド』 (UG480 : 英語版、日本語版)
7.
『UltraScale アーキテクチャコンフィギュレーションユーザーガイド』 (UG570 : 英語版、日本語版)
8.
『UltraScale アーキテクチャ SelectIO リソースユーザーガイド』 (UG571 : 英語版、日本語版)
9.
『UltraScale アーキテクチャクロッキングリソースユーザーガイド』 (UG572 : 英語版、日本語版)
10. 『UltraScale アーキテクチャコンフィギャラブルロジックブロックユーザーガイド』 (UG574 : 英語版、日本語版)
11. 『Kintex UltraScale および Virtex UltraScale FPGA のパッケージおよびピン配置ユーザーガイド』 (UG575 : 英語版、
日本語版)
12. 『UltraScale アーキテクチャシステムモニターユーザーガイド』 (UG580 : 英語版、日本語版)
13. 『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835)
14. 『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894)
15. 『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895)
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252
付録 A : その他のリソース
16. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896)
17. 『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899)
18. 『Vivado Design Suite ユーザーガイド : 合成』 (UG901)
19. 『Vivado Design Suite ユーザーガイド : 制約の使用』 (UG903)
20. 『Vivado Design Suite ユーザーガイド : インプリメンテーション』 (UG904)
21. 『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG905)
22. 『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906)
23. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908)
24. 『UltraFast 設計手法 (Vivado Design Suite 用)』 (UG949)
25. 『Vivado Design Suite 7 シリーズ FPGA ライブラリガイド』 (UG953)
26. 『UltraScale アーキテクチャライブラリガイド』 (UG974)
27. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994)
28. 『LogiCORE IP JTAG to AXI Master 製品ガイド』 (PG174)
29. 『LogiCORE IP Integrated Bit Error Ratio Tester (IBERT) for 7 Series GTX Transceivers』 (PG132)
30. Vivado Design Suite の資料
トレーニングリソース
ザイリンクスでは、本書に含まれるコンセプトを説明するさまざまなトレーニングコースおよびオンラインビデオを
提供しています。次のリンクから関連するトレーニングリソースを参照してください。
1.
Vivado Design Suite ビデオチュートリアル
2.
Vivado Design Suite ビデオチュートリアル : デザイン制約の概要
3.
Vivado での FPGA 設計導入トレーニングコース
4.
Vivado Design Suite での FPGA 設計実践
5.
UltraScale アーキテクチャを含むデザイン
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付録 A : その他のリソース
お読みください : 重要な法的通知
本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ )
に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適
用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供
され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれら
に限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴
社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない
(契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、
直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、
その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であった
り、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれる
いかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前
の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、
ザイリンクスの限定的保証の諸条件に従うこととなるので、 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件
を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことに
なります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用する
ために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリス
クと責任は、貴殿または貴社が単独で負うものです。 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照
してください。
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