外部メモリ・インタフェースのハンドブック

7. QDR II SRAM ボードのデザイン・
ガイドライン
May 2012
EMI_DG_002-5.0
EMI_DG_007-4.0
この章では、システム内の成功した QDR II や QDR II+ SRAM インタフェースを実装す
るために、システムのシグナル・インテグリティおよびレイアウトのガイドライン
を改善するためのガイドラインを提供します。
UniPHY Intellectual Property (IP) QDR II 付きの QDR II および QDR II+ SRAM コントローラ
は、Arria® II GX、Arria V、Stratix® III、Stratix IV および Stratix V デバイスとのインタ
フェースを実装することができます。
1
本章では、QDR II SRAM は QDR II および QDR II+ SRAM の両方を意味します（記載のな
い限り）。
この章では、シグナル・インテグリティに影響する以下の主な要因について説明し
ます。
■
I/O 規格
■
QDR II SRAM コンフィギュレーション
■
信号の終端
■
プリント基板（PCB）のレイアウト・ガイドライン
■
I/O 規格
■
QDR II SRAM のコンフィギュレーション
■
信号終端
■
プリント回路基板（PCB）のレイアウト・ガイドライン
I/O 規格
QDR II SRAM インタフェース信号は、以下の JEDEC I/O 信号規格のいずれかを使用し
ます。
■
HSTL-15— 低消費電力と低放出の利点を提供します。
■
HSTL-18— わずかに大きい出力電圧スイングに伴って増加したノイズの耐性を提
供します。
f 使用するインタフェースのための最も適切な規格を選択するには、「Arria II デバイ
ス・ハンドブック」の「 Arria II GX Devices Data Sheet: Electrical Characteristics」の章、
「Stratix III デバイス・ハンドブック」の「Stratix III Device Datasheet: DC and Switching
Characteristics」の章、および「Stratix IV デバイス・ハンドブック」の「Stratix IV
Device Datasheet DC and Switching Characteristics」の章、を参照してください。
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ISO
9001:2008
Registered
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Vol 2: デザイン・ガイドライン
2012 年 5 月
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QDR II SRAM コンフィギュレーション
7–2
UniPHY IP 付きの Altera® QDR II SRAM コントローラは STL 1.5 V Class I および HSTL 出
力 HSTL 1.5 V 入力へデフォルトします。
QDR II SRAM コンフィギュレーション
UniPHY IP 付きの QDR II SRAM コントローラは、最大幅の 72 ビットの幅拡張コンフィ
ギュレーションの単一のデバイスと 2 つのデバイスのインタフェースをサポートし
ます。
図 7‒1 には、FPGA とシングル QDR II SRAM のコンポーネント間の主な信号接続を示
します。
図 7‒1. シングル QDR II SRAM のコンポーネントによるコンフィギュレーション
QDR II Device
ZQ
RQ
DOFF
Q
CQ/CQ
D
BWS
(3)
VTT
(3)
K/K
A
(3)
WPS
(3)
(3)
RPS
VTT
(4)
VTT
DOFFn
DATA IN
(1)
CQ/CQn
(2)
DATA OUT
BWSn
K/Kn
ADDRESS
WPSn
RPSn
図 7‒1 の注 :
(1) 並列 OCT をサポートしていない Arria II GX デバイスをターゲットするデータ入力用のみ外部ディスクリート終端を使用してく
ださい。Stratix III および Stratix IV デバイスでは、並列 OCT を使用します。
(2) Arria II GX デバイスをターゲットする CQ/CQ#、または、×36 エミュレートされたモードを使用するデバイスにのみ外部ディスク
リート終端を使用します。
(3) RPS のために示すように、この信号に対して、外部ディスクリート終端を使用します。
(4) スタブを回避するために、フライバイ配置と外部のディスクリート終端を使用します。
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QDR II SRAM コンフィギュレーション
7–3
図 7‒2 には、幅拡張コンフィギュレーションで FPGA と 2 つの QDR II SRAM コンポー
ネント間の主信号の接続を示します。
図 7‒2. 幅拡張コンフィギュレーションでの 2 つの QDR II SRAM のコンポーネントによるコンフィギュレー
ション
QDR II SRAM Device 1
ZQ
DOFF
Q
VTT
(3)
VTT
VTT VTT
(2)
ZQ
RQ
DOFF
CQ/CQn
D
BWS
K/K
A
WPS
(4)
(1)
QDR II SRAM Device 2
RQ
(2)
VTT
(3)
RPS
Q
CQ/CQn
D
BWS
K/K
A
(4)
WPS
(4)
VTT
VTT
(3)
(3)
VTT
(3)
RPS
(4)
VTT
(3)
VTT
(5)
DOFFn
DATA IN
CQ/CQn0
CQ/CQn1
DATA OUT
BWSn
K0/K0n
K1/K1n
ADDRESS
WPSn
RPSn
図 7‒2: の注
(1) 並列 OCT をサポートしていない Arria II GX デバイスをターゲットするデータ入力用のみ外部ディスクリート終端を使用してく
ださい。Stratix III および Stratix IV デバイスでは、並列 OCT を使用します。
(2) Arria II GX デバイスをターゲットする CQ/CQ#、または、×36 エミュレートされたモードを使用するデバイスにのみ外部ディスク
リート終端を使用します。
(3) スタブを回避するために、フライバイ配置でデータ出力、BWSn、および K/K# クロックの外部ディスクリート終端を使用しま
す。
(4) RPS のために示すように、この信号に対して、外部ディスクリート終端を使用します。
(5) バランスされた T または Y トポロジーのトレースの分割で外部ディスクリート終端を使用します。
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信号終端
7–4
図 7‒3 には、幅拡張コンフィギュレーションのアドレスおよびコマンド信号に推奨の
詳細バランスされたトポロジーを示します。
図 7‒3. バランスされたトポロジーの外部並列終端
TL2
QDRII Memory
VTT
TL1
FPGA
(1)
TL2
QDRII Memory
図 7‒3 の注 :
(1) 信号に見られた反射および並列インピーダンスの不連続を最小化するためには、QDR II SRAM メモリ・
コンポーネントに接近したトレースの分割を配置します。QDR II SRAM のコンポーネントが集中ロー
ドとして現れるされるように TL2 を短くしておきます。
信号終端
Arria II GX、Stratix III および Stratix IV デバイスは、On-Chip Termination（OCT）テクノ
ロジを提供しています。
表 7‒1 に、各デバイスの OCT サポートの範囲を示します。
表 7‒1. On-Chip Termination の方法 (1)
FPGA デバイス
終端方法
HSTL-15
および
HSTL-18
Arria II GX
Arria II GZ、
Stratix III、およ
び Stratix IV
Arria V および
Stratix V
カラム
I/O
ロウ
I/O
カラム
I/O
ロウ
I/O
カラム
n I/O
ロウ
I/O
キャリブレーションなし直列 On-Chip
Termination
Class I
50
50
50
50
—
—
キャリブレーション付き直列 On-Chip
Termination
Class I
50
50
50
50
—
—
キャリブレーション付き並列 On-Chip
Termination
Class I
—
—
50
50
50
50
表 7‒1 の注 :
(1) このテーブルには、アルテラ FPGA で QDR II SRAM メモリ・インタフェースのための I/O 規格でサポートされるため、
HSTL-15、HSTL-18 規格に関する情報を提供します。
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信号終端
7–5
直列 On-Chip Termination（RS）は、出力と双方向バッファのみサポートされます。そ
して、並列 On-Chip Termination（RT）は、入力と双方向バッファのみサポートされま
す。QDR II SRAM インタフェースは単方向のデータパスがあるので、ダイナミック
OCT は必須ではありません。
Arria II GX、Stratix III および Stratix IV デバイスでは、HSTL Class I I/O キャリブレーショ
ン終端は、QDRII SRAM インタフェースと同じ VCCIO に I/O バンク内の RUP ピンと RDN
ピンに接続された 50  1% の抵抗に対してキャリブレートされます。キャリブレー
ションは、デバイスのコンフィギュレーションの終了時に発生します。
QDR II SRAM コントローラには、グランドへの抵抗 RQ を介して接続される ZQ ピン
があります。一般的に QDR II SRAM の出力信号インピーダンスは 0.2 × RQ です。詳細
については、QDR II SRAM デバイスのデータシートを参照してください。
「Arria II GX デバイス・ハンドブック」の章の「 I/O Features in
f OCT について詳しくは、
「Arria V デバイス・ハンドブック」の章の「 I/O Features in Arria V
Arria II GX Devices」、
Devices」、「Stratix III デバイス・ハンドブック」の章の「Stratix III Device I/O Features」、
「Stratix IV デバイス・ハンドブック」の章の「 I/O Features in Stratix IV Devices」、およ
び「Stratix V デバイス・ハンドブック」の章の「 I/O Features in Stratix V Devices 」を参
照してください。
次の項では、信号の終端オプションを示すために HyperLynx シミュレーションのア
イ・ダイアグラムを示します。アルテラは、シグナル・インテグリティとタイミン
グ・マージンを最適化するために、また不要な放出、反射、クロストークを最小限
に抑えるために信号の終端を推奨しています。
この項で示すアイ・ダイアグラムのすべては、およそ標準の FR4 PCB での 4 インチ・
トレースの 720 ps の伝播遅延と 50  のトレース用です。信号 I/O 規格は HSTL-15 で
す。
ポイント・ツー・ポイント信号の場合、アルテラでは、終端されていないスタブを
回避するために、レシーバの後の伝送ラインの末尾にフライバイ終端を配置するこ
とを推奨しています。ガイドラインでは、レシーバの 100 ps の伝播遅延以内にフラ
イバイ終端を配置することです。
推奨されていなくても、レシーバの前に終端を配置することができますが、終端さ
れていないスタブが残る場合があります。スタブの遅延は非常に重要であり、終端
とレシーバ間のスタブが効果的に終端されない場合、終了とレシーバ間のスタブが
効果的に終端されています。これにより、追加のリンギングや反射が発生されます。
スタブの遅延は 50 ps 未満でなければなりません。
この項で示されるアイ・ダイアグラムは最良の達成可能な場合を示し、製作公差に
より PCB ビア、クロストーク、および PCB 構造における変化のような他の低下させ
る効果が考慮されていません。
1
正しい機能を確実にするためにデザインをシミュレートします。
FPGA から QDR II SRAM コンポーネントへの出力
次の出力信号は、FPGA から QDR II SRAM コンポーネントへの出力信号です。
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■
ライト・データ
■
バイト・ライト・セレクト (BWSn)
■
アドレス
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信号終端
7–6
■
コントロール (WPSn および RPSn)
■
クロックの K/K#
アルテラは、VTT へのシングル・エンド・フライ・バイ 50  並列終端付きのライト・
クロックの K および K# を終端することを推奨しています。しかし、シミュレーショ
ンで、クロック・ペアがよく一致し、差動ルーティングされる場合は、差動終端を
考慮することができます。
HyperLynx シミュレーションのアイ・ダイアグラムは、終端オプションを使用してラ
イト・データとアドレス信号のシミュレーション例を示します。QDR II SRAM のライ
ト・データはダブル・データ・レートです。QDR II SRAM アドレスは、ダブル・デー
タレート（バースト長が 2）、またはシングル・データ・レート（バースト長が 4）
のいずれかです。
シミュレーションでは、ドライブ強度を下げるとアイ・ダイアグラムに有意差がな
いことを示します。すべてのアイ・ダイアグラムは、QDR II SRAM デバイスのレシー
バピンで表示されます。
図 7‒4 には、キャリブレートされた 50  OCT の出力ドライバを備えた Stratix IV
Class I HSTL-15 を使用してフライバイ終端された信号を示します。
図 7‒4. VTT にフライバイ 50  並列終端付きの 400 MHz でのライト・データ・シミュレーション
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信号終端
7–7
図 7‒5 に、キャリブレートされた 50  OCT の出力ドライバを備えた Stratix IV Class I
HSTL-15 を使用して終端されていない信号を示します。この非終端ソリューションは
推奨されません。
図 7‒5. 遠端終端なしの 400 MHz でのライト・データ・シミュレーション
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信号終端
7–8
図 7‒6 にキャリブレートされた 50  OCT の出力ドライバでの Arria II GXClass I HSTL-15
を使用して 250 MHz の低い周波数で終端されていない信号を示します。この終端さ
れていないソリューション、一部のシステムではすまずのですが、図 7‒4 で終端信号
の優れた品質と比較することができるように表示されます。
図 7‒6. 遠端終端なしの 250 MHz でのライト・データ・シミュレーション
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信号終端
7–9
図 7‒7 は、ポイント・ツー・ポイント接続との 175 MHz の周波数で終端されていない
信号を示します。Stratix IV デバイスを使用して、QDR II SRAM インタフェースは 350
MHz の最大サポート周波数があります。4 つのインタフェースのバースト長の QDR II
SRAM の場合、アドレス信号は 175 MHz で効果的に単一のデート・レートです。この
非終端ソリューションが推奨されていませんが、これを考慮に入れる必要がありま
す。FPGA の出力ドライバは、キャリブレートされた 50  OCT 付きの Class I HSTL-15
です。
図 7‒7. 遠端終端なしの 175 MHz での 4 の QDR II SRAM のバースト長のアドレス・シミュレーション
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信号終端
7–10
図 7‒8 には幅拡張モードで 2 つのコンポーネントで使用される一般的なトポロジーを
示します。アルテラは、スタブ TL20 と TL22 を一致することを推奨しますが、許容
可能なシグナル・インテグリティを達成するために許可される小さな違いが受入可
能です。
図 7‒8. 幅拡張モード・トポロジーで QDR II SRAM バースト長が 2 の場合のアドレス
Vt1
0.75 V
V
TL20
U25.1
R9
50.0 ohms
105.0 ps
U24.1
Stratix IV Device
CY7C1263v18_16A
TL19
TL21
50.0 ohms
720.0 ps
50 ohms
100 ps
TL22
U26.1
50.0 ohms
95.0 ps
CY7C1263v18_16A
50 ohms
図 7‒9 と図 7‒10 のアイ・ダイアグラムは、図 7‒8 に示すトポロジーを使用します。
図 7‒11 のアイ・ダイアグラムは、図 7‒8 に示すト R9 と TL21 の VTT 終端なしのトポロ
ジーを使用します。
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信号終端
7–11
図 7‒9 に、Stratix IV Class I HSTL-15 12 mA のドライバと V TT へのフライ・バイ 50  の
並列終端を使用して、QDR II SRAM のバースト長 2 の幅拡張のため、VTT へ平行に
50  の並列終端付きの 400 MHz の周波数でのアドレス信号を示します。
図 7‒9. Stratix IV デバイス Class I HSTL-15 12 mA のドライバと VTT にフライ・バイ 50  の並列終端を使用す
るアドレス・シミュレーション
図 7‒10 には、50  のキャリブレーション・ドライバとフライ・バイ 50  で Stratix IV
の Class I HSTL-15 を使用して QDR II SRAM のバースト長 2 の幅拡張の VTT へ平行に
50  の終端で 400 MHz の周波数でのアドレス信号を示します。VTT へ終端を並列。
波形のアイが大幅に最大（12mA）ドライブ強度の場合に比べて改善されます。
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信号終端
7–12
図 7‒10 に、QDR II SRAM のバースト長 2 の幅拡張の VTT に 50  の並列終端の 400MHz
の周波数でアドレス信号を示します (VTT への 50  キャリブレーション・ドライバお
よびフライ・バイ 50  並列終端との Stratix IV Class I HSTL-15 を使用する )。
図 7‒10. Stratix IV デバイス Class I HSTL-15 50  キャリブレーション・ドライバと VTT にフライ・バイ 50 
並列終端を使用するアドレス・シミュレーション
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信号終端
7–13
図 7‒11 は、50  のキャリブレーション・ドライバ付きの Stratix IV Class I HSTL-15 を
使用する QDR II SRAM のバースト長 2 の幅拡張の 400 MHz の周波数で終端されてい
ないアドレス信号を示します。この終端のないアドレスは、小さなアイがあり、推
奨されていません。
図 7‒11. Stratix IV Class I HSTL-15 50  キャリブレーション・ドライバおよび終端なしを使用するアドレス・
シミュレーション
QDR II SRAM コンポーネントから FPGA への入力
QDR II SRAM コンポーネントは、次の入力信号を FPGA にドライブします。
■
リード・データ
■
エコー・クロックの CQ/CQ#
ポイント・ツー・ポイント信号は、可能な場合で FPGA の並列 OCT を使用すること
を推奨します。並列 OCT（Arria II GX）をサポートしないデバイスの場合、および ×36
エミュレートされたコンフィギュレーション CQ/CQ# 終端の場合、アルテラは、VTT
にフライ・バイ 50  並列終端を使用することを推奨します。推奨されませんが、代
替オプションとして 50 ps の伝播遅延のショート・スタブ以下の並列終端を使用する
ことができます。入力のエコー・クロック、CQ および CQ# は差動終端を使用するこ
とはできません。
アイ・ダイアグラムは、FPGA レシーバ・ピンで示されます。また、QDR II SRAM 出
力ドライバは 50  の ZQ キャリブレーションを使用する Class I HSTL-15 です。QDR II
SRAM の読み出しデータは、ダブル・データ・レートです。
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信号終端
7–14
図 7‒12 には、Stratix IV デバイスとの並列 OCT キャリブレーション 50  を使用するフ
ライ・バイ終端信号の理想的なケースを示します。
図 7‒12. 50  並列 OCT 終端付きの 400 MHz でのリード・データのシミュレーション
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信号終端
7–15
図 7‒13 には、Arria II GX デバイスを使用する 250MHz での低い周波数で外部のディス
クリート・コンポーネントのフライ・バイ終端信号を示します。
図 7‒13. フライ・バイ 50  の並列終端の 250 MHz でのリード・データのシミュレーション
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信号終端
7–16
図 7‒14 に、Arria II GX デバイスを使用して 250 MHz の低い周波数で終端されていない
信号を示します。この終端ソリューションが推奨されていませんが、図 7‒13 で終端
信号の優れた品質と比較することができるように表示されます。
図 7‒14. 無遠端終端との 250 MHz でのリード・データのシミュレーション
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信号終端
7–17
終端方法
表 7‒2 および表 7‒3 は、ライト・データ（D）
、バイト・ライト・セレクト（BWS）、
リード・データ（Q）、クロック（K, K#, CQ, および CQ#）、およびアドレスおよびコマ
ンド（WPS と RPS）を含む主要な QDR II SRAM メモリ・インタフェース信号用の推奨
される終端手法をリストします。
表 7‒2. Arria II GX デバイスの推奨される終端
HSTL 15/18 S 規格
(1), (2)
FPGA エンド・
ディスクリート終
端
メモリ・エンド終
端
K/K# クロック
Class I R50 CAL
—
50 Parallel to VTT
ライト・データ
Class I R50 CAL
—
50 Parallel to VTT
信号の種類
Class I R50 CAL
—
50 Parallel to VTT
アドレス (3), (4)
Class I Max Current
—
50 Parallel to VTT
WPS, RPS (3), (4)
Class I Max Current
—
50 Parallel to VTT
Class I
50 Parallel to VTT
ZQ50
エミュレートされた
×36 (5)
Class I
50  Parallel to VTT
ZQ50
リード・データ (Q)
Class I
50  Parallel to VTT
ZQ50
—
—
ZQ50
BWS
CQ/CQ#
CQ/CQ#
QVLD (6)
表 7‒2 の注 :
(1) R は、効果的なシリーズの出力インピーダンスです。
(2) CAL はキャリブレーションされる OCT です。
(3) 幅の拡張設定については、アドレスとコントロール信号は、2 つのデバイスにルーティングされま
す。推奨終端は、バランスされた T または Y ルーティング・トポロジーのトレースの分割で VTT に
50  に平行です。アドレス信号がダブル・データ・レート、また 400 MHz のバースト長が 2 コン
フィギュレーションである場合、最小限のスタブ遅延や最適なシグナル・インテグリティを達成す
るために 2 つの QDR II SRAM コンポーネントのクラム・シェルの配置を使用することが推奨されま
す。クラム・シェルの配置は、PCB の反対側に配置されることにり、2 つのデバイスがお互いが
オーバーレイの場合です。
(4) この出力の UniPHY のデフォルト IP 設定は Max Current です。キャリブレーション出力付きの Class I
50  の出力は、単一のロードのトポロジーで通常、最適です。
(5) ×36 のエミュレートされたモードでは、CQ/CQ# 信号の推奨終端は、トレースの分割での VTT への
50  並列終端です（図 7‒15 を参照してください）。×36 DQ / DQS グループが FPGA でサポートされ
ていないとき、アルテラは、この終端を使用することを推奨します。
(6) QVLD は、UniPHY 実装との QDR II や QDR II+ SRAM で使用されません。
表 7‒3. Arria V、Stratix III、Stratix IV、および Stratix V デバイスの推奨終端 ( その１ )
HSTL 15/18 規格
(1), (2), (3)
FPGA エンド・
ディスクリート終
端
メモリ・エンド終
端
K/K# クロック
Class I R50 CAL
—
VTT への 50  パラ
レル
ライト・データ
Class I R50 CAL
—
VTT への 50  パラ
レル
BWS
Class I R50 CAL
—
VTT への 50  パラ
レル
信号の種類
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信号終端
7–18
表 7‒3. Arria V、Stratix III、Stratix IV、および Stratix V デバイスの推奨終端 ( その２ )
信号の種類
HSTL 15/18 規格
(1), (2), (3)
FPGA エンド・
ディスクリート終
端
メモリ・エンド終
端
アドレス (4), (5)
Class I 最大電流
—
VTT への 50  パラ
レル
WPS, RPS (4), (5)
Class I 最大電流
—
VTT への 50  パラ
レル
Class I P50 CAL
—
ZQ50
エミュレートされた
CQ/CQ# ×36 (6)
—
VTT への 50  パラ
レル
ZQ50
リード・データ (Q)
Class I P50 CAL
—
ZQ50
QVLD (7)
Class I P50 CAL
—
ZQ50
CQ/CQ#
表 7‒3 の注 :
(1) R は、効果的なシリーズの出力インピーダンスです。
(2) P は効果的なパラレル入力インピーダンスです。
(3) CAL は OCT キャリブレーションされる OCT です。
(4) 幅の拡張設定については、アドレスとコントロール信号は、2 つのデバイスにルーティングされま
す。推奨終端は、バランスされた T または Y ルーティング・トポロジーのトレースの分割で VTT に
50  に平行です。アドレス信号がダブル・データ・レート、また 400 MHz のバースト長が 2 コン
フィギュレーションである場合、最小限のスタブ遅延や最適なシグナル・インテグリティを達成す
るために 2 つの QDR II SRAM コンポーネントのクラム・シェルの配置を使用することが推奨されま
す。クラム・シェルの配置は、PCB の反対側に配置されることにり、2 つのデバイスがお互いが
オーバーレイの場合です。
(5) T この出力の UniPHY のデフォルト IP 設定は Max Current です。キャリブレーション出力付きの
Class I 50  の出力は、単一のロードのトポロジーで通常、最適です
(6) ×36 のエミュレートされたモードでは、CQ/CQ# 信号の推奨終端は、トレースの分割での VTT への
50  並列終端です（図 7‒15 を参照してください）。×36 DQ / DQS グループが FPGA でサポートされ
ていないとき、アルテラは、この終端を使用することを推奨します。
(7) QVLD は、UniPHY 実装との QDR II や QDR II+ SRAM で使用されません。
1
アルテラは、優れたシグナル・インテグリティを確保するため、システムの特定の
デザインをシミュレートすることを推奨します。
外部メモリ・インタフェース・ハンドブック
Vol 2: デザイン・ガイドライン
2012 年 5 月
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PCB レイアウトのガイドライン
7–19
FPGA 内の 2 つの ×18 DQS グループのエミュレートされるモードを使用する ×36
QDR II SRAM インタフェースでは、FPGA での 2 つの CQ/CQ# の接続および QDR II
SRAM デバイスからのシングル CQ/CQ# 出力があります。図 7‒15 に示すように、アル
テラは、分岐で FPGA に接近するトレース分割を備えたバランスされた T トポロジー
および並列終端を使用することを推奨します。
図 7‒15. エミュレートされた ×36 モード CQ / CQN 終端トポロジー
FPGA
TL2
QDRII Memory
CQ
VTT
(1)
TL1
(1)
TL1
CQ
TL2
CQ
TL2
CQn
VTT
CQ
TL2
CQn
図 7‒15 の注 :
(1) 信号に見られた反射および並列インピーダンス不連続を最小化するためには、FPGA デバイスに接近
のトレース分割を配置します。FPGA 入力が集中ロードとして表示されるように、TL2 を短くしておい
てください。
「 Planning Pin and Resource」の章の
f ×36 エミュレートされたモードについて詳しくは、
「Exceptions for ×36 Emulated QDR II and QDR II+ SRAM Interfaces in Arria II GX, Stratix III, and
Stratix IV Devices」のセクションを参照してください。
PCB レイアウトのガイドライン
表 7‒4 は、QDR II および QDR II SRAM の一般的なルーティング・レイアウトのガイド
ラインを示します。
1
2012 年 5 月
次のレイアウト・ガイドラインはいくつかの +/- の長さに基づいた規則が含まれてい
ます。PCB 実装の実際の遅延特性をシミュレートすることができない場合、これら
の長さに基づいたガイドラインは、最初のオーダーのタイミング近似のために使用
されます。彼らは、クロストークの任意のマージンが含まれていません。
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PCB レイアウトのガイドライン
7–20
1
アルテラは、特定の実装をシミュレートしたときに正確なタイムベース・スキュー
番号を取得することを推奨します。
表 7‒4. QDR II および QDR II+ SRAM レイアウトのガイドライン ( その１ )
パラメータ
ガイドライン
■
インピーダンス
■
■
■
デカップリング・パラ
メータ
電源
汎用配線
すべての信号プレーンは、50  でなければなりません（シングル・エンドは
±10%）。
すべての信号プレーンは 100  でなければなりません（差動は ±10%）。
使用しないビア・パッドは不要なキャパシタンスを発生させるので取り外しま
す。
インダクタンスを最小限に抑えるために、0402 サイズの 0.1 F を使用してくださ
い。
■
VTT 電圧デカップリングは、プルアップ抵抗の近くに配置します。
■
VTT とグランドの間にデカップリング・キャップを接続します。
■
他のすべての VTT ピンの 0.1 µF のキャップを使用します。
■
Altera Power Distribution Network (PDN) Design tool を使用して容量性デカップリング
を確認します。
■
GND および 1.5 V/1.8 V をプレーンとして配線します。
■
シングル・スプリット・プレーンのメモリには、20 ミル（0.020 インチまたは
0.508 ミリ）以上の間隔を空けて VCCIO を配線します。
■
VTT をアイランドとして配線するか、250 ミル（6.35 ミリ）の電源トレースを配線
します。
■
オシレータと PLL 電源をアイランドとして配線するか、100 ミル（2.54 ミリ）の
電源トレースを配線します。
■
すべての指定した遅延マッチングの要件は、PCB トレース遅延は、異なるレイヤ
の伝播、速度変動、クロストークが含まれています。PCB レイヤの伝播の変動を
最小限に抑えるために、同じネットグループからの信号が常に同じレイヤ上で
ルーティングすることを推奨します。同じネットグループの信号は同じイン
ピーダンス特性で異なるレイヤ上でルーティングする必要があると、把握実際
の伝播の遅延差に最悪の場合の PCB トレースの許容範囲をシミュレートする必
要があります。典型的な次のトレース遅延変動は 15 ps/inch インチのオーダーで
す。
■
45° の角度で配線してください。90° で配線しないでください。
■
45° の角度を（90° の角ではなく）を使用します。
■
クリティカル・ネットやクロックには T-Junctions を回避してください。
■
150 ps 以上（約 500 ミル、12.7 ミリ）の T-Junctions を回避してください。
■
スプリット・プレーンを横切るように配線しないでください。
■
システム・リセット信号の近くに他の信号のルーティングを制限します。
■
メモリ信号は、PCI またはシステム・クロックに 0.025 インチ（0.635 ミリ）以上
近づけて配線しないでください。
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PCB レイアウトのガイドライン
7–21
表 7‒4. QDR II および QDR II+ SRAM レイアウトのガイドライン ( その２ )
パラメータ
ガイドライン
クロック配線
外部メモリの配線ルー
ル
最大トレース・レング
ス
■
外層ランレングスと内層のルートクロックは 150 ps 以下に（約 500 ミル、12.7 ミ
リ）配線してください。
■
これらの信号は、他のネットから 10 ミル（0.254 ミリ）の間隔を維持する必要が
あります。
■
クロックは ±5 ps または約 ±25 ミル（0.635 ミリ）のクロック・ペア間のレングス・
マッチングを維持する必要があります。
■
相補クロックは ±2 ps または約 ±10 ミル（0.254 ミリ）の P と N の信号間のレングス・
マッチングを維持する必要があります。
■
K, K#クロックのために50 ps未満 (約250ミル、6.35ミリ )にQDR II SRAMコンポーネ
ント上のピンからスタブ終端抵抗 (VTT) までの距離を維持してください。
■
K, K#クロックのために100ピコ未満(約500ミル、12.7ミリ)にQDR II SRAMコンポー
ネント上のピンからフライバイ終端抵抗 (VTT) までの距離を維持してください。
■
エコー・クロックの CQ, CQ# のために 50 ps 未満 ( 約 250 ミル、6.35 ミリ ) に QDR　II
SRAM コンポーネント上のピンからスタブ終端抵抗 (VTT) までの距離を維持して
ください（外部のディスクリート終端を要求する場合）。
■
エコー・クロックの CQ, CQ# のために 100 ps 未満 ( 約 500 ミル、
12.7 ミリ ) に QDR　II
SRAM コンポーネント上のピンからフライバイ終端抵抗 (VTT) までの距離を維持
してください（外部のディスクリート終端を要求する場合）。
■
ライト・データ、バイト・ライト・セレクト、またアドレス / コマンド信号グ
ループのために 50ps 未満 ( 約 250 ミル、6.35 ミリ ) に QDR　II SRAM コンポーネ
ント上のピンからスタブ終端抵抗 (VTT) までの距離を維持してください。
■
ライト・データ、バイト・ライト・セレクト、またアドレス / コマンド信号グ
ループのために 100ps 未満 ( 約 500 ミル、12.7 ミリ ) に QDR　II SRAM コンポー
ネント上のピンからフライバイ終端抵抗 (V TT) までの距離を維持してください。
■
リード・データ信号グループのために 50 ps 未満 ( 約 250 ミル、6.35 ミリ ) に QDR　II
SRAM コンポーネント上のピンからスタブ終端抵抗 (V TT) までの距離を維持して
ください。
■
リード・データ信号グループのために 100ps未満 (約 500ミル、12.7 ミリ)に QDR　II
SRAM コンポーネント上のピンからフライバイ終端抵抗 (VTT) までの距離を維持
してください。
■
QDR II SRAM のデータ / アドレス / コマンド・グループのための並列度のルールは
次のとおりです。
■
■
???????0.1 ?????????4 ???????????????1×???
■
???????0.5 ?????????5 ???????????????1×???
■
???????0.5?1.0 ?????????5 ???????????????2×???
■
???????1.0?6.0 ?????????5 ???????????????2×???
6 インチの QDR II SRAM コンポーネントへの FPGA からすべての信号の最大トレー
ス・レングスを保持します。
表 7‒4 に示すレイアウトのガイドラインを使用して、次のレイアウトのアプローチを
推奨します。
1. K/K# クロックを配線して、出力信号のグループにターゲット・トレースの伝播遅
延として設定します。
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PCB レイアウトのガイドライン
7–22
2. K/K# クロックと同じレイヤ上でライト・データ出力信号のグループ（write
data, byte write select）を配線します（±10 ps の K/K# トレースのスキュー以
内）。
3. K/K# クロックと同じレイヤ上にアドレス / コントロール出力信号グループ
。
（address, RPS, WPS）を配線します（±20 ps の K/K# トレースのスキュー以内）
4. CQ/CQ# を配線して、入力信号のグループにターゲット・トレースの伝播遅延と
してクロックを設定します。
5. CQ/CQ# クロックと同じレイヤ上でリード・データ出力の信号グループ（read
data) を配線します（±10 pss の CQ/CQ# トレースのスキュー以内）。
6. 出力と入力グループは同一の伝播遅延を持つ必要はありませんが、それぞれのグ
ループ内の密接に一致したすべての信号があることが必要です。
表 7‒5 と表 7‒6 には、信号のグループの間にゼロ・スキューが存在するという前提で
QDR II および QDR II+ インタフェースの典型的なマージンを示します。
表 7‒5. バースト・レングス 2 の QDR II SRAM インタフェースの標準的な最悪のケースのマージン
スピード・
グレード
周波数 (MHz)
標準マージンのアドレ
ス / コマンド (ps)
標準マージン
のライト・
データ (ps)
標準のマージ
ンのリード・
データ (ps)
I5
250
± 240
± 80
± 170
×36 エミュレー
トされた
Arria II GX
I5
200
± 480
± 340
± 460
Stratix IV
—
350
—
—
—
×36 エミュレー
トされ
た Stratix IV
C2
300
± 320
± 170
± 340
デバイス
Arria II GX
Arria II GX
表 7‒6. バースト・レングス 4 の QDR II+ SRAM インタフェースの標準的な最悪のケースのマージン
スピード・
グレード
周波数 (MHz)
標準マージンのアドレ
ス / コマンド (ps) (1)
標準マージン
のライト・
データ (ps)
標準のマージ
ンのリード・
データ (ps)
Arria II GX
I5
250
± 810
± 150
± 130
×36 エミュレー
トされた
Arria II GX
I5
200
± 1260
± 410
± 420
Stratix IV
C2
400
± 550
± 10
± 80
×36 エミュレー
トされた　Stratix IV
C2
300
± 860
± 180
± 300
デバイス
表 7‒6 の注 :
(1) 彼らがシングル・データ・レートであるため、4 デザインの QDR II + SRAM のバースト・レングスは、アドレス信号に大きな
マージンがあります。
他のデバイスおよびスピード・グレードは通常、表 7‒5 と表 7‒6 に示すより高いマー
ジンがあります。
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改訂履歴
1
7–23
アルテラは、完全に実装されるUniPHY インタフェース付きのQDR II や QDR II + SRAM コ
ントローラを使用してプロジェクトを作成し、デザインの実際のマージンを決定す
るためにインタフェースのタイミング・マージンを観察することを推奨します。
この章の推奨事項はシミュレーションに基づきますが、任意のボード・デザインに
最適な終端方法、ドライブ強度設定、およびロードのスタイルを決定する際には、
同じ一般的な原理を適用することができます。さらに、まだデザインのシグナル・
インテグリティの品質を決定するために、この知識で武装しても、IBIS または
HSPICE モデルのいずれかを使用して、シミュレーションを実行することが重要で
す。
改訂履歴
表 7‒7 に、本資料を改訂履歴を示します。
表 7‒7. 改訂履歴
バー
ジョン
日付
変更内容
2011 年 11 月
4.0
Arria V 情報を追加。
2011 年 6 月
3.0
Stratix V 情報を追加。
2010 年 12 月
2.0
メンテナンスのアップデート。
2010 年 7 月
1.0
初版。
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