メモリの大革命 3 次元 NANDフラッシュ厚木エレクトロニクス / 加藤　俊夫 1. はじめに～メモリの全般状況～さくして集積度を上げるためには、キャパシタの面積をで本レポートは、3 次元 NAND フラッシュ・メモリ（以下、利用するトレンチ型や、基板の上部にキャパシタを重ねる 3D-NAND フラッシュ）について詳しく説明するのが目的スタック型が用いられ、さらに誘電率の高い材料も用いらであるが、メモリに詳しくない方のために、まず最初に半導れて、プロセスが複雑になってきている。きるだけ小さくする必要があり、トレンチを掘って側面を体メモリ全般について簡単に述べておく。現在、半導体メモリといえば、 DRAM（Dynamic Random 2. SRAM Access Memory）、SRAM（Static Random Access SRAM は、図 2 のようにフリップフロップ回路である。 Memory）、フラッシュの 3 種類が主なタイプで、それ以外フリップフロップというのは、ぎったんばったんと動くに FeRAM（Ferro-electric RAM）などもあるが、まだ主流シーソーのことで、図の MOS・Q1 が ON になれば、MOS・製品ではないので、ここでは省略する。 Q2 が OFF になり、Q １が OFF なら、Q ２が ON になる。このように、どちらが「ぎったん」で、どちらが「ばったん」かに 1. DRAM よって ON-OFF を決めるメモリである。動作速度が速く安 DRAM の 1 ビットは図 1 のように、MOS トランジスタ定した動作が期待されるので、キャッシュメモリとして良とキャパシタで構成されている。MOS は、ビット線とワーく用いられている。最近のロジック系の LSI では、チップド線がアクセスされた時に導通して ON 状態になるスイッ面積の半分ぐらいが SRAM で占められている場合があるチの役目を行っている。その時、キャパシタに電荷が貯まっようである。SRAM の問題点は、MOS6 個で 1 ビットであているかどうかで ON か OFF と検知される。MOS が導通るから、ビットあたりの面積が大きく、集積度を問題にするしていない時もキャパシタは完全には絶縁されていないの用途には向いていないという点である（MOS4 個と抵抗 2 で、電荷が逃げていく。そこで、電荷が失われる前に再度書個からなる SRAM もある）。き込む必要がある。これをリフレッシュと呼んでおり、1 以上、DRAM と SRAM の説明で分かるように、どちらも秒間の数十～数百回も行う必要があることから、Dynamic 電源が繋がって動作している場合はメモリの状態が保たれ RAM と呼んでいる。キャパシタの容量が大きければ、頻繁るが、電源を切るとメモリが消えてしまう。これを揮発性にリフレッシュする必要がなくなるが、1ビットの面積を小と呼んでいる。図 1　DRAM のビット構成 42 図 2　SRAM のビット構成 3. フラッシュ・メモリ ON 状態にすればいいわけである。このように、順次送ってフラッシュ・メモリは、現在、おもに用いられている構造いけば、すべての MOS にアクセスすることができる。は図 3 のようなフローティング・ゲート（Floating Gate ＝ここで、図 5 の回路図をよく眺めていただきたい。通常、浮遊ゲート、以下、FG）型である。通常の MOS のゲート電 MOS はソース、ドレイン、ゲートの 3 つの端子が出ている極と Si 基板（チャンネル）との間に、どこにも繋がっていなが、この NAND フラッシュの回路では、ソースとドレインい FG があり、この FG に電荷を貯めると、周りが SiO2 の絶が全 MOS に共通で、それぞれの MOS には FG のみの電極縁物なので電荷が逃げる心配がない。電源を切ってもメモが繋がっている。したがって、1 ビットに 1 配線ですむのリが消えないので、不揮発性メモリと呼ばれている（Non で、構造がきわめて簡単なものになり、集積度を上げるには Volatile ＝以下、NV）。FG に電荷を貯める方法は、Si 基板理想的な構造である。微細化が進むと DRAM よりも集積と FG の間は非常に薄い SiO2 膜（数 nm 以下）なので、高電度が上がり、今や集積度ではナンバーワンのメモリとなっ圧を掛けてトンネル効果で電子を移動させる。電荷を引ている。さらに、FG に蓄えた電荷量は「有、無」の２値ではき抜く時も同様である。絶縁物なのに電流が流れるのはなく、「多い、少ない、ゼロ」のように、多値の情報を記憶する不思議であるが、ファウラー・ノルドハイム・トンネリングことができる。これにより、1 個の MOS を 2 ビットとして（Fowler-Nordheim Tunneling) と呼ばれる量子トンネル働かせれば、集積度が 2 倍に増えたことになる。これを ML 効果を利用しているからである。（Multi Level）と呼ぶ。このような努力により、最近は 1 枚フラッシュ・メモリには、NOR 型と NAND 型があるが、のチップで 128Gbit（Giga bit、1280 億ビット）という高本稿では省略する。NOR と NAND の言葉自体についてご集積度の製品が生産されている。存じない方は、ぜひデジタル回路の基礎を勉強していただきたい。 2.NAND フラッシュ・メモリ 1. NAND フラッシュの構造と特徴まず、NANDフラッシュのビット構成を図4に示す。ワード線が隣接する MOS でソースとドレインを共有され、長く繋がっている。この繋がりは String（ストリング）と呼ばれており、数十個の MOS からなっている。動作については図 5 に示す。ビット線を選択するには、まず、同図の選択線に繋がっている MOS を ON にする。ついで、FG をもっている NV-MOS のうち、2 ～ N までのゲートに電圧を加えて ON にする。この ON 状態を太線で表したのが図 5 である。図 4　NAND 型フラッシュ・メモリの回路図この状態は MOS1 がアクセスされたことを意味しており、書き込みや読み出しを行うことができる。次に、MOS2 にアクセスするためには、MOS2 以外のすべての MOS を図 3　FG（フローティングゲート）型フラッシュメモリ図 5　NAND フラッシュの動作 43 ○ちょっと豆情報フラッシュ・メモリの発明者として、舛岡富士雄氏（当時東芝、現東北大学）が知られているが、半導体エネルギー研 3.NAND フラッシュ・メモリの積層膜による立体化究所の山﨑舜平氏が 1970 年に出願された特許がはるか 1. V-Channel に早く、「絶縁膜で囲まれたフローティング・ゲートを持つこれまでの NAND フラッシュは、Si ウエハ上に MOS をメモリ」となっているので、まさに現在のフラッシュであ形成するプレーナ型であったが、積層して MOS を積む巧る。舛岡氏が NAND フラッシュを発明されたのは 1984 妙な方法が、2007 年の VLSI Tech. IEEE において、（株）年のことである。当時の不揮発性メモリは、フローティン東芝が BiCS（Bit Cost Scalable）と呼ばれる新構造のグ・ゲートに電荷を貯める原理は現在と同じであったが、 NAND フラッシュ・メモリを発表した。これが本レポート紫外線消去の EPROM（Erasable Programmable Read の中心話題である。 Only Memory) で、紫外線光が入るようにパッケージに窓その後、サムスンはTCAT （Terabit Cell Array Transistor）が開いており、消去するのに 30 秒もかかった。それを電気や、ハイニックスが SMArT（Stacked Memory Array 的に一括消去できるようにした訳で、一括消去が写真のフ Transistor）と名付けた同様の NAND フラッシュ・メモラッシュのようなので舛岡氏により「フラッシュ」と命名さリを発表した。V-Channel（Vertical Channel ＝縦方向れた。当時から、舛岡氏は「将来、フラッシュ・メモリは広くチャネル）と呼ばれる構造である。この構造は、これまで普及し、磁気ディスクを置き換えていく」と主張されていたの NAND フラッシュはもちろんのこと、それ以外の MOS のが、今や実現しつつある。 LSI とも大きく異なり、同じ建物でも平屋の我が家とスカイツリータワーほどの違いがある。以下に、ていねいに説明 2. 微細化の限界と SONOS 構造したいと思う。図 3 で示した構造の NAND フラッシュは、FG 構造の NV-MOS がびっしり並んでいるため、微細化により集積 2. BiCS の構造度を上げていくと、隣のビットとの間隔が狭くなってきて図 7 に概略の構造を示す。Si 基板上に、SiO2 ／ Poly-Si しまい、その結果、隣接するセル同士が電気的な干渉を起の層を連続的に積層する。積層数は、最近のサムスンの発こし、セル・トランジスタの閾値電圧がシフトしたり、隣の表では 24 層となっているが、さらに多い方がビット数がビットの情報との混信が起こるようになる。このため、以多くなる。平板状の Poly-Si は、NV-MOS のコントロール前は、NAND フラッシュの微細化は 50nm が限度で、それ電極になり、SiO2 はその間の絶縁物となる。その積層膜の以上は無理であるといわれていた。しかし、現在は 20nm 上から下までホール（Hole ＝孔）をエッチングする。ホー以下の製品も生産されており、15nm 程度に微細化してもルの開口寸法は 50nm 程度と思われ、深さとの比（Aspect 製品化可能と思われている。このように、限界といわれて Ratio）は、50 程度になっていると推定している。次に、も、それを突破するのが半導体開発の常である、ということホールの中に、図 8 のように SONOS 構造を形成する。ができるだろう。 SiN 膜は、先に述べた SONOS 構造の電荷をトラップするそのため、FG 構造ではない、まったく別の構造の SONOS 膜となり、SiO2 膜は、トンネル電流が流れるように 10nm 構造のフラッシュが注目されている。SONOS は、SiSiO2-SiN-SiO2-Poly-Si の略で、その構造は図 6 に示すとおりである。Poly-Si でできた FG の代わりに SiN が用いられている。SiN は、Stoichiometry（化学量論的）は、Si3N4 となるが、実際の膜は Si：N が 3 対 4 ではなく、9 対 10 のように、Si rich になっている。このため、Si の 4 本ある結合手のうち、結合にあずかれない手、すなわちダングリング・ボンド（Dangling Bond ＝未結合手）が多数生じ、そこに電子がトラップ（Trap ＝捕獲）される。SiN 中に電荷がトラップされているか否かが ON-OFF の情報となる。SiN 構造の NV メモリは、FG 型より微細化が可能といわれている。 44 チャネルからトラップの多い SiN 膜へ、薄い SiO2 膜をトンネル電流となって、電子が注入される図 6　SONOS 構造のフラッシュ・メモリ以下の薄膜や、コントロール・ゲートからの電界を強めるたチャンネルが N 型不純物をわずかにドーピングした Poly- め極めて薄い膜になっている。図の縦方向の Poly-Si が、 Si であり、粒界のトラップ密度が高いため電子の移動度は MOS のチャンネルになる部分で、通常の平面 MOS とは異低く、MOS の閾値特性（Vth）がばらつくことになり、このなりホールの中で縦になっているので、V － Channel（縦対策として Poly-Si 層を 10nm 程度と非常に薄くしてトチャンネル）と呼ばれる。また、コントロール電極からの導ラップ数を減少させている。通を上面に取り出すため、チップ端に階段状にエッチングこれは中空円筒の構造となることから、マカロニ型と呼し電極を取り出す。んでいるようである。マカロニであれば中心部に空洞があこの NV-MOS の動作を説明すると、Poly-Si の柱と板状れば料理の味付けに最適であるが、LSI では後の工程に支障の電極の交点が、Poly-Si をチャンネルとする SONOS のをきたすため、SiO2 などの絶縁物で埋めている。平面状に MOS となる。1 本の Poly-Si 柱には、この MOS が多数直積層されたゲート電極となる Poly-Si は、金属電極の役割な列に連続して接続されて NAND ストリングとなる。最近ので抵抗を下げるため、高濃度の P 型不純物をドーピングのサムスンの 120Gbit の NAND フラッシュの発表では、していると思われる。この Poly-Si 柱が 25 億個（2.5Giga 個）あり、ゲート電極が説明が少々込み入って分かりにくかったかもしれない 24 層で、2 ビットの ML（Multi　Level）であるから、2.5 が、皆さんの頭脳は、筆者と違って一度読んだところは消え × 24 × 2 ＝ 120Gbit のチップになる。V-Channel では、ない不揮発性なので大丈夫だろう。 3. 3D-NAND フラッシュの製造プロセスと歩留まり東芝は、2007 年に BiCS の発表を行い、その後も三重工場で量産すると何度か発表したが、6 年後の今になっても量産に至っておらず、やはり量産のためのプロセス技術の開発が思うように進んでいないものと思われる。この間、サムスンが一足先に量産開始を発表したが、本当に歩留まりが上がり、適正な価格で大量の３ D-NAND が出荷されるのか、まだ疑問視する意見もある。それだけ、歩留まりは大問題であると思わ図 7　3D-NAND フラッシュの概略図れる。（1）多層膜の生成 SiO2 と Poly-Si を順に積んでいくわけであるが、その厚みは SiO2 が 60nm、Poly-Si が 40nm 程度だろうと筆者は推定している。SiO2 は厚いほど絶縁が完全に行われるが、ホールの深さが深くなりアスペクト比が大きくなるので、エッチングや穴埋め CVD が大変難しくなる。コントロール電極用 Poly-Si の厚さはチャンネル長さを決めることになり、微細化することも可能と思われるが、MOS の安定動作には、40nm 程度が適当だろうと思う。この結果、 60 ＋ 40 ＝ 100nm となり、24 層なら 2400nm がホールの深さとなる。多層膜の平坦性を保つことや、異物混入図 8　3D-NAND フラッシュ、SONOS 構造（Si-SiO2-SiN-SiO2-Si）を防ぐことなど、単層膜の CVD にはない難しさがあると思われる。 45 コントロール電極は、抵抗を下げるため、Ni や Co のシまず、Si 側の SiO2 膜は、電子がトンネル効果で注入されリサイドが用いられる可能性がある。将来的にはグラる膜であるから、膜厚はきわめて薄く、かつ高電圧で破壊がフェンも考えられ、検討されているようである（グラフェ進まないように緻密な膜が要求される。できれば高温熱ンは、カーボンが平面状に並んだ単結晶で、電気抵抗が金酸化のような緻密な膜が望ましいと思われるが、微細な膜属よりはるかに低いので、電極として用いればメリット厚の均一性を考量して ALD（Atomic Layer Deposition がある）。＝原子層堆積）が用いられるであろう。次いで、SiN は、緻密さでは LPCVD（Low pressure CVD ＝減圧 CVD）が（2）アスペクト比の大きいホールのエッチング勝るが、ダングリング・ボンドを多く形成するため、通常のホールの形状を推定すると、深さは 24 層なら 2400nm PCVD（Plasma CVD）が用いられると思われる。しかし、程度と推定され、ホール径は 50nm とすると、アスペクト比ホールの側面に均一な膜を形成するのはそれなりの高度な（Aspect Ratio ＝深さ対開口の比）は 48 となる。トレン技術が要求される。チ型 DRAM では、この程度のホールをエッチングした経験があるかもしれないが、3D-NAND フラッシュの場合は、被（4）チャンネルエッチング材料が均一な結晶ではなく異物質の多層膜であ MOS のチャンネルは Poly-Si を用いることになるが、るため、その難しさは比較にならない。筆者の推定すると半導体は歴史始まって以来、常に良質な単結晶を求めてきころでは、図 9 のように正常な形状ばかりでなく、いろいろたのと、まるで正反対である。ホールの内部にエピタキシな不良形状がありうる。SiO2 と SiN の積層物質のエッチなどで単結晶を作成することはとても考えられないので、ングであるから、単一のエッチングガスで均一にエッチンチャンネルは Poly-Si となる。MOS のチャンネルが単結グできるとは限らないので、実際のエッチング形状は図 9 晶でないのは不都合な点がいろいろ出てくる。Poly-Si ののようになっていると思われる。また、300mm ウエハ全厚さを 10nm 以下に薄くするため ALD で正確に膜厚を制面にわたってエッチングガス（プラズマの荷電粒子）が垂直御し、できるだけ単結晶に近い性質にしなければならないに入射しなければならないから、この制御もかなり難しく、ことは、先に述べた通りである。ひとつ間違えると斜めエッチングになってしまう。（5）電極取り出しの工夫（3）ONO 膜の製作と問題点コントロール・ゲートの電極取り出しは、図 7 にように数 ONO 膜の生成は、NAND フラッシュの性能を決める、十段の段差から取り出す必要があり、このような構造は過去もっとも重要なプロセスである。重要なノウハウの部分での LSI では経験がない。段差を実現するには、厚いフォトレあるため各社のプロセスの詳細は不明だが、筆者は次のように推定している。図 9　ホール・エッチングの異常の数々 44 図 10　フォトレジストのスリム化により、段差形成ジストでマスクし、エッチングの度にフォトレジストがサイドエッチングされて細ることにより、繰り返しエッチングで 4.NAND の将来図 10 のように段差構造を作ることである。この方法だと、 1. 3D-NAND フラッシュの性能についてフォトレジスト工程が 1 回ですむ。段差ができると厚い絶サムスンの発表によると、10nm 世代の浮遊ゲート縁膜を被せて、上から順にトレンチをエッチングする。厚い NAND フラッシュに比べて、動作信頼性を 2 ～ 10 倍、書絶縁物はウエハ全面に付着するので、CMP で削って平坦化き込み速度を 2 倍に改善できるとし、セルの寿命を示す書する。次に、ホールのエッチングでは、浅いホールから深いき込み回数（耐久年限）は製品ごとに最低 2 倍から最大 10 ホールまで図 11 のように数十回のエッチングが必要にな倍以上に向上する、一方、消費電力は半分に減らせるといり、そのたびにフォトレジストでマスクする必要がある。しう。しかし、3D-NAND は、これまで用いられてこなかったかし、図 12 のような巧妙な案が発表されており、フォトレジ SONOS 構造であり、用いられてこなかった原因があるわストの回数が大幅に減らすことができる。けで、その方がすぐれているという理屈はあり得ない、という反論もある。また、肝心の MOS のチャンネルが単結晶ではないのも不利な点だろう。したがって、性能の優劣を云々するのはまだ早計というべきで、ユーザーの検討を待ちたいと思う。なお、今回は SONOS 構造のみを紹介したが、FG（フローティング・ゲート）型の 3D － NAND フラッシュも開発されている。かなりトリッキーなプロセスと思われるので、主流技術となるかどうか疑問に思っているが、図 13 にその構造図のみを載せておく。 2. コストについて LSI のコストは、一般に設備投資額と歩留りが大きな影響を与える。3D － NAND フラッシュの場合の投資額について考えると、リソ図 11　階段状ホールの形成方法（1 段ずつエッチングする方法）グラフィは数十 nm 程度のパターンであるか SiO2/Poly-Si の多層膜のエッチングで、SiO2 をサイドエッチングして凹ませ、そこへ Poly-Si を埋め込んでフローティング・ゲートにした構造図 12　エッチング回数を減らした階段状ホールの形成方法図 13 フローティング・ゲートの 3D-NAND フラッシュ 45 ら巨額な投資が必要な微細加工の必要がない。従来から使り、サムスンは Tera bit を視野に入れた戦略を考えているわれているＡｒＦのステッパで十分に間に合い、Double ようである。 Patterning も必要ない。一方、CVD とエッチングは、従来また、ReRAMへ期待するという意見もある。3D-NAND の装置でも工夫すれば間に合うかもしれないが、多層連続フラッシュは、SiN に電荷を蓄えるメモリであるが、抵抗の膜付けや、多層膜エッチングなどはこれまでにないプロセ変化を利用した ReRAM を用いたフラッシュ・メモリなどスであるから、専用の特殊な装置が必要だろうと思われる。が活発に検討されており、SiN 型と置き換わる可能性があ CMP なども特別な仕様の装置が必要かもしれないが、総合る。ReRAM についても、いずれ機会があれば本誌で取りすると投資額はリソグラフィが簡単であるから、あまり大上げたいと思う。きくないと考えられる。いずれにせよ、フラッシュ・メモリは、Giga bit 時代から歩留まりの点では、仮にホールが 25 億個とするとすべて Tera bit 時代へと大変革が起こると予想される。合格するとは考えられないため、冗長回路を設けておき、不良ビットを合格ビットに置き換える方法が行われる。ただし、冗長回路をどの程度の割合で導入するかは、歩留まりに依って決まるが、やたらに多くすることもできない。歩留まりがこれまでのプレーナ型に追いつくのは容易ではないと思われる。そこで、筆者のまったくのあてずっぽうではあるが、コスト推移について図 14 のような経過を辿るのではないかと考えている。 3. NAND フラッシュの今後 NAND フラッシュ・メモリのビット需要は、スマートフォンなどの携帯電話機やタブレット端末の二つだけで全体の 50 ％を占め、ますます増えつつある。さらに中長期的にはサーバなどのインフラ側でも NAND フラッシュ・メモリの採用が進むと考えられる。したがって、10 年ぐらいのレンジで考えれば総ビット数は桁違いの量が要求されると思われ、生産工場をいくら増やしても追いつかず、3D 化などの技術革新で対応する必要がある。以前の東芝の発表では、 2015 年に 512G ビットの大容量品を実現するとしてお ①歩留まりが向上せず、2017 年でも Planer 型に追いつけない場合 ② 2016 年頃に追いつく場合 ③きわめて順調に量産が立ち上がった場合図 14　Planer 型と 3D-NAND のコスト比較 44