ア プ リ ケーシ ョ ン ノ ー ト : Spartan-6 および 7 シ リ ーズ FPGA
D‐PHY ソ リ ュ ーシ ョ ン
著者 : Marc Defossez
XAPP894 (v1.0) 2014 年 8 月 25 日
概要
MIPI (Mobile Industry Processor Interface) は、MIPI ア ラ イ ア ン ス が策定 し た シ リ アル通信 イ ン タ ーフ ェ イ ス規格です。FPGA
では MIPI を実装す る こ と で、 カ メ ラ シ リ アル イ ン タ ーフ ェ イ ス (CSI) ま たはデ ィ ス プ レ イ シ リ アル イ ン タ ーフ ェ イ ス
(DSI) と 呼ばれ る カ メ ラ お よ びデ ィ ス プ レ イ 用の標準的な接続媒体を提供 し ます。
こ の 2 つの イ ン タ ーフ ェ イ ス規格は、 D-PHY と し て知 ら れてい る PHY 仕様を使用 し ます。 D-PHY 仕様は、 モバ イ ル デバ
イ ス内部の コ ン ポーネ ン ト におけ る 通信相互接続に柔軟かつ低 コ ス ト な高速シ リ アル イ ン タ ーフ ェ イ ス ソ リ ュ ーシ ョ ン
を提供 し ます。
現在の FPGA には、 D-PHY を ネ イ テ ィ ブ サポー ト で き る I/O が あ り ま せん。 MIPI を備え た カ メ ラ やデ ィ ス プ レ イ コ ン
ポーネ ン ト を接続す る には、 FPGA レーンの外側に別コ ン ポーネ ン ト を使用 し て、 D-PHY ハー ド ウ ェ ア仕様を実装す る 必
要があ り ます (図 1 参照)。 D-PHY の レーン制御 ロ ジ ッ ク と し て機能す る デザ イ ンは、 図 1 に示す よ う に FPGA 内に実装で
き ます。
X-Ref Target - Figure 1
PPI
(Appendix)
Data In
Data Out
TX Ctrl Logic
Data
IF
Logic
LP-TX
Esc Encoder
Sequences
IC Supply Voltage (1.2V-3.3V+)
TX
HS-Serialize
HS-TX
Dp
Dn
Clocks-in
HS-Deserialize
Data
Sampler
Clocks-out
HS-RX
RT
Low-power Signaling Level (e.g. 1.2V)
RX
Max LP-RX High
Esc Decoder
LP-RX
Control-in
Control-out
Minimum LP-RX Low Threshold
Ctrl Decoder
Ctrl
IF
Logic
State Machine
(Incl. Enables,
Selects and
System Ctrl)
HS Diff. Swing (e.g. 200mV)
LP-CD
CD
HS Common
Level
(e.g. 200 mV)
Reference Ground
Error Dectect
Protocol
Side
Lane Control & Interface Logic
Lane Side
X894_01_080414
図 1 : D‐PHY の概要
本資料は表記のバージ ョ ンの英語版を翻訳 し た も ので、内容に相違が生 じ る場合には原文を優先 し ます。 資料に よ っ ては英語版の更新に対応 し ていない も のがあ り ます。 日本
語版は参考用 と し て ご使用の上、 最新情報につ き ま し ては、 必ず最新英語版を ご参照 く だ さ い。
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1
は じ めに
は じ めに
こ のアプ リ ケーシ ョ ン ノ ー ト では、標準の FPGA I/O (差動お よ びシ ン グルエン ド ) と 接続す る 外部ハー ド ウ ェ ア を使用 し 、
「D-PHY Version 1.00.00」 (2009 年 5 月 14 日) 仕様に準拠する FPGA MIPI D-PHY ソ リ ュ ーシ ョ ン を提供 し ます。
重要 : こ こ で示す手法を ほかのアプ リ ケーシ ョ ン に適用す る 場合は、 正 し く 評価 さ れた コ ン ポーネ ン ト を使用 し て く だ さ
い。
DSI および CSI の概要
DSI は、 ア ク テ ィ ブ マ ト リ ク ス デ ィ ス プ レ イ モジ ュ ールな ど のペ リ フ ェ ラ ル と ホ ス ト プ ロ セ ッ サ を接続する 高速シ リ ア
ル イ ン タ ーフ ェ イ ス です。 DSI は物理的な通信層 と し て D-PHY を使用 し ます。 ホ ス ト と ペ リ フ ェ ラ ル間の情報転送は、
1 本ま たは複数のシ リ アル デー タ レーン と 1 本の ク ロ ッ ク レーンで構成 さ れます。
ト ラ ン シーバーの通信セ ッ シ ョ ンの合間に、 差動デー タ / ク ロ ッ ク レーン を低電力 (LP) ト ラ ン シーバー ス テー ト へ (ま た
は LP ト ラ ン シーバー ス テー ト か ら ) 切 り 換え る こ と がで き ます。 高速デー タ を ア ク テ ィ ブに送信ま たは受信 し ない場合、
イ ン タ ーフ ェ イ ス はア イ ド ル ス テー ト にす る 必要があ り ます。 図 2 に高速伝送の基本構造を示 し ます。 DSI イ ン タ ーフ ェ
イ ス のデー タ レーンは、 1、 2、 3、 ま たは 4 本が可能です。 よ り 幅の広い イ ン タ ーフ ェ イ ス を構成する には、 1、 2、 3、 ま
たは 4 レーンの倍数を使用 し ます (た と えば、 8 デー タ レーンは 1*8 レーン ま たは 2*4 デー タ レーン と し て作成可)。
デー タ レーンが 0 の場合のみ、 低電力デー タ 伝送で双方向のデー タ 転送がサポー ト さ れます。
X-Ref Target - Figure 2
Master, Application, or Baseband
Processor
Slave, Peripheral (Such As Display)
High-Speed
Data Links
Datan+
Datan–
Datan+
Datan–
Data0+
Data0–
Data0+
Data0–
Clock+
Clock–
Clock+
Clock–
X894_02_080414
図 2 : 基本的な DSI イ ン タ ー フ ェ イ ス構造
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2
DSI お よび CSI の概要
ホ ス ト と デ ィ ス プ レ イ ペ リ フ ェ ラ ル間のすべての リ ン ク は、 ホ ス ト (マ ス タ ー ) か ら デ ィ ス プ レ イ ペ リ フ ェ ラ ル (ス レー
ブ) への単方向通信です。 デー タ レーン 0 のみ、 LP ス テー ト で双方転送が可能です。
CSI は、 カ メ ラ な ど のペ リ フ ェ ラ ル と ホ ス ト プ ロ セ ッ サ を接続す る 高速シ リ アル イ ン タ ーフ ェ イ ス です。 こ の CSI も 、
MIPI ア ラ イ ア ン ス で定義 さ れてい る と お り に D-PHY を物理層 イ ン タ ーフ ェ イ ス と し て使用 し ます。 図 3 に、 CSI ト ラ ン
ス ミ ッ タ ー と CSI レ シーバー間の イ ン タ ーフ ェ イ ス接続を示 し ます。 CSI イ ン タ ーフ ェ イ ス のデー タ レーンは、 1、 2、 3、
ま たは 4 本が可能です。 よ り 幅の広い イ ン タ ーフ ェ イ ス を構成する には、 1、 2、 3、 ま たは 4 レーンの倍数を使用 し ます
(た と えば、 8 デー タ レーンは 1*8 レーン ま たは 2*4 デー タ レーン と し て作成可)。
X-Ref Target - Figure 3
Master, Camera
Slave, Application, or Baseband
Processor
CSI Transmitter
Unidirectional
High-Speed
Data Link
CSI Receiver
Datan+
Datan–
Datan+
Datan–
Data1+
Data1–
Data1+
Data1–
Clock+
Clock–
Clock+
Clock–
400 kHz Bidirectional
Control Link
CCI Slave
SCL
SDA
CCI Master
SCL
SDA
X894_03_080414
図 3 : 基本的な CSI イ ン タ ー フ ェ イ ス構造
CSI 伝送 イ ン タ ーフ ェ イ ス は、最大 8 つの単方向の差動シ リ アル レーン と 高速 (HS) モー ド で動作する 1 つの ク ロ ッ ク レー
ンで構成 さ れます。 ト ラ ン ス ミ ッ タ ー と レ シーバーは、 連続す る ク ロ ッ ク 動作をサポー ト し ますが、 オプシ ョ ン で非連続
の ク ロ ッ ク 動作に も 対応 し ます。 制御 イ ン タ ーフ ェ イ ス (図 3 に CCI と し て表示) は、 双方向の制御 イ ン タ ーフ ェ イ ス であ
り 、 LP ス テー ト で動作 し ます。
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D‐PHY の概要
D‐PHY の概要
こ れ ま で、 プ リ ン ト 回路基板 (PCB) 上の コ ン ポーネ ン ト 間 イ ン タ ーフ ェ イ ス には、 低ビ ッ ト レー ト のシ ン グルエ ン ド パ
ラ レル バ ス (LVCMOS)、 差動高速シ リ アル バ ス、 ま たはシ ン グル差動チ ャ ネルの使用が一般的で し た。
D-PHY は、 低速かつ低電力な イ ン タ ーフ ェ イ ス を シ リ アル形式の高速差動 イ ン タ ーフ ェ イ ス に変換する こ と で、 こ の構造
に高い機能を備え る こ と がで き ます。 つま り 、 1 つのシ リ アル イ ン タ ーフ ェ イ ス に両機能が混在す る こ と にな り ます。 こ
の方法で、 D-PHY は 1 つのデバ イ ス内の コ ン ポーネ ン ト 間接続に、 高速差動 と 低速低電力シ ン グルエン ド の柔軟なシ リ ア
ル イ ン タ ーフ ェ イ ス ソ リ ュ ーシ ョ ン を提供 し ます。
D-PHY の仕様は、 ASSP デバ イ ス ま たは ASIC の実装を考慮 し て作成 さ れてい ます。
D-PHY は、 1 つの差動ワ イ ヤ ペアに SLVS (高速) I/O と LVCMOS (低電力) I/O を両方兼ね備え ますが (図 1 参照)、 前述 し
た と お り 、 現在の FPGA は D-PHY に対応で き る I/O をサポー ト し てい ません。
近年、ASSP お よ び ASIC メ ーカーは最新の高機能デバ イ ス に MIPI イ ン タ ーフ ェ イ ス を実装 し てい る ため、FPGA が D-PHY
準拠の I/O を ネ イ テ ィ ブ サポー ト す る よ う にな る ま で、MIPI 対応のデバ イ ス に FPGA を接続する には、外部にア ク テ ィ ブ
ま たはパ ッ シブ コ ン ポーネ ン ト が必要にな り ます。
表 1 では、 物理的な D-PHY の仕様について説明 し てい ます。
表 1 : D‐PHY の仕様
パラ メ ー タ ー
値
各方向の最大ピ ン数
4
最小 コ ン フ ィ ギ ュ レーシ ョ ン
4 ピ ンの半二重
最小 UniPro コ ン フ ィ ギ ュ レーシ ョ ン
8 ピン
媒体
300mm ま での PCB、 フ レ ッ ク ス ま たはマ イ ク ロ 同軸
1 レーン あ た り のデー タ レー ト :
最大 HS レー ト
1Gb/s
最小大 HS レー ト
80Mb/s
LP レー ト
10Mb/s ま で
電気信号
HS
LP
SLVS-400
LVCMOS-1.2V
HS の ク ロ ッ キ ン グ方法
DDR ソ ース同期
HS の ラ イ ン コ ーデ ィ ン グ
な し /8B9B
レ シーバー CDR の必要性
なし
光ま たは リ ピー タ ーへの対応
なし
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D‐PHY の概要
D-PHY の主な動作規則は次の と お り です。
•
•
各デー タ レーン (デー タ リ ン ク ) に差動ペア と し て 2 本の ワ イ ヤがあ り 、その ク ロ ッ ク レーン ( ク ロ ッ ク リ ン ク ) に差
動ペア と し て 2 本の ワ イ ヤがあ り ます。
°
4 本の ワ イ ヤは、 最小の PHY コ ン フ ィ ギ ュ レーシ ョ ン (1 デー タ レーン と 1 ク ロ ッ ク リ ン ク ) を構成する 。
°
特性 イ ン ピーダ ン ス は、 1 レーン あ た り 100 (差動) ま たは 50 (シ ン グルエン ド ) と な る 。
各 リ ン ク にはマ ス タ ー側 と ス レーブ側があ り ます。
°
マ ス タ ーが ク ロ ッ ク レーンに高速 DDR ク ロ ッ ク 信号を送信 し 、 メ イ ン デー タ ソ ース と な る 。
°
ス レーブが ク ロ ッ ク レーンで ク ロ ッ ク 信号を受信 し 、 メ イ ン デー タ シ ン ク と な る 。
°
ク ロ ッ ク レーンはマ ス タ ーか ら ス レーブへの順方向。
°
•
•
双方向デー タ レーンは逆方向が可能。 ソ ース デー タ は、 マ ス タ ー側か ら ス レーブ側、 ま たは ス レーブ側か ら マ ス
タ ー側へ送信可能。
高速モー ド の場合 :
°
各レーンは終端処理 さ れ、 低振幅の差動信号で駆動 さ れ る 。
°
高速 ト ラ ン ス ミ ッ タ ー (HS-TX) は、 常に差動方式で レーン を駆動する 。
°
高速信号は低電圧振幅であ り 、 SLVS と 同 じ よ う に 200mV の同相電圧を持つ。
°
高速機能は、 高速デー タ 伝送にのみ使用 さ れ る 。
°
高速機能には、 差動 ト ラ ン ス ミ ッ タ ー (HS-TX) と 差動レ シーバー (HS-RX) が含まれ る 。
低電圧モー ド の場合 :
°
すべての ワ イ ヤは、 シ ン グルエン ド 動作で終端処理 さ れない。
°
2 つの LP-TX 出力が、 シ ン グルエン ド コ ン フ ィ ギ ュ レーシ ョ ンの レーンの各ワ イ ヤ を個別に駆動す る 。
°
低電圧信号は、 1.2V の大 き な信号振幅を持つ (LVCMOS_12 ま たは同等)。
°
低電圧機能は、 主に制御用 と し て使用 さ れ る が、 別の用途に も 使用可能。
°
低電圧機能には、 シ ン グルエン ド ト ラ ン ス ミ ッ タ ー (LP-TX) と レ シーバー (LP-RX) が含まれ る 。
°
モジ ュ ールに LP-RX が含まれ る 場合、 HS と LP のモー ド 切 り 換え を可能にする ために、 LP-RX は常にア ク テ ィ
ブ と な り ラ イ ン レベルを モニ タ ーす る 。
°
LP-TX は低電圧ス テー ト を実行する 場合のみ有効にな る 。
•
シ ン グル レーン モジ ュ ールの LP-TX、 HS-TX、 お よ び HS-RX のア ク テ ィ ビ テ ィ は相互排他的です (ただ し 、 短い ク
ロ ス オーバー期間を除 く )。
•
一方の レーンのすべての HS-TX、 LP-TX、 お よ び HS-RX、 LP-RX 機能に対 し て、 も う 一方の レーンにはそれ ら を補完
す る HS-TX、 LP-TX、 お よ び HS-RX、 LP-RX 機能があ り ます。
•
レーン モジ ュ ールに HS-TX が含まれ る 場合は、 LP-TX も 含まれます。
•
レーン モジ ュ ールに HS-RX が含まれ る 場合は、 LP-RX も 含まれます。
•
I/O 機能は、 LCIL (レーン制御お よ び イ ン タ ーフ ェ イ ス ロ ジ ッ ク ) ブ ロ ッ ク で制御 さ れます。
•
ク ロ ッ ク レーン :
°
高速 DDR ク ロ ッ ク は、 デー タ と 同位相ではな く 直角位相 (90 度シ フ ト ) で送信 さ れ る 。
°
1 つの ク ロ ッ ク レーンは複数デー タ レーンで共有可能。
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D‐PHY のエ ミ ュ レーシ ョ ン
D‐PHY のエ ミ ュ レーシ ョ ン
こ のアプ リ ケーシ ョ ン ノ ー ト では、 FPGA を MIPI 対応デバ イ ス へ接続す る ための ソ リ ュ ーシ ョ ン を紹介 し ま す。 FPGA
I/O イ ン タ ーフ ェ イ ス デザ イ ンの外部に D-PHY 機能を完全ま たは部分的にエ ミ ュ レー ト す る こ と で、こ の接続が可能にな
り ます。 完全に ま たは部分的にサポー ト さ れた D-PHY 機能を使用す る かの判断は、 コ ス ト 、 量、 性能な どデザ イ ン固有
の基準に基づ き ます。 こ のアプ リ ケーシ ョ ン ノ ー ト では、 適応の可能性のみ提供 し ます。
基本的な D-PHY エ ミ ュ レーシ ョ ン回路は双方向のデー タ レーン と ク ロ ッ ク レーン をサポー ト で き ますが、 ザ イ リ ン ク ス
お よ びほ と ん ど のユーザーは単方向機能のみのサポー ト を選択 し ます。
図 1 に示す よ う に、 D-PHY には次の 2 つの機能があ り ます。
•
レーン制御 と イ ン タ ーフ ェ イ ス ロ ジ ッ ク (LCIL)
•
レーン サ イ ド ロ ジ ッ ク (LSL)
FPGA ロ ジ ッ ク には、 専用の FPGA シ ン グルエ ン ド お よ び差動入力/出力バ ッ フ ァ ー機能のほかに、 LCIL ブ ロ ッ ク が構築
さ れてい ます。 こ のブ ロ ッ ク の実装については、 こ こ で言及 し ません。 デ ィ ス ク リ ー ト ま たはア ク テ ィ ブ コ ン ポーネ ン ト
を使用 し て FPGA 外部に実装 さ れ る LSL ブ ロ ッ ク について説明 し ます。
LSL は、 FPGA I/O ポー ト 、 ト レース、 PCB ト レース、 マ イ ク ロ 同軸ケーブル、 ま たはフ レ ッ ク ス PCB の 1 組の差動ペア
で差動通信 と シ ン グルエン ド 通信を統合 し ます。 有効なセ ッ ト ア ッ プは次の と お り です。
•
高速 (HS) イ ン タ ーフ ェ イ ス に使用 さ れ る LVDS ま たは HSTL
•
低速 (LP) イ ン タ ーフ ェ イ ス に使用 さ れ る LVCMOS ま たは HSUL
•
パ ッ シブ コ ン ポーネ ン ト を使用す る D-PHY 準拠の ト ラ ン ス ミ ッ タ ー
•
パ ッ シブ コ ン ポーネ ン ト を使用す る D-PHY 準拠の レ シーバー
•
D-PHY に対応で き る コ ス ト 効率が良い ソ リ ュ ーシ ョ ン
°
ト ラ ン ス ミ ッ ター
°
レ シーバー
•
ア ク テ ィ ブ コ ン ポーネ ン ト を使用す る D-PHY 準拠の ソ リ ュ ーシ ョ ン
•
専用の PHY デバ イ ス を使用す る D-PHY 準拠の ソ リ ュ ーシ ョ ン
高速イ ン タ ー フ ェ イ ス
D-PHY の差動高速部分は、 LVDS や HSTL な ど の差動高速 I/O を使用 し て FPGA で模倣で き ます。 FPGA の I/O レベルは
常に、 D-PHY 仕様に対応す る 低振幅の SLVS 型 I/O に合わせ る 必要があ り ます。
D‐PHY 高速 I/O 仕様
表 2 には、 MIPI ア ラ イ ア ン ス に よ っ て策定 さ れた MIPI D-PHY 仕様書に記載 さ れてい る D-PHY の高速仕様を示 し てい ま
す。 こ れ ら は、 JEDEC® 8-13 SLVS 仕様の SLVS 規格の要件を満た し ます。
FPGA を使用 し て D-PHY を模倣す る 場合、 差動の FPGA 規格が こ れ ら の SLVS 仕様を満たす必要があ り ま す。 こ のセ ク
シ ョ ンでは、D-PHY 準拠 ソ リ ュ ーシ ョ ン と し て外部の信号整形 コ ン ポーネ ン ト を使用す る 場合に有効な差動 FPGA 規格に
ついて説明 し ます。
重要 : ザ イ リ ン ク ス の FMC-MIPI 開発ボー ド で選択 さ れた差動規格は HSTL です。
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高速イ ン タ ー フ ェ イ ス
表 2 : D‐PHY ト ラ ン ス ミ ッ タ ーおよびレ シーバーの DC 仕様
パラ メ ー タ ー
説明
最小
標準
最大
単位
注記
200
250
mV
(1)
5
mV
(2)
270
mV
(1)
ト ラ ンス ミ ッ ター
VCMTX
HS は一定の同相電圧を送信
|VCMTX(1,0)|
出力が Differential-1 ま たは Differential-0
の場合は VCMTX が不一致
|VOD|
HS は差動電圧を送信
|VOD|
出力が Differential-1 ま たは Differential-0
の場合は VOD が不一致
10
mV
(2)
VOHHS
HS は最大電圧を出力
360
mV
(1)
ZOS
シ ン グルエン ド 出力 イ ン ピーダ ン ス
62.5

 ZOS
シ ン グ ルエ ン ド 出力 イ ン ピ ー ダ ン ス は
不一致
10
%
330
mV
70
mV
150
140
40
200
50
レ シーバー
VCMRX(DC)
HS レ シーバー用の同相電圧
VIDTH
差動入力の最大 し き い値
VIDTL
差動入力の最小 し き い値
VIHHS
シ ン グルエン ド 入力の最大電圧
VILHS
シ ン グルエン ド 入力の最小電圧
ZTERM-EN
HS 終端が有効な場合のシ ン グルエ ン ド
の し き い値
ZID
差動入力 イ ン ピーダ ン ス
70
-70
mV
460
-40
80
(3) (4)
100
mV
(3)
mV
(3)
450
mV
125

注記 :
1. ZID 範囲内の負荷 イ ン ピーダ ン ス で駆動 し た場合の値です。
2.  VOD お よ び  VCMTX(1,0) を最小限に し 、 放熱を抑え てシ グナル イ ン テ グ リ テ ィ を最適にす る こ と を推奨 し ます。
3. ZID 範囲内の負荷 イ ン ピーダ ン ス で駆動 し た場合の値です。
4.  VOD お よ び  VCMTX(1,0) を最小限に し 、 放熱を抑え てシ グナル イ ン テ グ リ テ ィ を最適にす る こ と を推奨 し ます。
LVDS
1994 年に National Semiconductor 社が LVDS (低電圧差動信号) を発表 し て以来、こ の規格が高速デー タ 転送の事実上の規格
と な り ま し た。
図 4 に示すポ イ ン ト 間 LVDS リ ン ク は、 レ シーバー側に配置 さ れた終端抵抗を通っ て電圧降下を発生す る 電流 ト ラ ン ス
ミ ッ タ ーで構成 さ れてい ます。 終端抵抗の電圧は駆動電流に比例 し 、 レ シーバーが有効な信号を認識で き る よ う にな っ て
い ます。
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7
高速イ ン タ ー フ ェ イ ス
X-Ref Target - Figure 4
Coupled Fields
VDD
Fringing
Current
Source
Fields
IS I = 3.5 mA
IBUS – LVDS = up to 12 mA
Q1
Q2
Cross Section of Differential Pair
A–
100Ω RTERM
A+
ZO = ~63Ω
V+
+
Receiver
ZO = ~63Ω
–
V–
Q4
Q3
A+
A–
3.5 mA and 100Ω = 350 mV
IS B
X894_04_072114
図 4 : ポ イ ン ト 間 LVDS リ ン ク
差動デー タ リ ン ク では同相 ノ イ ズが退け ら れ る ため、 ノ イ ズ耐性が高 く な り ます。 ノ イ ズは両 ト レース上に同 じ 極性電圧
と し て同時に現れ る ため、 差動レ シーバーで相殺 さ れます。 そのため、 ノ イ ズの影響を受けに く く な り ます。
差動信号は同相電圧で動作 し ます (表 3)。 通常、 こ れ ら の電圧は 2 つの ト レース の平均です。 LVDS の同相電圧は、 ト ラ ン
ス ミ ッ タ ーが約 1.25V の DS オ フ セ ッ ト と し て設定 し ます。
LVDS ト ラ ン ス ミ ッ タ ーが電流 ド ラ イ バー と な り 、 レ シーバーで必要な電圧が 100 終端抵抗を通 し て生成 さ れます。
通常、 ポ イ ン ト 間の LVDS リ ン ク は 3.5mA の電流で動作 し ますが、 マルチポ イ ン ト つま り バ ス型 LVDS (B-LVDS) は最大
12mA の電流で動作で き ます。 D-PHY リ ン ク の I/O 規格 と し て LVDS を使用す る 場合、 B-LVDS 形態の LVDS を使用す る
こ と を推奨 し ます。
表 3 : FPGA の電気的 LVDS 仕様
規格
シ ンボル
DC パラ メ ー タ ー
条件
最小
タ イプ
最大
単位
1.710
1.800
1.890
V
VCCO
電源電圧
VOH
Q お よ び Q の最大出力電圧
Q お よ び Q 信号で RT = 100
-
-
1.675
V
VOL
Q お よ び Q の最小出力電圧
Q お よ び Q 信号で RT = 100
0.825
-
-
V
VCCO
電源電圧
2.375
2.500
2.625
V
VOH
Q お よ び Q の最大出力電圧
Q お よ び Q 信号で RT = 100
-
-
1.675
V
VOL
Q お よ び Q の最小出力電圧
Q お よ び Q 信号で RT = 100
0.700
-
-
V
VODIFF
差動出力電圧 (Q – Q)、
Q = high (Q – Q)、 Q = high
Q お よ び Q 信号で RT = 100
247
350
600
mV
LVDS
VOCM
同相出力電圧
Q お よ び Q 信号で RT = 100
1.000
1.250
1.425
V
LVDS_25
VIDIFF
差動出力電圧 (Q – Q)、
Q = high (Q – Q)、 Q = high
同相入力電圧 = 1.25V
100
350
600
mV
VICM
同相入力電圧
差動入力電圧 = ±350mV
0.300
1.200
1.425
V
LVDS
LVDS_25
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8
高速イ ン タ ー フ ェ イ ス
当初の LVDS は 3.3V 規格 と し て導入 さ れま し たが、年月を経て、電子回路コ ン ポーネ ン ト の電圧要件が LVDS の同相電圧
よ り 低 く な っ た結果、 同 じ よ う な機能の新たな差動規格が必要にな り ま し た。
JEDEC8-13 SLVS-400 は同 じ LVDS 仕様ですが、同相電圧は 200mV ま で下が り 、電圧振幅は 200mV あ る いは 400mV p-p ま
で低 く な り ます。
ス ケー ラ ブル低電圧信号 (SLVS) は、 1V のサブ電源を使用す る コ ン ポーネ ン ト で使用可能です。 FPGA は LVDS 対応の I/O
をサポー ト し てい ますが、 SLVS 対応の I/O はサポー ト し てい ません。 し か し 、 SLVD アプ リ ケーシ ョ ンに LVDS I/O を適
用す る 方法があ り ます。 こ こ では、 2 つの使用事例を紹介 し ます。
LVDS 信号レベルか ら SLVS 信号レベルへ (図 5)、 ま た SLVS 信号レベルか ら LVDS 信号レベルへ (図 7) 変換す る ために、
抵抗やキ ャ パシ タ な ど のパ ッ シブ コ ン ポーネ ン ト を基本の レベル シ フ ト 回路 と し て使用で き ます (図 6)。
LVDS と SLVS の DC カ ッ プ リ ン グ を行 う には、LVDS 出力 と SLVS 入力の両方で同相電圧要件を満たすために レベル シ フ
ト ネ ッ ト ワー ク が必要です。図 5 で示す よ う に、同相電圧は LVDS 1.25V か ら SLVS 200mV へシ フ ト す る 必要があ り ます。
X-Ref Target - Figure 5
Vcco
2.5V
LVDS Out
SLVS In
RT – 100
VOCM
1.25V
Max VODIFF
= 600 mV
VIHMAX
Max VIDIFF
VOCM min = 1000 mV
VOCM max = 1425 mV
Common Mode
Voltage Shift
800 mV
Vdd
VIX min = 100 mV
VIX max = 300 mV
VIX
VIHMIN
200 mV
100 mV
VILMIN
-160 mV
VILMAX
X894_05_080614
図 5 : LVDS の信号レ ベルから SLVS へ
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高速イ ン タ ー フ ェ イ ス
X-Ref Target - Figure 6
Power supply = VCCIO of LVDS driver. Can be 1V8
2.5V
FPGA
R3a
C1a
FBa
ASSP
R1a
SLVS
R2a
Max 300 mm
R4
R2b
LVDS
C1b
FBb
R3b
R1b
2.5V
Place close to FPGA
Ferrite bead (FB) is not
absolutely necessary but
can help gain performance.
~100 Ω at 100 MHz
>250 Ω at 1 GHz
X894_06_080614
図 6 : 基本の DC 結合回路
図 7 では、 SLVS ト ラ ン ス ミ ッ タ ー (右) と LVDS レ シーバーの信号レベルを示 し てい ます。 FPGA の LVDS レ シーバーは、
内部のオン ダ イ 終端抵抗を使用 し て、 同相電圧を 300mV ま で下げ る こ と がで き ます。 外部終端抵抗を使用 し た場合は、 同
相電圧を 100mV ま で下げ る こ と がで き ます。
重要 : 高性能 (HP) I/O バン ク の LVDS I/O には、 必ず外部終端抵抗を使用 し て く だ さ い。
X-Ref Target - Figure 7
Vcco
2.5V
LVDS in
SLVS out
VIDIFFMAX = 600 mV
VIDIFFAVG = 350 mV
VIDIFFMIN = 100 mV
1.25V
VICMAVG
Common mode voltage drop
VOHMIN = 320 mV
VOHMAX = 500 mV
800 mV
Vdd
VODIFF
Voh
VICMMIN
Vox
VICMMIN = 300 mV (on-die termination).
VICMMIN = 100 mV (external termination )
VICMMAX = 1.425 mV
410 mV
200 mV
VOXMIN = 0.4 Voh
VOXMAX = 0.6 Voh
X894_09_080614
図 7 : SLVS の信号レ ベルから LVDS へ
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高速イ ン タ ー フ ェ イ ス
HSTL
汎用の高速 ト ラ ン シーバー ロ ジ ッ ク (HSTL) は、 IBM 社が提唱する 0V ～ 1.5V のバス規格です (EIA/JESD 8-6)。 HTSL は、
電圧が ス ケー ラ ブルでテ ク ノ ロ ジの影響を受けない I/O 構造に最適です。 こ の規格で求め ら れ る I/O 構造は次の と お り で
す。
•
差動ア ンプ入力、 ま たはシ ン グルエン ド 入力 (一方の入力がユーザー設定可能な入力基準電圧に接続 さ れ る 差動入力)
•
デバ イ ス を駆動す る 電圧 と は異な る 可能性があ る 電源入力 (VCCO) を使用す る 出力
HSTL 規格には 4 つのバージ ョ ン ( ク ラ ス) があ り ます。
•
ク ラ ス I (未終端、 ま たは対称的な並列終端、 D-PHY に使用)
•
ク ラ ス II (直列終端)
•
ク ラ ス III (非対称の並列終端)
•
ク ラ ス IV (非対称の二重並列終端)
注記 : 対称的な並列終端では、 ロ ー ド 側の終端抵抗が出力バ ッ フ ァ ー電源電圧の 1/2 に接続 さ れます。 二重並列終端では、
伝送 ラ イ ンの両端に並列終端抵抗が配置 さ れます。
表 4 : FPGA の電気的 HSTL‐I‐1.8V 仕様
規格
差動 HSTL_I
(1.8V)
シ ンボル
DC パラ メ ー タ ー
条件
VCCO
電源電圧
VOH
両 SE の最大出力電圧
RT = 50
VOL
両 SE の最小出力電圧
RT = 50
VDIFF
差動出力電圧
VICM
同相入力電圧
VREF
VOL/VOH
最小
標準
最大
単位
1.710
1.800
1.890
V
1.400
V
0.100
VDIFF = 0.9V
0.400
V
1.125
V
0.300
0.900
1.425
V
SE の基準電圧
0.855
0.900
0.945
V
出力電流
-8.00
8.00
mA
LVDS と は異な り 、 HSTL ド ラ イ バーは電流ではな く 電圧 ド ラ イ バーです。 伝送 ラ イ ン の末端ま たは先端部分で終端す る
目的は終端処理であ り 、 レ シーバー用に必要な電圧を生成す る 目的の LVDS と は異な り ます。 HSTL ド ラ イ バーが提供で
き る 電流は、 最大 8mA です。
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低電力イ ン タ ー フ ェ イ ス
図 8 に、 SLVS レベルか ら HSTL-I-1.8V、 ま たは HSTL-I-1.8V か ら SLVS レベルへの変換を示 し ます。
X-Ref Target - Figure 8
Vcco
1.8V
HSTL Out
0.900
VOCM
SLVS In
RT – 100Ω
Max VODIFF
= 1125 mV
VIHMAX
Max VIDIFF
VOCM min = 300 mV
VOCM max = 1425 mV
Common Mode
Voltage Shift
800 mV
Vdd
VIX min = 100 mV
VIX max = 300 mV
VIX
VIHMIN
200 mV
100 mV
VILMIN
-160 mV
VILMAX
X894_08a_080614
図 8 : SLVS から HSTL‐I‐1.8V および HSTL‐I‐1.8V から SLVS への変換
低電力イ ン タ ー フ ェ イ ス
D-PHY を使用す る 低電力 (LP) シ ン グルエン ド I/O の規定レベルは 1.2V です。
FPGA に D-PHY と 同 じ 回路を実装す る には、 D-PHY の HS と LP 用に独立 し た I/O ピ ン を使用する 必要があ り ます。
推奨 : 推奨 さ れ る 最 も 簡単な方法は、 高速信号 と 低電力信号を同 じ I/O バン ク に密接配置 さ せる こ と です。 同 じ I/O バン ク
に共存で き る I/O 規格の種類に注意す る 必要があ り ます。
LVCMOS 1.8V は、 LVDS お よ び HSTL と 同 じ I/O バン ク に共存可能なシ ン グルエン ド I/O 規格です。 7 シ リ ーズ FPGA で
は、 LVDS、 HSTL、 LVCMOS_18、 お よ び HSUL_12 が 1.8V の I/O バン ク に共存で き ます。
ト ラ ン ス ミ ッ タ ーの電圧振幅は、D-PHY 1.2V 低電力入力の入力レベルを超え ます。図 9 に、FPGA LVCMOS 1.8V と D-PHY
1.2V の電圧レベルを示 し ます。
注意 : D-PHY 仕様には最大値が規定 さ れてい ませんが、 低電力モー ド でサー ド パーテ ィ の D-PHY デバ イ ス を使用す る 際
には注意が必要です。
1.2V 低電力 D-PHY ト ラ ン ス ミ ッ タ ーの電圧振幅は、 FPGA LVCMOS 入力を動作 さ せ る のに必要な最低限の要件を満たす
にすぎないため、 1.2V レベルの受信は問題 と な り ます。 こ の問題は、 レ シーバーに HSUL_12 I/O 規格を使用す る こ と で解
決で き ます。 HSUL レ シーバーは、 I/O バン ク 内の I/O 規格 と は無関係に 1.2V レベルを使用 し ます。 し たが っ て、 こ こ で
提案 さ れ る 実装済み準拠レ シーバーは、 HSUL 入力を使用 し てい ます。
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D‐PHY 等価
X-Ref Target - Figure 9
FPGA
LVCMOS 1.8V in /out
V IHmax 2.1V
2V
Vcco
D-PHY
LVCMOS 1.2V in /out
1.8V
D -PHY output levels
V OH 1.35V
1V
Output levels
V IHmin (65 %Vcco ) 1.17V
Input levels must be
lower than 630 mV and
higher than 1170 mV.
V OH typ 1.2V
Vdd
1.2V
1V
V IHmin 0.88V
V ILmax (35 %Vcco ) 0.63V
V OL 0.45V
V ILmax 0.3V
0.250V
V OL typ 0V
0V
V ILmin -0.3V
Recepton levels must be ≤ 300 mV and ≥ 880 mV
X894_09a_080614
図 9 : FPGA LVCMOS と D‐PHY LVCMOS 1.2V
D‐PHY 等価
FPGA は、 MIPI D-PHY を備えたデバ イ スへ接続す る こ と が可能です。 こ のアプ リ ケーシ ョ ン ノ ー ト では、 2 つの ソ リ ュ ー
シ ョ ンについて説明 し ます。
•
プ ロ プ ラ イ エ タ リ デザ イ ンや コ ス ト を重視す る シ ス テ ムでは、 仕様が満た さ れ、 あ ら ゆ る 状況での確実な リ ン ク 動作
が保証 さ れてい る 限 り 、 完全な準拠や最高の性能は必要ない場合があ り ます。 デザ イ ン要件を満たすには、 送信部 と
受信部に低 コ ス ト な抵抗器ネ ッ ト ワー ク があれば十分です。 こ の よ う な ソ リ ュ ーシ ョ ンは、 「互換 ソ リ ュ ーシ ョ ン」 で
詳 し く 説明 し てお り 、 FMC MIPI 開発ボー ド で使用 さ れてい ます。
•
MIPI への完全準拠や最高性能を求め る デザ イ ンやシ ス テ ム、 あ る いは コ ス ト 制限のないシ ス テ ムは、 外部 PHY コ ン
ポーネ ン ト を使用で き ます。 ソ ース同期の LVDS イ ン タ ーフ ェ イ ス を介 し て FPGA を外部 PHY コ ン ポーネ ン ト へ接
続 し ます。 こ のセ ッ ト ア ッ プの詳細は、 「準拠 ソ リ ュ ーシ ョ ン」 を参照 し て く だ さ い。
互換ソ リ ュ ーシ ョ ン
現在の FPGA は、 D-PHY (MIPI) に完全準拠する I/O を備え ていないため、 示 し てい る 単方向の ト ラ ン ス ミ ッ タ ーお よ びレ
シーバーの ソ リ ュ ーシ ョ ンは、 プ ロ プ ラ イ エ タ リ な使用に限定 さ れます。 こ の ソ リ ュ ーシ ョ ンは、 D-PHY の電気的仕様を
サポー ト す る と い う 点で D-PHY 規格 と の互換性を備え、 FPGA を MIPI 対応の コ ン ポーネ ン ト へ直接接続で き る よ う に し
ます (あ る いは MIPI 準拠の コ ン ポーネ ン ト を FPGA へ接続可能に し ます)。
信号レベルを適合 さ せた り 、 異な る 電源 と 信号レベルを持つ異な る 種類の I/O を接続す る には、 さ ま ざ ま な方法があ り ま
す。 ど の回路を選択す る かは、 ス ピー ド 、 コ ス ト 、 スペース な ど で決ま り ます。
目標は、 300mm の距離で MIPI デバ イ ス と FPGA が 800Mb/s 以上で通信で き る よ う にす る こ と です。 図 10 ( ト ラ ン ス ミ ッ
タ ー ) お よ び図 11 (レ シーバー ) の回路では、 FPGA と MIPI デバ イ ス間で最大 800Mbps が可能です。 こ れ ら のセ ッ ト ア ッ
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D‐PHY 等価
プでは、 MIPI 信号レベルでのループバ ッ ク 接続 も 可能です。 D-PHY 互換の ト ラ ン ス ミ ッ タ ーお よ びレ シーバーのシ ミ ュ
レーシ ョ ン結果は、 以降のページで示 し ます。
こ こ で提示す る 例は、 Hyperlynx と SPICE でシ ミ ュ レーシ ョ ン し 、 D-PHY FMC 開発ボー ド を使用 し てハー ド ウ ェ ア上でテ
ス ト し た も のです。 D-PHY FMC 開発ボー ド は、 テ ク ニ カル サポー ト を通 し て評価版 と し て入手可能です。 回路図お よ び
シ ミ ュ レ ーシ ョ ン のセ ッ ト ア ッ プは、 https://secure.xilinx.com/webreg/clickthrough.do?cid=363874 か ら ダ ウ ン ロ ー ド で き ま
す。
推奨 : デザ イ ン の ソ ース コ ー ド に入力バ ッ フ ァ ー (IBUF/IBUFDS) お よ び出力バ ッ フ ァ ー (OBUF/OBUFDS) を イ ン ス タ ン
シエー ト す る こ と を推奨 し ます。 UCF、 XDC、 ま たは ソ ース コ ー ド で、 IOSTANDARD、 DRIVE ( よ り 高い レベルを使用)、
お よ び LOCation な ど の属性を設定 し て く だ さ い。
IOSTANDARD は、 使用す る 回路お よ び ト ポ ロ ジに よ っ て異な り ます。 差動 I/O の場合は、 LVDS、 BLVDS、 ま たは HSTL
に設定 し 、 シ ン グルエン ド I/O の場合は LVCMOS_1.8V ま たは HSUL_1.2V に設定 し て く だ さ い。 図 10 お よ び図 11 に、 ザ
イ リ ン ク ス開発ボー ド で使用 さ れ る I/O 規格を示 し ます。
X-Ref Target - Figure 10
;BB
図 10 : FPGA 対応の D‐PHY ト ラ ン ス ミ ッ タ ー
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D‐PHY 等価
X-Ref Target - Figure 11
8
വ
5;B3
=<14
+68/BB6B+5
5
3
വ
5
1
വ
5;B1
5
8
=<14
/9'6BB+5B,B3
8
=<14
+68/BB6B+5
;BB
図 11 : FPGA 対応の D‐PHY レ シーバー
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D‐PHY 等価
図 12 お よ び図 13 に、 図 10 の ト ラ ン ス ミ ッ タ ー回路 と 図 11 の レ シーバー回路のシ ミ ュ レーシ ョ ン結果を示 し てい ます。
•
TX_LP_x : LVCMOS_18 は 0 に固定
•
TX_HS : DIFF_HSTL_I は 800Mb/s
•
RX は HS モー ド で MIPI 準拠レ シーバーを使用
•
回路 ト ポ ロ ジは 100nm (4 イ ンチ) ボー ド ト レース を使用
X-Ref Target - Figure 12
;BB
図 12 : FPGA ト ラ ン ス ミ ッ タ ーから MIPI レ シーバーの測定 (800Mb/s のレ シーバー ダ イ で測定)
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D‐PHY 等価
X-Ref Target - Figure 13
;BB
図 13 : FPGA レ シーバー (入力ピ ン で測定 し た結果)
準拠ソ リ ュ ーシ ョ ン
こ の ソ リ ュ ーシ ョ ンは、 ア ク テ ィ ブ コ ン ポーネ ン ト を使用 し て、 FPGA レベルに高性能 MIPI D-PHY イ ン タ ーフ ェ イ ス を
実現 し ま す。 FPGA の前に配置 さ れ る コ ン ポーネ ン ト が D-PHY 仕様で求め ら れ る すべて の電気的機能 を 実行 し ま す。
D-PHY ラ イ ン の制御機能お よ び イ ン タ ーフ ェ イ ス 機能は、 FPGA 内に ロ ジ ッ ク と し て備え る 必要が あ り ま す。 こ れ ら の
PHY コ ン ポーネ ン ト は、 Meticom 社が提供 し てい ます。
利用可能な コ ン ポーネ ン ト は次の と お り です。
•
MC20001 お よ び MC20002 : シ ン グル レーン コ ン ポーネ ン ト
•
MC20901 お よ び MC20902 : 5 レーン (4 デー タ 、 1 ク ロ ッ ク ) コ ン ポーネ ン ト 。 こ れ ら の コ ン ポーネ ン ト は統合性に優
れてい ます。 し たがっ て、 必要な コ ン ポーネ ン ト 数が少な く て済むため、 密接に統合 さ れた コ ンパ ク ト なデザ イ ンが
実現 し ます。
こ れ ら の仕様お よ びデー タ シー ト は、 Meticom 社の ウ ェ ブサ イ ト を参照 し て く だ さ い。
図 14 お よ び図 15 は、 シ ン グル レーンの PHY コ ン ポーネ ン ト を使用 し たデザ イ ンの例です。 各デザ イ ンは、 1 つの ク ロ ッ
ク レーン と 1 つのデー タ レーン を示 し てい ます。 こ れ ら のデザ イ ン では、TS3USB221 MOSFET ス イ ッ チを利用で き ます。
•
FPGA か ら MIPI D-PHY
°
FPGA か ら 送信 さ れ る LVDS お よ び LVCMOS 信号は、 MIPI D-PHY 準拠ス ト リ ーム内で Meticom 社製デバ イ ス に
よ っ て変換 さ れます。
°
PHY は、 LVDS (D-PHY HS) 信号を最大 2.5Gb/s で、 LVCMOS (D-PHY LPDT) 信号を最大 20Mb/s で受信 し ます。
°
PHY は、 レベル シ フ タ ーを使用せずに、 最大 2.5Gb/s で LVDS か ら SLVS へ変換 し ます。
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D‐PHY 等価
X-Ref Target - Figure 14
X894_19_062113
図 14 : シ ングル コ ンポーネ ン ト FPGA から MIPI へのブ リ ッ ジ
•
MIPI D-PHY か ら FPGA へ
°
D-PHY 準拠ス ト リ ームは、 FPGA 用に LVDS お よ び LVCMOS 信号に変換 さ れます。
°
PHY は、 LVDS (D-PHY HS) 信号を最大 2.5Gb/s で、 LVCMOS (D-PHY LPDT) 信号を最大 20Mb/s で送信 し ます。
°
D-PHY の終端は自動的に切 り 換え ら れます。
X-Ref Target - Figure 15
X894_20_062113
図 15 : シ ングル コ ンポーネ ン ト MIPI から FPGA へのブ リ ッ ジ
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PCB ガ イ ド ラ イ ン
PCB ガ イ ド ラ イ ン
コ ンポーネ ン ト の配置
さ ま ざ ま な回路 コ ン ポーネ ン ト を PCB 上の ピ ン配置に従いなが ら 、 で き る 限 り 密接に、 そ し て FPGA の近 く に配置す る 必
要があ り ます。 曲げ数、 コ ーナー数、 ビ ア数は最小限に抑え ます。 ピ ン配置におけ る FPGA の柔軟性は、 PCB 配線の最適
化に役立ち ます。
直線で短い接続は、 PCB レ イ ア ウ ト のすべての特性を向上 さ せます。
•
シ グナル イ ン テ グ リ テ ィ
•
伝送 ラ イ ンの影響
•
容量 と イ ン ダ ク タ ン ス
•
動作周波数
コ ン ポーネ ン ト 間の距離が長 く な る と 、 伝送 ラ イ ンの影響が問題にな り ます。 反射を抑え る ために、 すべての伝送 ラ イ ン
に適切な終端処理を行 う 必要があ り ます。
ガ イ ド ラ イ ンおよび推奨事項
PCB デザ イ ンの主なガ イ ド ラ イ ンは次の と お り です。
•
コ ン ポーネ ン ト を配置 し て レ イ ア ウ ト を決定す る 際には十分な時間を費や し ます。
•
ト レース長はで き る 限 り 短 く し ます。
•
必要な抵抗やキ ャ パシ タ は、 で き る 限 り FPGA の近 く に配置 し ます。
•
PCB 層の数や層の ス タ ッ ク ア ッ プ方法の決定に時間を費や し ます。
•
可能であれば、 PCB レ イ ア ウ ト 時に、 ト レース上の信号の伝達時間や反射時間 よ り も 短 く な る よ う に ト ラ ッ ク 長を調
整 し て く だ さ い。 不可能な場合は、 伝送 ラ イ ンの理論を考慮 し て設計を行い ます。
•
すべての差動 ト レース (デー タ 、 ク ロ ッ ク ) の長 さ を一致 さ せます。
•
差動 ト レース を曲げ る 場合は、 右 と 左の曲げ数を同 じ に し ます。
•
差動 ト レース を曲げ る 場合は、 ペアの内側の ト レース が外側の ト レース よ り も 短 く な り ます。 一方向に多 く の曲げを
使用す る 場合、 差動ペアの一方の ト レース が も う 一方 よ り も 長 く な り ます (直接修正の可能性がない場合)。
•
ト レース を 90° ま たは 180° に曲げて配線 し ない よ う に し て く だ さ い。 こ の よ う に曲げ る と 、 ト レース幅の実効幅が増
加 し 、 寄生容量が増加 し ます。 非常に高速なエ ッ ジ レー ト の場合、 こ れ ら の不連続性がシ グナル イ ン テ グ リ テ ィ に深
刻な問題を引 き 起 こ し ます。 90° ま たは 180° ではな く 、 緩やかな角度を使用 し て く だ さ い。 それ も 難 し い場合は、 45°
で配線 し て く だ さ い。
•
PCB の有効な スペース に配線後、 ト レース を拡散 さ せて ク ロ ス ト ー ク を最小限に抑え ます。
•
信号の リ タ ーン パ ス に関す る ガ イ ド ラ イ ンに従っ て く だ さ い。
•
必要に応 じ て ト レース を保護 し ます。
•
グ ラ ン ド プ レーンの重要性を考慮 し て設計 し ます。
•
電源 と グ ラ ン ド 用には個別の専用プ レーン を使用 し ます。
•
PCB の外側の層で高速信号を実行 し ます。 外側の PCB 層では信号の動作が高速化 し ます。
•
高速信号が PCB 層の内側に配置 さ れてい る 場合は、外側の層に ト レース を模倣す る ための スペース を設けて く だ さ い
(図 16 参照)。
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PCB ガ イ ド ラ イ ン
X-Ref Target - Figure 16
7RS/D\HU
3UH3UHJRU6XEVWUDWH
*URXQG/D\HU
+LJK6SHHG6LJQDO/D\HU
+LJK6SHHGGLIIHUHQWLDOVLJQDOV
&OHDUVSDFHDERYHRUEHORZWKH+LJK6SHHG
VLJQDOVWRPLPLFRXWHUOD\HUURXWHGWUDFHV
7KLVGLVWDQFHVXEVWUDWHHPSW\OD\HUVXEVWUDWH
LVQHDUO\WKHVDPHIRUUHIHUHQFHGVLJQDOVDVIRUVLJQDOV
SODFHGRQRXWHUOD\HUV
;BB
図 16 : PCB プ レーンの内側に配置 さ れた差動高速 ト レース
•
差動 ト レース ペア間に十分な スペース を与え、同 じ 層上の信号 ト レース と 近 く のグ ラ ン ド プ レーン間に十分な スペー
ス を設け ます (図 17 参照)。
X-Ref Target - Figure 17
:
+
:
:
:WR:
6
6XEVWUDWH
;BB
図 17 : ト レース間の距離
•
1 つの ト レース におけ る ビ ア数を制限 し ます。
•
ビ ア を縦方向 ト レース と し て扱い ます。 つま り 、 ビ ア サ イ ズ、 ア ンチビ ア サ イ ズ、 お よ び差動 ト レース の場合はビ ア
の距離を計算 し ます。
•
高品質のデカ ッ プ リ ン グ キ ャ パシ タ (NP0、 X7R、 OSCON、 な ど) を使用 し ます。
°
ボール グ リ ッ ド レ イ ア ウ ト の FPGA の下に高周波積層セ ラ ミ ッ ク キ ャ パシ タ を配置 し ます。
°
各 I/O バン ク に ミ ド ル レ ン ジのセ ラ ミ ッ ク ま たは タ ン タ ル キ ャ パシ タ を使用 し 、それ ら をパ ッ ケージ境界近 く に
配置 し ます。
°
PCB 上の各 コ ン ポーネ ン ト に複数のバル ク キ ャ パシ タ を使用 し ます (図 18 参照)。
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ま とめ
X-Ref Target - Figure 18
,PS
7DUJHWLPSHGDQFH
P˖
)UHT
+]
6ZLWFKLQJ
3RZHU6XSSO\
.+]
%XON
&DSDFLWRUV
0+]
+LJK)UHTXHQF\
&DSDFLWRUV
*+]
3&%3RZHU
3ODQHV
;BB
図 18 : PCB と デ カ ッ プ リ ン グ キ ャパシ タ の範囲
ま とめ
こ のアプ リ ケーシ ョ ン ノ ー ト で説明 し た外部回路を使用す る こ と で、 MIPI イ ン タ ーフ ェ イ ス経由で FPGA を ASSP デバ
イ スへ接続で き ます。 互換 (プ ロ プ ラ イ エ タ リ ) ソ リ ュ ーシ ョ ンは、 HS ト ラ フ ィ ッ ク 用に BLVDS ま たは DIFF_HSTL_I_18
と し て コ ン フ ィ ギ ュ レーシ ョ ン し た FPGA I/O と 、LP ト ラ フ ィ ッ ク 用に LVCMOS_18 ま たは HSUL_12 と し て コ ン フ ィ ギ ュ
レーシ ョ ン し た FPGA I/O を使用 し ます。 一方、 準拠 ソ リ ュ ーシ ョ ンは、 LVDS と し て コ ン フ ィ ギ ュ レーシ ョ ン し た FPGA
I/O を使用 し て外部の PHY コ ン ポーネ ン ト へ接続 し ます。
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改訂履歴
改訂履歴
次の表に、 こ の文書の改訂履歴を示 し ます。
日付
バージ ョ ン
2014 年 8 月 25 日
1.0
内容
初版
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XAPP894 (v1.0) 2014 年 8 月 25 日
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