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ハードユーザマニュアル
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変更履歴
版数
日付
内容
担当者
Rev.1.00
2012/05/14
初版
吉岡
Rev.1.01
2012/05/29
FPGA 関連の参考資料情報を追記
吉岡
Rev.1.02
2012/06/06
図 7-11 を変更
Rev.1.03
2012/12/27
表 7-7、表 7-15 を修正
柳澤
Rev.1.04
2013/05/16
表 7-7 修正
天野
Rev.1.05
2013/06/05
表 7-7 LA08 と LA12 の Bank 表記修正
天野
Rev.1.06
2014/02/18
SW11 削除に伴い、7.3.2 章及び図 7-11 修正
天野
Rev.1.07
2014/07/07
3 項 DDR3 1800Mbps の記載追加
天野
小田島
表 7-6 誤記修正、7.12 項誤記修正
Rev.1.08
2016/06/03
7.3.2 項の例：148.5MHz を出力させる場合の
小田島
V[3:0]の記載を修正
Rev.1.08
2
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目次
1.
2.
3.
4.
5.
6.
7.
関連書類と付属品................................................................................................................................................................ 10
概要............................................................................................................................................................................................ 10
特長............................................................................................................................................................................................ 10
ブロック図................................................................................................................................................................................. 11
基板外観図 ............................................................................................................................................................................. 12
基板仕様 .................................................................................................................................................................................. 13
各部説明 .................................................................................................................................................................................. 15
7.1.
7.1.1.
電源入力について ............................................................................................................ 16
7.1.2.
電源確認 .......................................................................................................................... 16
7.1.3.
機能における FPGA バンク電圧の切り替え ................................................................... 17
7.1.4.
XADC 用電源（VCCADC,VREFP）について ................................................................. 18
7.1.5.
PM Bus interface (CN19) ................................................................................................. 18
7.2.
発振器 ...................................................................................................................................... 19
7.3.
MGT リファレンスクロック .................................................................................................... 21
7.3.1.
FB_CLEANUP_CLKP/N .................................................................................................. 21
7.3.2.
クロックジェネレータ（ICS810001DK-21LF） ............................................................. 22
7.3.3.
MGT リファレンスクロックセレクタ ............................................................................. 23
7.4.
8.
電源構成 .................................................................................................................................. 15
FMC コネクタ
インタフェース ............................................................................................. 24
7.4.1.
HPC1 コネクタ（High-Pin Count） ................................................................................ 25
7.4.2.
HPC2 コネクタ（High-Pin Count） ................................................................................ 33
7.4.3.
LPC1 コネクタ（Low-Pin Count） ................................................................................. 41
7.4.4.
LPC2 コネクタ（Low-Pin Count） ................................................................................. 45
7.5.
DDR3 SDRAM ......................................................................................................................... 49
7.6.
RS-232C .................................................................................................................................. 51
7.7.
LED .......................................................................................................................................... 52
7.8.
DipSW ...................................................................................................................................... 53
7.9.
PushSW ................................................................................................................................... 54
7.10.
XADC 用 Pin Header................................................................................................................ 55
7.11.
バッテリ制御 ........................................................................................................................... 56
7.12.
Quad SPI Flash ........................................................................................................................ 56
コンフィギュレーションファイルの作成 .......................................................................................................................... 57
8.1.
コンフィギュレーションファイル（bit ファイル）の作成時の設定について ........................ 57
8.2.
コンフィギュレーション時間について ................................................................................... 58
8.3.
未使用端子の設定について ..................................................................................................... 58
8.4.
コンフィギュレーションファイル（mcs ファイル）の作成 .................................................. 59
8.5.
Flash メモリへのコンフィギュレーションファイル書き込み ................................................ 64
8.6.
出荷時のスイッチ設定 ............................................................................................................. 69
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図目次
図 4-1 ブロック図 ..........................................................................................................................11
図 5-1 部品面基板外観図 .............................................................................................................. 12
図 5-2 半田面基板外観図 .............................................................................................................. 12
図 6-1 基板寸法図(捨て基板寸法含む) .......................................................................................... 14
図 7-1 電源構成 ............................................................................................................................. 15
図 7-2 電源供給構成...................................................................................................................... 16
図 7-3 電源ステータス LED .......................................................................................................... 16
図 7-4
FPGA バンクと周辺デバイス図 ......................................................................................... 17
図 7-5
FPGA バンク電圧切り替え箇所 ......................................................................................... 17
図 7-6
VCCADC,VREFP 切り替え構成図..................................................................................... 18
図 7-7
VCCADC,VREFP 切り替え箇所 ........................................................................................ 18
図 7-8 クロック供給箇所 .............................................................................................................. 19
図 7-9 クロック系統構成図 ........................................................................................................... 19
図 7-10
MGT リファレンスクロック構成図 ................................................................................. 21
図 7-11
FB_CLEANUP_CLKP/N 生成構成図 ................................................................................ 21
図 7-12
MGT リファレンスクロックセレクタ IC 周辺構成 .......................................................... 23
図 7-13
High-Pin Count ピン配置図 .............................................................................................. 24
図 7-14
Low-Pin Count ピン配置図 .............................................................................................. 24
図 7-15
SDA,SCL,GA1/0 TDI/TDO 回路構成................................................................................ 31
図 7-16
PG_C2M 回路構成 ........................................................................................................... 31
図 7-17
VADJ 構成図 .................................................................................................................... 32
図 7-18
SDA,SCL,GA1/0 TDI/TDO 回路構成................................................................................ 39
図 7-19
PG_C2M 回路構成 ........................................................................................................... 39
図 7-20
VADJ 構成図 .................................................................................................................... 40
図 7-21
SDA,SCL,GA1/0 TDI/TDO 回路構成................................................................................ 43
図 7-22
PG_C2M,PRSNT_M2C_L 回路構成 ................................................................................ 43
図 7-23
VADJ 構成図 .................................................................................................................... 44
図 7-24
SDA,SCL,GA1/0 TDI/TDO 回路構成................................................................................ 47
図 7-25
PG_C2M,PRSNT_M2C_L 回路構成 ................................................................................ 47
図 7-26
VADJ 構成図 .................................................................................................................... 48
図 7-27
DDR3 SDRAM 接続図...................................................................................................... 49
図 7-28
DDR3 SDRAM 搭載図...................................................................................................... 49
図 7-29
RS-232C 構成図............................................................................................................... 51
図 7-30
D-sub 9pin コネクタ ........................................................................................................ 51
図 7-31
LED 構成図 ...................................................................................................................... 52
図 7-32
LED 搭載図 ...................................................................................................................... 52
図 7-33
DipSW 構成図 .................................................................................................................. 53
図 7-34
DipSW 搭載図 .................................................................................................................. 53
図 7-35
PushSW 構成図 ............................................................................................................... 54
図 7-36
PushSW 搭載図 ............................................................................................................... 54
図 7-37
XADC 用 PinHeader 構成図 ............................................................................................. 55
図 7-38
XADC 用 PinHeader 搭載図 ............................................................................................. 55
図 7-39 バッテリ構成、搭載図 ..................................................................................................... 56
図 7-40
QSFI フラッシュメモリ構成図 ....................................................................................... 56
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図 8-1
Process Properties ウインドウ表示 .................................................................................. 57
図 8-2
bit ファイル作成時のオプション設定 ................................................................................ 57
図 8-3 コンフィギュレーション時間の変更 ................................................................................. 58
図 8-4 未使用端子設定 .................................................................................................................. 58
図 8-5
ISE 上でのコンフィギュレーションファイル作成 ............................................................ 59
図 8-6 Warning 表示 ...................................................................................................................... 59
図 8-7
iMPACT 画面その 1 ............................................................................................................ 60
図 8-8
iMPACT 画面その 2 ............................................................................................................ 60
図 8-9
iMPACT 画面その 3 ............................................................................................................ 61
図 8-10
iMPACT 画面その 4 .......................................................................................................... 61
図 8-11
iMPACT 画面その 5 .......................................................................................................... 62
図 8-12
iMPACT 画面その 6 .......................................................................................................... 62
図 8-13
iMPACT 画面その 7 .......................................................................................................... 62
図 8-14
iMPACT 画面その 8 .......................................................................................................... 62
図 8-15
iMPACT 画面その 9 .......................................................................................................... 63
図 8-16
iMPACT 画面その 10 ........................................................................................................ 63
図 8-17 基板上の JTAG コネクタ ................................................................................................. 64
図 8-18 デバイスへの書き込みその 1 ........................................................................................... 64
図 8-19 デバイスへの書き込みその 2 ........................................................................................... 65
図 8-20 デバイスへの書き込みその 3 ........................................................................................... 65
図 8-21 デバイスへの書き込みその 4 ........................................................................................... 66
図 8-22 デバイスへの書き込みその 5 ........................................................................................... 66
図 8-23 デバイスへの書き込みその 6 ........................................................................................... 67
図 8-24 デバイスへの書き込みその 7 ........................................................................................... 67
図 8-25 デバイスへの書き込みその 8 ........................................................................................... 68
図 8-26 リコンフィギュレーションスイッチ ............................................................................... 68
図 8-27 コンフィギュレーションステータス ............................................................................... 68
図 8-28 出荷設定部品面 ................................................................................................................ 69
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表目次
表 7-1 電源ステータス LED 表 ..................................................................................................... 16
表 7-2
FPGA バンクと周辺デバイス電圧切り替え表 ................................................................... 17
表 7-3
VCCADC,VREFP 切り替え表 ............................................................................................ 18
表 7-4 クロックソース表 .............................................................................................................. 20
表 7-5 クロックジェネレータ（ICS810001DK-21LF）IC 設定表 ............................................... 22
表 7-6
MGT リファレンスクロック設定表 ................................................................................... 23
表 7-7
HPC1 コネクタ(CN3)ピン配置表 ...................................................................................... 26
表 7-8
PG_C2M,PG_M2C,PRSNT_M2C_L レベル設定表 ........................................................... 31
表 7-9
HPC2 コネクタ(CN4)ピン配置表 ...................................................................................... 34
表 7-10
PG_C2M,PG_M2C,PRSNT_M2C_L レベル設定表 ......................................................... 39
表 7-11
LPC1 コネクタ(CN5)ピン配置表 ..................................................................................... 41
表 7-12
PG_C2M, PRSNT_M2C_L レベル設定表 ........................................................................ 43
表 7-13
LPC2 コネクタ(CN6)ピン配置表 ..................................................................................... 45
表 7-14
PG_C2M, PRSNT_M2C_L レベル設定表 ........................................................................ 47
表 7-15
DDR3 SDRAM ピン配置表 .............................................................................................. 50
表 7-16
D-sub 9pin コネクタピン配置表 ...................................................................................... 51
表 7-17
LED ピン配置表 ............................................................................................................... 52
表 7-18
DipSW ピン配置表 ........................................................................................................... 53
表 7-19
PushSW ピン配置図 ........................................................................................................ 54
表 7-20
XADC 用 PinHeader ピン配置表...................................................................................... 55
表 7-21 コンフィグレーション用 QSPI Flash Memory ................................................................. 56
表 8-1 出荷時の設定...................................................................................................................... 69
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はじめに
この度は、
「TB-7K-325T-IMG」をお買いあげいただき、誠にありがとうございます。ご使用の
前に、本ユーザマニュアルをよくお読み頂き、ご理解の上、正しくお使いください。また、お読みに
なった後はいつでも見られる所にお手元に保管してください。
安全上のご注意
必ずお守りください。
お使いになる人や他人への危害、財産への損害を未然に防止するため、必ずお守りいただくことを、次
のように説明しています。
●ご使用の前に、この項目を必ずお読みになり、正しく安全にお使いください。
●ここに示した注意事項は、安全に関する重大な内容を記載していますので、必ずお守りください。
●お読みになった後は、お使いになる方がいつまでも見られる所に保管してください。
表示内容を無視して誤った使い方をしたときに生じる危害や損害の程度を次の表示で区分し、説明して
います。
危険
誤った取り扱いをしたときに、死亡や重傷に結びつきます。
警告
誤った取り扱いをしたときに、死亡や重傷に結びつく可能性があります。
注意
誤った取り扱いをしたときに、傷害または家屋・家財などの損害に結びつきます。
お守りいただく内容の種類を次の絵表示で区分し、説明しています。
(下記は絵表示の一例です)
必ず電源を切断してください。
分解禁止
絶対に行わないでください。
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警告
万が一異常が発生したときは、電源を切断してください！！
異常のまま使用すると、火災や感電の原因となります。すぐに電源を切り、
弊社営業担当にご連絡ください。
煙が出ている、変なにおいがするなど異常なときは、電源を切断してください！！
異常状態のまま使用すると火災や感電の原因となります。すぐに電源を切ったあと、
煙が出なくなったのを確認してから、弊社営業担当にご連絡ください。
分解・修理・改造しないでください。
分解・修理・改造すると、ショートや発熱により、火災や感電の原因となります。
点検・調整・修理は弊社営業担当にご依頼ください。
空冷ファンを触らないようにしてください。(ファン取り付け時)
空冷ファンは高速で回転しているため、指を近づけたりすると、怪我をする恐れがありま
す。絶対に触らないようにしてください。
不安定な場所には置かないでください。
ぐらついた台の上や傾いた所などに置くと、落ちたり倒れたりして怪我や故障の原因とな
ります。
落としたり、破損した場合には使わないでください。
火災や感電の原因となります。
金属製の物が直接触れないようにしてください。
火災や感電の原因となります。
ほこりや湿気の多い場所、水分のかかる場所に置かないでください。
火災や感電の原因となります。
本製品を濡らしたり、濡れた手で触れないでください。
本装置が故障したり、発煙、発火、感電の原因となり危険です。
本製品のコネクタ(金メッキ部分)に触れないでください。
コネクタの表面に汗や皮脂等の汚れが付着し、コネクタの接触不良の原因になります。ま
た、静電気により本装置内部の故障、火災や感電の原因となります。
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注意
次のような場所での使用・保管はしないでください。
●湿気やほこりの多い場所
●押入れや本棚など、風通しの悪い場所
●油煙や湯気が当たる場所
●直射日光の当たる場所
●熱器具の近く
●閉めきった自動車など、高温になるところ
●静電気の影響が強いところ
●水や薬品の触れるところ
このような場所に置くと、ショートや発熱などにより、火災や感電、事故、
変形の原因となることがあります。
重いものを置かないでください。
本製品が破損することがあります。
■使用上の注意点
本商品は、Xilinx 社製 FPGA、Kintex-7 の評価ボードです。目的外の使用により生じた損害に関して、
当社は一切責任を負いません。
・目的通りの使用であっても、下記の原因により生じた損害に関して、当社は一切責任を負いません。
①地震・雷、風水害および当社の責任以外の火災、第三者による行為、その他の事故、お客様の
故意または過失あるいは誤用、その他異常な条件下での使用。
②本商品の使用、または使用不能から生ずる二次的影響。(事業の中断等)
③ユーザマニュアルの記載内容を守らない使用。
④当社が関与しない接続機器との組み合わせによる誤動作。
・次のような場合には保証の責任を負いかねますので、あらかじめご了承ください。
①本製品の使用によって生じたデータの消失や破損。
②本製品の使用によって生じた、いかなる結果やその他の異常。
③弊社の責任によらない製品の破損または改造による故障。
・本製品は研究・実験・評価を目的として開発した製品です。従って、信頼性を求める用途での使用
は固くお断り致します。
・本製品の修理は、故障箇所の部分修理ではなく、基板単位の有償交換となります。
・初期不良に関しては、無償で交換します。但し、本製品納入後 2 週間以内にご連絡・ご確認を
頂いた場合に限ります。
・基板仕様に関しては、予告なく変更することがあります。また予告なく製造中止とすることが
あります。
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1. 関連書類と付属品
【関連書類】
・本基板に関するドキュメント類は、弊社 Web サイトの Club-X よりダウンロードしてください。
・Xilinx FPGA document: http://japan.xilinx.com/support/
DS180: 7 Series FPGAs Overview
UG586: 7 Series FPGAs Memory Interface Solutions User Guide
UG473: 7 Series FPGAs Memory Resources User Guide
UG470: 7 Series FPGAs Configuration User Guide
UG475: 7 Series FPGAs Packaging and Pinout User Guide
UG476: 7 Series FPGAs GTX Transceivers User Guide
UG477: 7 Series FPGAs Integrated Block for PCI Express User Guide
UG480: 7 Series FPGAs XADC User Guide
【基板取付品】
・基板足セット
ゴム足：9 個、ネジ M3 X 6：18 個、スペーサ M3 X 10：9 個
・74.25MHz 発振器(MXO-50B 74.25MHz）、X2(IC ソケット)に実装
【付属品】
・MMCX ケーブルセット
MMCX-SMA ケーブル(SAMTEC：RF174-03SP1-01SP1-0400)：2 本
MMCX-MMCX ケーブル(SAMTEC：RF174-03SP1-03SP1-0400)：2 本
・Option Board 固定用スペーサセット
スペーサ M2.6 X 10(ジュラコン)：8 個、ネジ M2.6 (ジュラコンワッシャ付)：16 個
・短絡ソケット
短絡ソケット(SAMTEC：2SN-BK-G)：14 個
・FAN/ヒートシンク
FAN/ヒートシンク(アルファ：FS40-15M42)：1 個
・AC アダプタ
AC アダプタ(アイコー電子：TW-1250P)：1 個（同等品）
2. 概要
本基板は、Xilinx 社製 FPGA の Kintex-7 シリーズ「325T」を搭載した FPGA 評価ボードです。
主に画像インタフェース、画像処理を想定しています。
本基板には、スピードグレードが"-2"の FPGA（XC7K325T-2FFG900CES）が搭載されております。
3. 特長
・FMC コネクタの High-Pin Count を 2 個、Low-Pin Count を 2 個搭載
FPGA のピン数の関係上、FMC コネクタ規格に定義されたすべてのピンは接続されておりませんの
で、ご注意ください。詳細は、本書記載のコネクタピン配置表を参照願います。
・DDR3 SDRAM (Chip)×4：1800Mbps ELPIDA 社製 EDJ2116DEBG-xx-x (2Gbits×4) (同等品)
・コンフィギュレーション PROM：Micron 製 QSPI Flash N25Q128A13BSF40G 128Mbit
・各種クロックソースを用意
・操作用：PushSW，DipSW
・確認用：LED，PinHeader
・PC 通信用として RS-232C インタフェースを搭載
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4. ブロック図
以下に概要ブロック図を示します。
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FMC_LPC1
(low-pin count)
[SAMTEC]
ASP-134603-01
ADR,CLK,CMD
CLK:2 pair/IO:34 pair
Data[15:0],DQS,DM
FMC_LPC2
(low-pin count)
[SAMTEC]
ASP-134603-01
FMC_HPC2
(high-pin count)
[SAMTEC]
ASP-134486-01
CLK:2 pair/IO:34 pair
Data[15:0],DQS,DM
GTX:8 pair/GTX_CLK:2 pair
Data[15:0],DQS,DM
LA:CLK:2 pair/IO:34 pair
Data[15:0],DQS,DM
DDR３ SDRAM(2Gbit)
[ELPIDA]
EDJ2116DEBG-xx-x
DDR３ SDRAM(2Gbit)
[ELPIDA]
EDJ2116DEBG-xx-x
DDR３ SDRAM(2Gbit)
[ELPIDA]
EDJ2116DEBG-xx-x
DDR３ SDRAM(2Gbit)
[ELPIDA]
EDJ2116DEBG-xx-x
GTX:8 pair/GTX_CLK:2 pair
FMC_HPC1
(high-pin count)
[SAMTEC]
ASP-134486-01
pair
LA:CLK:2 pair/IO:34 pair
HA_HB:CLK:2 pair/HA:12 pair, HB:12 pair
pair
GTX_CLK:1 pair
LVDS 4x4
CROSSPOINT
SWITCH
[TI]
SN65LVDS250D
BT
GTX_CLK:1 pair
OSC 135MHz
[TamaDevice]
CL20VBC
135.000MHz
pair
FPGA
[Xilinx]
Kintex-7
Level Shifter
[TI]
TXB0102DC
RS-232C
Line Driver [TI]
TRS3221ECPWR
Dip Switch(4 poles)
[Omron]
A6H-4101
Dip Switch(8 poles)
[Omron]
A6H-8101
pair
MMCX Connector
[SAMTEC]
MMCX-J-P-H-ST-TH1
D-sub Connector
[Omron]
XM2C-0942-112L
MMCX Connector
[SAMTEC]
MMCX-J-P-H-ST-TH1
MMCX Connector
[SAMTEC]
MMCX-J-P-H-ST-TH1
LVDS Buffer
[TI]
CDCLVD
2102RGT
GTX
REFCLK
pair
pair
Push Switch
[Omron]
B3SN-3012
MMCX Connector
[SAMTEC]
MMCX-J-P-H-ST-TH1
QSPI FLASH
[Micron]
N25Q128A13BSF40G
JTAG Connector
[molex]
87832-1420
XC7K325T
-FFG900
CLK CLEANER
[IDT]
ICS810001DK-21LF
IC Socket
[Omron]
XR2A-0811-N
LVDS BUFFER
[TI]
CDCLVD2102RGT
Level Shifter
[TI]
TXS0108EPWR
pair
MMCX Connector
[SAMTEC]
MMCX-J-P-H-ST-TH1
OSC 74.25MHz
[MITADENPA]
MXO-50B
74.25MHz
4pair
Dip Switch(8 poles)
[Omron]
A6H-8101
XTAL 26.973MHz
[TamaDevice]
HC-49/T
XTAL 27MHz
[TamaDevice]
HC-49/T
OSC 200MHz
[TamaDevice]
CL20VBC
MMCX Connector
MMCX
Connector
[SAMTEC]
[SAMTEC]
MMCX-J-P-H-ST-TH1
MMCX-J-P-H-ST-TH1
MMCX Connector
MMCX
Connector
[SAMTEC]
[SAMTEC]
MMCX-J-P-H-ST-TH1
MMCX-J-P-H-ST-TH1
PMBUS PinHeader (10 pin)
[SAMTEC]
TSM-105-01-L-DV
Clock Buffer
[TI]
CDCLVC1102PW
XADC PinHeader (14 pin)
[SAMTEC]
TSM-107-01-L-DV
Push Switch x4
[Omron]
B3SN-3012
pair
MMCX Connector
[SAMTEC]
MMCX-J-P-H-ST-TH1
Dip Switch(8 poles)
[Omron]
A6H-8101
LED x6
[STANLEY]
AA1111C-TR
図 4-1 ブロック図
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5. 基板外観図
以下に基板の外観図を記載します。
FMC Connector MMCX LVDS
(Low Pin)
Output
FMC Connector
(Low Pin)
JTAG
QSPI Flash
Memory
D-sub
Connector
MMCX LVDS
Input
Clock Cleaner
Reset SW
Clock Cleaner
MMCX Single
In/Out
MMCX MGT
Input
FPGA
DDR3
SDRAM
LVDS 4x4
CROSSPOINT
SWITCH
ReConfig
SW
FMC
Connector
(High Pin)
Power LED
OSC 150M
Option OSC
(74.25M)
Power SW
MMCX MGT
Input
FMC Connector
(High Pin)
XADC
PinHeader
LED Dip SW
Push SW
PMBUS
PinHeader
図 5-1 部品面基板外観図
図 5-2 半田面基板外観図
Rev.1.08
12
TB-7K-325T-IMG
ハードユーザマニュアル
6. 基板仕様
以下に、本基板の仕様を示します。
外形寸法
：W:240.00mm x H:175.00mm
層構成
：12 層
板厚
：1.6mm
材質
：FR-4
FPGA
：Xilinx 製 XC7K325T-2FFG900CES
Flash Memory
：Micron 製 N25Q128A13BSF40G
FMC コネクタ(High-Pin) ：SAMTEC 製 ASP-134486-01
FMC コネクタ(Low-Pin) ：SAMTEC 製 ASP-134603-01
DDR3 SDRAM
：ELPIDA 製 EDJ2116DEBG-xx-x
MMCX コネクタ
：SAMTEC 製 MMCX-J-P-H-ST-TH1
Rev.1.08
13
TB-7K-325T-IMG
ハードユーザマニュアル
図 6-1 基板寸法図(捨て基板寸法含む)
Rev.1.08
14
TB-7K-325T-IMG
ハードユーザマニュアル
7. 各部説明
7.1.
電源構成
以下に、内部の電源構成を記載します。
ATX Power
Connector
[TI]
TPS56121DQPT
1.0V
15A
FPGA
(CORE)
[TI]
TPS84620RUQR
1.8V
6A
FPGA
(VCCAUX)
[TI]
TPS54325PWP
2.5V
3A
FPGA
(IO)
[TI]
TPS54325PWP
3.3V
3A
FPGA
(IO)
Power
Switch
DC JACK
3.3V
[TI]
TLV70018DCKT
1.8V
FPGA
200mA (MGTAVCCAUX)
[TI]
REF3012
1.25V
FPGA
(VREFP)
[TI]
TLV70218DBV
1.8V
FPGA
(VCCADC)
[TI]
TPS51200DRCT
0.75V
200mA
FPGA
(VTT)
[TI]
TPS54527DDAR
1.5V
5A
FPGA
(DDR3)
[TI]
TPS54227DDAR
2.0V
2A
FPGA
(VCCAUXIO)
[TI]
TPS54227DDAR
1.5V
2A
QSPI Flash
memory
[TI]
TLV74401KTWT
1.2V
3A
[TI]
TPS54620RGYR
1.0V
6A
FPGA
(MGTAVCC)
[TI]
TPS54527DDAR
2.5V
5A
Option Board
(FMC)
[TI]
TPS54527DDAR
3.3V
5A
Option Board
(FMC)
[TI]
TPS73801DCQR
3.3V
FPGA
(MGTAVTT)
UCD9090
(Power Supply Sequencer/Monitor)
図 7-1 電源構成
Rev.1.08
15
TB-7K-325T-IMG
7.1.1.
ハードユーザマニュアル
電源入力について
AC アダプタコネクタ入力または ATX コネクタ入力より、電源供給を行います。
図 7-2 電源供給構成
7.1.2.
電源確認
供給及び生成電源の正常動作は、搭載の 18 個の LED で確認できます。
表 7-1 電源ステータス LED 表
電源
電源 LED
種別
色
VCCINT+1.0V
LED7
FPGA VCCINT 電源
赤
VCCAUXIO+2.0V
LED8
FPGA VCCAUX_IO 電源
赤
MGT_PW+1.5V
LED9
MGT AVTT 生成電源
赤
UCD9090_+3.3V
LED10
UCD9090RGZT 供給電源
赤
VCC+1.5V
LED11
FPGA VCCIO 電源
赤
VCC+2.5V
LED12
FPGA VCCIO 電源
赤
MGTAVCCAUX+1.8V
LED13
MGTAVCCAUX 電源
赤
FMC+2.5V
LED14
FMC 2.5V 供給電源
赤
VCCAUX+1.8V
LED15
FPGA VCCAUX 電源
赤
VCC_CF
LED16
QSPI Flash Memory 供給電源
赤
MGTAVTT+1.2V
LED17
MGTAVTT 電源
赤
FMC+3.3V
LED18
FMC 3.3V 供給電源
赤
VTT+0.75V
LED19
FPGA VREF(DDR3)電源
赤
VCC+3.3V
LED20
FPGA VCCIO 電源
赤
MGTAVCC+1.0V
LED21
MGTAVCC 電源
赤
+12V
LED22
12V 供給電源
赤
VREFP+1.25V
LED33
FPGA VREFP 電源
赤
VCCADC+1.8V
LED34
FPGA VCCADC 電源
赤
図 7-3 電源ステータス LED
Rev.1.08
16
TB-7K-325T-IMG
7.1.3.
ハードユーザマニュアル
機能における FPGA バンク電圧の切り替え
FPGA には、下図の周辺デバイスが接続されております。
FMC コネクタは、接続しているインターフーェースレベル(3.3V or 2.5V)にあわせ、基板上の
ジャンパ(JP24,28)を切り替えることにより、FPGA バンク電圧(VCCIO)の変更が可能です。
【HR18】
HPC1
【HR17】
HPC1
【HR16】
HPC1・HPC2
GTX Quad
4ch/Bank
【HR15】
HPC1・HPC2
【HR14】
LPC1・QSPI
【HP32】
DQ,DQS,DM x2
【HP34】
DQ,DQS,DM x2
【HP33】
ADR,CMD x4
RS-232C IF
LED,PSW,DSW
【HR13】
LPC1・LPC2
【HR12】
LPC1・LPC2
図 7-4
表 7-2
Bank
FPGA バンクと周辺デバイス図
FPGA バンクと周辺デバイス電圧切り替え表
接続しているデバイス
FMC_LPC1(CN5)
HR12/13/14
FMC_LPC2(CN6)
QSPI
HR15/16/17/18
HP32/33/34
電圧と設定
電圧
可変
(3.3V/2.5V)
FMC_HPC1(CN3)
可変
FMC_HPC2(CN4)
(3.3V/2.5V)
DDR3,DSW,LED,PSW,UART
1.5V
JP #
2.5V
3.3V
JP28
1-2 短絡
2-3 短絡
JP24
1-2 短絡
2-3 短絡
－
－
－
可変箇所は、出荷時、2.5V になっております。
図 7-5
Rev.1.08
FPGA バンク電圧切り替え箇所
17
TB-7K-325T-IMG
7.1.4.
ハードユーザマニュアル
XADC 用電源（VCCADC,VREFP）について
VCCADC は、XADC のアナログ回路用の電源です。
VREFP は、A/D 変換プロセスの差動参照電圧です。
・VCCADC には、VCCAUX+1.8V または VCCADC+1.8V を供給することができます。
供給電源の切り替えは、JP39 で行います。
・VREFP には、XADC_AGND または VREFP+1.25V を供給することができます。
供給電圧の切り替えは、JP40 で行います。
図 7-6 VCCADC,VREFP 切り替え構成図
図 7-7 VCCADC,VREFP 切り替え箇所
表 7-3 VCCADC,VREFP 切り替え表
電源
7.1.5.
JP 設定
VCCADC
JP39
VREFP
JP40
供給電源
1-2 短絡
VCCAUX+1.8V
2-3 短絡
VCCADC+1.8V
1-2 短絡
XADC_AGND
2-3 短絡
VREFP+1.25V
PM Bus interface (CN19)
PM Bus インタフェースは、TI 製 UCD9090（電源シーケンス・マネージメント）チップの設定を
行うインタフェースです。
PM Bus の詳細については、UCD9090 のデータシートを参照ください。
本ボードでは、出荷時に FPGA に合わせた設定が行われており、設定変更の必要はありません。
FPGA の電源シーケンスに関しては、データシートを参照ください。
Rev.1.08
18
TB-7K-325T-IMG
7.2.
ハードユーザマニュアル
発振器
本ボードには、下記のクロックソースがあります。
図 7-8 クロック供給箇所
IC16
CN3
X4
FMC
HPC1
IC29
LVDS
135MHz
OSC
LVDS
LVDS
LVDS
LVDS
FMC
HPC2
CN16
MMCX_Single_IN
DIPSW
SW2,3
CN4
FMC
HPC2
IC27
FB_CLEANUP_CLKP/N
CLK1
MGT116
L8/L7
MGTREFCLK0P/N_116
N8/N7
MGTREFCLK1P/N_116
CN4
IC28
CLK Cleaner
MGT115
R8/R7
MGTREFCLK0P/N_115
U8/U7
MGTREFCLK1P/N_115
CN9
MMCX_MGT1_P
MMCX_MGT1_N
CN10
LVDS
CN3
FMC
HPC1
LVDS
LVDS
CN14
LVCMOS33
Ctrl
MMCX_LVDS_OUT_P
MMCX_LVDS_OUT_N
CLK0
CN15
DIPSW
CDCLVD2102RGT
SW4
ICS810001DK-21LF
LVDS
LVDS
SEL
MGT117
G8/G7
MGTREFCLK0P/N_117
J8/J7
MGTREFCLK1P/N_117
CN11
MMCX_MGT2_P
MMCX_MGT2_N
CN12
LVDS
LVDS
MGT118
C8/C7
MGTREFCLK0P/N_118
E8/E7
MGTREFCLK1P/N_118
SN65LVDS250DBT
IC26
IC42
CN13
MMCX_Single_OUT
Level Translator
CDCLVC1102PW
X1
200MHz
OSC
SN74LVC1T45DCK
LVDS
X2
IC24
74.25MHz
OSC
LVCMOS33
CN7
MMCX_P
MMCX_N
CN3
LVDS
U20:HR14
P
N
P
N
AE10:HP33
AF10:HP33
F12:HR18
E13:HR18
CDCLVD2102RGT
LVDS
P
N
M28:HR15
L28:HR15
CN8
P
N
FMC
HPC1
P
N
P
N
P
N
D12:HR18
D13:HR18
G13:HR18
F13:HR18
E19:HR17
D19:HR17
H14:HR18
G14:HR18
CN4
FMC
HPC2
P
N
P
N
D27:HR16
C27:HR16
C25:HR16
B25:HR16
CN5
FMC
LPC1
P
N
P
N
T26:HR14
T27:HR14
AE23:HR12
AF23:HR12
CN6
FMC
LPC2
P
N
P
N
AG29:HR13
AH29:HR13
AB27:HR13
AC27:HR13
FPGA
図 7-9 クロック系統構成図
Rev.1.08
19
TB-7K-325T-IMG
ハードユーザマニュアル
表 7-4 クロックソース表
接続
名称
IF
FPGA PIN
X1(200MHz)
CLK200M_P/N
LVDS
AE10/AF10
X2(74.25MHz)
74.25MHz_P/N
LVDS
F12/E13
CN7/8
MMCX_P/N
LVDS
M28/L28
備考
DDR3 クロック
(system, iodelayctrl)
差動バッファ経由
MMCX 外部供給
クロック
IC27
(FB_CLEANUP_CLKP/N)
or
CN3
(HPC1_GBTCLK1_M2C_P/N)
or
CN4
(HPC2_GBTCLK1_M2C_P/N)
HPC_CLK_M115_P/N
HPC_CLK_M116_P/N
U8/U7
LVDS
N8/N7
HPC_CLK_M117_P/N
J8/J7
HPC_CLK_M118_P/N
E8/E7
or
クロック
X4(135MHz_P/N)
CN3(FMC_HPC1)
HPC1_GBTCLK0_M2C_P/N
LVDS
R8/R7
CN4(FMC_HPC2)
HPC2_GBTCLK0_M2C_P/N
LVDS
G8/G7
MMCX_MGT1_P/N
LVDS
L8/L7
MMCX_MGT2_P/N
LVDS
C8/C7
CN3(FMC_HPC1)
HPC1_CLK0_M2C_P/N
LVDS
D12/D13
CN3(FMC_HPC1)
HPC1_CLK1_M2C_P/N
LVDS
G13/F13
CN3(FMC_HPC1)
HPC1_CLK2_M2C_P/N
LVDS
E19/D19
CN3(FMC_HPC1)
HPC1_CLK3_M2C_P/N
LVDS
H14/G14
CN4(FMC_HPC2)
HPC2_CLK0_M2C_P/N
LVDS
D27/C27
CN4(FMC_HPC2)
HPC2_CLK1_M2C_P/N
LVDS
C25/B25
CN5(FMC_LPC1)
LPC1_CLK0_M2C_P/N
LVDS
T26/T27
CN5(FMC_LPC1)
LPC1_CLK1_M2C_P/N
LVDS
AE23/AF23
CN6(FMC_LPC2)
LPC2_CLK0_M2C_P/N
LVDS
AG29/AH29
CN6(FMC_LPC2)
LPC2_CLK1_M2C_P/N
LVDS
AB27/AC27
CN9/10
(MMCX MGT LVDS Input)
CN11/12
(MMCX MGT LVDS Input)
MGT
リファレンス
HPC_LA
IF クロック
HPC_LA
IF クロック
HPC_HA_HB
IF クロック
HPC_HA_HB
IF クロック
HPC_LA
IF クロック
HPC_LA
IF クロック
LPC1
IF クロック
LPC1
IF クロック
LPC2
IF クロック
LPC2
IF クロック
補足：HPC*_CLK*_M2C_P/N, LPC*_CLK*_M2C_P/N はシングルエンド（CMOS）入力も可能です。
Rev.1.08
20
TB-7K-325T-IMG
ハードユーザマニュアル
MGT リファレンスクロック
7.3.
MGT リファレンスクロックの構成について詳細を記載します。
IC16 FPGA
CN3
X4
IC29
LVDS
135MHz
OSC
LVDS
LVDS
MMCX_Single_IN
MMCX_Single_OUT
LVDS
CN16
MMCX_Single_IN
DIPSW
SW2,3
LVDS
FMC
HPC2
IC28
CLK Cleaner
CN4
LVDS
FMC
HPC2
IC27
FB_CLEANUP_CLKP/N
CLK1
MGT116
L8/L7
MGTREFCLK0P/N_116
N8/N7
MGTREFCLK1P/N_116
CN4
3.3V LVCMOS
MGT115
R8/R7
MGTREFCLK0P/N_115
U8/U7
MGTREFCLK1P/N_115
CN9
MMCX_MGT1_P
MMCX_MGT1_N
CN10
LVDS
CN3
FMC
HPC1
LVDS
FMC
HPC1
LVDS
LVDS
CN14
Ctrl
MMCX_LVDS_OUT_P
MMCX_LVDS_OUT_N
CLK0
CN15
DIPSW
CDCLVD2102RGT
SW4
ICS810001DK-21LF
MGT117
G8/G7
MGTREFCLK0P/N_117
J8/J7
MGTREFCLK1P/N_117
LVCMOS33
SEL
CN11
MMCX_MGT2_P
MMCX_MGT2_N
CN12
LVDS
LVDS
MGT118
C8/C7
MGTREFCLK0P/N_118
E8/E7
MGTREFCLK1P/N_118
SN65LVDS250DBT
IC42
IC26
CN13
MMCX_Single_OUT
Level Translator
U20:HR14
SN74LVC1T45DCK
CDCLVC1102PW
図 7-10 MGT リファレンスクロック構成図
7.3.1.
FB_CLEANUP_CLKP/N
TI 社製の「SN65LVDS250DBT」の入力クロックである FB_CLEANUP_CLKP/N には、Video 系
Clock を生成するクロックジェネレータ（IDT 社製の ICS810001DK-21LF）からの出力を差動信
号に変換して出力します。その他、MMCX LVDS Output コネクタを搭載しています。
IC42
Level
Translator
IC26
CN13 MMCX Single
Output
CLK0
DIPSW
SW2
IC16 FPGA
Q
CN16
MMCX Single Input
to　SN65LVDS250DBT
FB_CLEANUP_CLKP
FB_CLEANUP_CLKN
Buffer
SN74LVC1T45DCK
CDCLVC1102PW
U20(Bank14: 2.5V/3.3V)
IC27
IC28
Buffer
CLK1
V[3:0]
CN14 MMCX LVDS
Output
CN15 MMCX LVDS
Output
CDCLVD2102RGT
AK3 (Bank34: 1.5V)
CLK_SEL
DIPSW
SW3
MF
N[1:0]
ｎBP[1:0]
X3
XTAL_IN0
XTAL_OUT0
OE
IC43
CLK_RST
Level
Translator
SN74AVC1T45DCK
XTAL_SEL
MR
27MHz
X5
XTAL_IN1
XTAL_OUT1
26.973
MHz
ICS810001DK-21LF
図 7-11 FB_CLEANUP_CLKP/N 生成構成図
Rev.1.08
21
TB-7K-325T-IMG
7.3.2.
ハードユーザマニュアル
クロックジェネレータ（ICS810001DK-21LF）
本ボードには、IDT 社製の「ICS810001DK-21LF」を使用して、
“Video 系 Clock”を生成する回路を
搭載しております。設定値等の詳細は、データシートを参照してください。
この PLL で発生させるクロックは、ボード上の DipSW で発振周波数を変更することができます。
本デバイスには PLL の位相調整用クロックとして、FPGA からのクロック(U20 pin)と外部 MMCX
コネクタ(CN16)からのクロックが接続されており、DipSW で選択が可能です。
XTAL_IN0/1 には、PLL の発信源となる 27MHz と 26.973MHz の振動子が接続されています。
XTAL_IN0/1 の選択は、DipSW を切り替えて使用する振動子を決定します。
なお、本デバイスへのリセットは、FPGA からの制御(AK3 pin)で行います。
表 7-5 クロックジェネレータ（ICS810001DK-21LF）IC 設定表
Signal
SW No.
SW bit
V[3:0]
SW2
bit[4:1]
CLK_SEL
bit[1]
MF
bit[2]
N[1:0]
bit[4:3]
nBP[1:0]
SW3
用途
入力クロック設定
例：bit[4:1]=ALL OFF→V[3:0]=1001
入力クロック切り替え：ON＝MMCX／OFF＝FPGA
PLL 係数：bit[2]=OFF→MF=0（x22）
bit[2]=ON→MF=1（x24）
分周値：OFF,OFF＝4／OFF,ON＝8／ON,OFF＝12／ON,ON＝18
bit[6:5]
OE
bit[7]
XTAL_SEL
bit[8]
出力クロック生成ブロック構成の設定
例：bit[6:5]=ALL OFF→nBP[1:0]=11
出力クロックイネーブル：OFF＝Enable／ON＝Disable
X3（27MHz）、X5（26.973MHz）切り替え：
ON＝26.973MHz／OFF＝27MHz
nBP[1:0]と OE は他のビットと ON/OFF レベルが逆になっております。
クロックジェネレータを使用する際は、nBP[1:0]は OFF で使用することをお勧めします。
nBP[1:0]＝11(OFF,OFF)時の出力クロック計算式
Fout＝（in_CLK ÷ P）× M × MF ÷ N
例：148.5MHz を出力させる場合
条件：入力クロックは 27MHz（V[3:0]＝ON,OFF,OFF,ON＝(P＝1000)＝(M＝1000)）
MF＝OFF（x22）
N[1:0]＝OFF,OFF（/4）
Rev.1.08
22
ハードユーザマニュアル
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7.3.3.
MGT リファレンスクロックセレクタ
TI 社製の「SN65LVDS250DBT」は、4 入力 4 出力の差動クロックセレクタです。
それぞれの出力に対し、SW4 の設定で入力クロックを選択することができます。
IC29
FB_CLEANUP_CLKP
FB_CLEANUP_CLKN
1A
1B
1Y
1Z
HPC_CLK_M115_P
HPC_CLK_M115_N
from　FMC_HPC1 CN
HPC1_GBTCLK1_M2C_P
HPC1_GBTCLK1_M2C_N
2A
2B
2Y
2Z
HPC_CLK_M116_P
HPC_CLK_M116_N
from　FMC_HPC2 CN
HPC2_GBTCLK1_M2C_P
HPC2_GBTCLK1_M2C_N
3A
3B
3Y
3Z
HPC_CLK_M117_P
HPC_CLK_M117_N
4A
4B
4Y
4Z
HPC_CLK_M118_P
HPC_CLK_M118_N
from　ICS810001DK-21LF
to　FPGA
from　CL20VBC 135.000MHz
135MHz_P
135MHz_N
1
2
3
DIP SW 4
SW4 5
6
7
8
S10
S11
S20
S21
S30
S31
S40
S41
SN65LVDS250DBT
図 7-12 MGT リファレンスクロックセレクタ IC 周辺構成
表 7-6 MGT リファレンスクロック設定表
OUTPUT CHANNEL 1
OUTPUT CHANNEL 2
OUTPUT CHANNEL 3
OUTPUT CHANNEL 4
S10
S11
1Y/1Z
S20
S21
2Y/2Z
S30
S31
3Y/3Z
S40
S41
4Y/4Z
OFF
OFF
1A/1B
OFF
OFF
1A/1B
OFF
OFF
1A/1B
OFF
OFF
1A/1B
OFF
ON
2A/2B
OFF
ON
2A/2B
OFF
ON
2A/2B
OFF
ON
2A/2B
ON
OFF
3A/3B
ON
OFF
3A/3B
ON
OFF
3A/3B
ON
OFF
3A/3B
ON
ON
4A/4B
ON
ON
4A/4B
ON
ON
4A/4B
ON
ON
4A/4B
例：HPC_CLK_M115/117_P/N に、FB_CLEANUP_CLKP/N を出力したい場合、
また、HPC_CLK_M116/118_P/N に、HPC1_GBTCLK1_M2C_P/N を出力したい場合、
SW4 を下記の表の設定にします。
SW4
Rev.1.08
1：OFF
2：OFF
3：OFF
4：ON
5：OFF
6：OFF
7：OFF
8：ON
23
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7.4.
ハードユーザマニュアル
FMC コネクタ
インタフェース
本ボードには、SAMTEC 製の FMC コネクタを 4 個搭載しております。
High-Pin Count
：2 個(CN3,4)
Low-Pin Count
：2 個(CN5,6)
以下にベースの端子配置図を記載します。High-Pin Count、Low-Pin Count 共に、全ピンが FPGA に
接続しているわけではありませんので、ご注意とご確認を願います。
図 7-13 High-Pin Count ピン配置図
図 7-14 Low-Pin Count ピン配置図
Rev.1.08
24
TB-7K-325T-IMG
7.4.1.
ハードユーザマニュアル
HPC1 コネクタ（High-Pin Count）
High-Pin Count コネクタを使用していますが、本コネクタへのインタフェースは下記の本数で
接続されております。
High Speed・・・TX(送信)8ch＋RX(受信)8ch＋クロック 2 系統(4 本)
Low Speed・・・LA:34Pair(68 本)＋クロック 2 系統(4 本)
HA:12Pair(24 本)＋クロック 2 系統(HA,HB 共通) (4 本)
HB:12Pair(24 本)
但し、HA05_P/N、HA13_P/N、HB04_P/N、HB05_P/N の 4Pair は差動信号として使用
できませんので、ご注意願います。
次ページより、FPGA とのピン配置表を記載します。
Rev.1.08
25
TB-7K-325T-IMG
ハードユーザマニュアル
表 7-7 HPC1 コネクタ(CN3)ピン配置表
Bank#
Pin#
A
B
GND
1
RES1
MGTXRXP1_115
Y6
DP1_M2C_P
2
GND
MGTXRXN1_115
Y5
DP1_M2C_N
3
GND
GND
4
DP9_M2C_P
GND
5
DP9_M2C_N
MGTXRXP2_115
W4
DP2_M2C_P
6
GND
MGTXRXN2_115
W3
DP2_M2C_N
7
GND
GND
8
DP8_M2C_P
Pin#
Bank#
GND
9
DP8_M2C_N
MGTXRXP3_115
V6
DP3_M2C_P
10
GND
MGTXRXN3_115
V5
DP3_M2C_N
11
GND
GND
12
DP7_M2C_P
M6
MGTXRXP3_116
M5
MGTXRXN3_116
GND
13
DP7_M2C_N
MGTXRXP0_116
T6
DP4_M2C_P
14
GND
MGTXRXN0_116
T5
DP4_M2C_N
15
GND
GND
16
DP6_M2C_P
P6
MGTXRXP2_116
GND
17
DP6_M2C_N
P5
MGTXRXN2_116
MGTXRXP1_116
R4
DP5_M2C_P
18
GND
MGTXRXN1_116
R3
DP5_M2C_N
19
GND
GND
20
※1
※1
※1
GND
21
※1
※1
MGTXTXP1_115
V2
DP1_C2M_P
22
※1
GBTCLK1_M2C_P
GND
GBTCLK1_M2C_N
MGTXTXN1_115
V1
DP1_C2M_N
23
GND
GND
24
DP9_C2M_P
GND
25
DP9_C2M_N
MGTXTXP2_115
U4
DP2_C2M_P
26
GND
MGTXTXN2_115
U3
DP2_C2M_N
27
GND
GND
28
DP8_C2M_P
GND
29
DP8_C2M_N
MGTXTXP3_115
T2
DP3_C2M_P
30
GND
MGTXTXN3_115
T1
DP3_C2M_N
31
GND
GND
32
DP7_C2M_P
L4
MGTXTXP3_116
L3
MGTXTXN3_116
GND
33
DP7_C2M_N
MGTXTXP0_116
P2
DP4_C2M_P
34
GND
MGTXTXN0_116
P1
DP4_C2M_N
35
GND
GND
36
DP6_C2M_P
M2
MGTXTXP2_116
GND
37
DP6_C2M_N
M1
MGTXTXN2_116
MGTXTXP1_116
N4
DP5_C2M_P
38
GND
MGTXTXN1_116
N3
DP5_C2M_N
39
GND
GND
40
RES0
※1：GBTCLK1_M2C_P,N
IC29(SN65LVDS250DBT)の設定により、4 個の MGT タイルのリファレンスクロックピンに配置が
できます。設定の詳細については、
『7.3.2. MGT リファレンスクロックセレクタ』を参照して
ください。
Rev.1.08
26
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Bank#
ハードユーザマニュアル
Pin#
C
D
※5 PG_C2M
Pin#
Bank#
GND
1
MGTXTXP0_115
Y2
DP0_C2M_P
2
GND
MGTXTXN0_115
Y1
DP0_C2M_N
3
GND
GND
4
GBTCLK0_M2C_P
R8
MGTREFCLK0P_115
GND
5
GBTCLK0_M2C_N
R7
MGTREFCLK0N_115
MGTXRXP0_115
AA4
DP0_M2C_P
6
GND
MGTXRXN0_115
AA3
DP0_M2C_N
7
GND
GND
8
LA01_P_CC
H15
18
GND
9
LA01_N_CC
G15
18
18
F15
LA06_P
10
GND
18
E16
LA06_N
11
LA05_P
D11
18
GND
12
LA05_N
C11
18
GND
13
GND
17
B18
LA10_P
14
LA09_P
E14
18
17
A18
LA10_N
15
LA09_N
E15
18
GND
16
GND
GND
17
LA13_P
A16
17
17
C17
LA14_P
18
LA13_N
A17
17
17
B17
LA14_N
19
GND
GND
20
LA17_P_CC
D17
17
D18
17
GND
21
LA17_N_CC
17
D16
LA18_P_CC
22
GND
17
C16
LA18_N_CC
23
LA23_P
G18
17
GND
24
LA23_N
F18
17
GND
25
GND
17
G17
LA27_P
26
LA26_P
J16
18
17
F17
LA27_N
27
LA26_N
H16
18
GND
28
GND
GND
29
TCK
Rev.1.08
※2 SCL
30
※4 TDI
※2 SDA
31
※4 TDO
GND
32
※6 3P3VAUX
GND
33
TMS
※3 GA0
34
TRST_L
※6 12P0V
35
※3 GA1
GND
36
※6 3P3V
※6 12P0V
37
GND
GND
38
※6 3P3V
※6 3P3V
39
GND
GND
40
※6 3P3V
27
TB-7K-325T-IMG
Bank#
ハードユーザマニュアル
Pin#
E
F
GND
1
※5 PG M2C
Pin#
Bank#
18
L16
HA01_P_CC
2
GND
18
K16
HA01_N_CC
3
GND
GND
4
HA00_P_CC
F21
17
GND
5
HA00_N_CC
E21
17
18
G12
HA05_P
6
GND
18
F16
HA05_N
7
HA04_P
H11
18
GND
8
HA04_N
H12
18
18
K14
HA09_P
9
GND
18
J14
HA09_N
10
HA08_P
K13
18
GND
11
HA08_N
J13
18
17
G19
HA13_P
12
GND
17
E18
HA13_N
13
HA12_P
L15
18
GND
14
HA12_N
K15
18
-
HA16_P
15
GND
-
HA16_N
16
HA15_P
-
GND
17
HA15_N
-
-
HA20_P
18
GND
-
HA20_N
19
HA19_P
-
GND
20
HA19_N
-
16
F25
HB03_P
21
GND
16
E25
HB03_N
22
HB02_P
F26
16
GND
23
HB02_N
E26
16
16
F23
HB05_P
24
GND
16
G25
HB05_N
25
HB04_P
M19
15
GND
26
HB04_N
P19
15
16
H24
HB09_P
27
GND
16
H25
HB09_N
28
HB08_P
E24
16
GND
29
HB08_N
D24
16
15
M22
HB13_P
30
GND
15
M23
HB13_N
31
HB12_P
E23
16
GND
32
HB12_N
D23
16
-
HB19_P
33
GND
-
HB19_N
34
HB16_P
-
GND
35
HB16_N
-
-
HB21_P
36
GND
-
HB21_N
37
HB20_P
-
GND
38
HB20_N
-
※6 VADJ
39
GND
GND
40
※6 VADJ
Rev.1.08
28
TB-7K-325T-IMG
Bank#
ハードユーザマニュアル
Pin#
G
H
※7 VREF_A_M2C
Pin#
Bank#
GND
1
18
G13
CLK1_M2C_P
2
※5 PRSNT_M2C_L
18
F13
CLK1_M2C_N
3
GND
GND
4
CLK0_M2C_P
D12
18
GND
5
CLK0_M2C_N
D13
18
18
F11
LA00_P_CC
6
GND
18
E11
LA00_N_CC
7
LA02_P
B14
18
GND
8
LA02_N
A15
18
17
D22
LA03_P
9
GND
17
C22
LA03_N
10
LA04_P
A11
18
GND
11
LA04_N
A12
18
17
B22
LA08_P
12
GND
17
A22
LA08_N
13
LA07_P
C15
18
GND
14
LA07_N
B15
18
17
D21
LA12_P
15
GND
17
C21
LA12_N
16
LA11_P
D14
18
GND
17
LA11_N
C14
18
17
A20
LA16_P
18
GND
17
A21
LA16_N
19
LA15_P
B13
18
GND
20
LA15_N
A13
18
17
C20
LA20_P
21
GND
17
B20
LA20_N
22
LA19_P
J17
17
GND
23
LA19_N
H17
17
17
C19
LA22_P
24
GND
17
B19
LA22_N
25
LA21_P
K18
17
GND
26
LA21_N
J18
17
17
G22
LA25_P
27
GND
17
F22
LA25_N
28
LA24_P
J19
17
GND
29
LA24_N
H19
17
17
H21
LA29_P
30
GND
17
H22
LA29_N
31
LA28_P
F20
17
GND
32
LA28_N
E20
17
18
C12
LA31_P
33
GND
18
B12
LA31_N
34
LA30_P
L17
17
GND
35
LA30_N
L18
17
17
K19
LA33_P
36
GND
17
K20
LA33_N
37
LA32_P
H20
17
GND
38
LA32_N
G20
17
※6 VADJ
39
GND
GND
40
※6 VADJ
Rev.1.08
29
TB-7K-325T-IMG
Bank#
ハードユーザマニュアル
Pin#
J
K
※7 VREF_B_M2C
Pin#
Bank#
GND
1
18
H14
CLK3_M2C_P
2
GND
18
G14
CLK3_M2C_N
3
GND
GND
4
CLK2_M2C_P
E19
17
GND
5
CLK2_M2C_N
D19
17
-
HA03_P
6
GND
-
HA03_N
7
HA02_P
J11
18
GND
8
HA02_N
J12
18
-
HA07_P
9
GND
-
HA07_N
10
HA06_P
L12
18
GND
11
HA06_N
L13
18
-
HA11_P
12
GND
-
HA11_N
13
HA10_P
L11
18
GND
14
HA10_N
K11
18
-
HA14_P
15
GND
-
HA14_N
16
HA17_P_CC
B23
16
GND
17
HA17_N_CC
A23
16
-
HA18_P
18
GND
-
HA18_N
19
HA21_P
-
GND
20
HA21_N
-
-
HA22_P
21
GND
-
HA22_N
22
HA23_P
-
GND
23
HA23_N
-
-
HB01_P
24
GND
-
HB01_N
25
HB00_P_CC
G23
16
GND
26
HB00_N_CC
G24
16
-
HB07_P
27
GND
-
HB07_N
28
HB06_P_CC
B27
16
GND
29
HB06_N_CC
A27
16
-
HB11_P
30
GND
-
HB11_N
31
HB10_P
A25
16
GND
32
HB10_N
A26
16
-
HB15_P
33
GND
-
HB15_N
34
HB14_P
C24
16
GND
35
HB14_N
B24
16
-
HB18_P
36
GND
-
HB18_N
37
HB17_P_CC
-
GND
38
HB17_N_CC
-
※8 VIO_B_M2C
39
GND
GND
40
※8 VIO_B_M2C
Rev.1.08
30
TB-7K-325T-IMG
ハードユーザマニュアル
※2 SCL,SDA
FMC mezzanine カード側との I2C 通信を実現するために、テストポイント及びプルアップ機能を
搭載しております。出荷時は、プルアップ抵抗が未実装になっております。
図 7-15 SDA,SCL,GA1/0 TDI/TDO 回路構成
※3 GA[1:0]
FMC mezzanine カード側への ID 通知のため、上記図の構成を搭載しております。
出荷時は、Open となっております。
※4 TDI,TDO
FMC mezzanine カード側からの JTAG 通信用として、本ボードでループバック可能な構成を搭載
しております。
出荷時は、抵抗(R131)未実装のため、ループバックはできません。
※5 PG_C2M,PG_M2C,PRSNT_M2C_L
FMC mezzanine カード側へのレベル出力可能な構成を搭載しております。
また、FMC コネクタの F,H 列の同端子にも同様の構成を搭載しております。
出荷時は、Open となっております。
PG_M2C, PRSNT_M2C_L も同様の構成となります。
図 7-16 PG_C2M 回路構成
表 7-8 PG_C2M,PG_M2C,PRSNT_M2C_L レベル設定表
Rev.1.08
Pin No.
Signal
D1
レベル設定
H (電源接続)
L (GND 接続)
PG_C2M
R125
R126
F1
PG_M2C
R138
R139
H2
PRSNT_M2C_L
R146
R144
31
TB-7K-325T-IMG
ハードユーザマニュアル
※6 電源供給
本ボードは、12P0V 端子へ“12V”、3P3V 及び 3P3VAUX 端子へは“3.3V”を供給しております。
VADJ 端子には、以下の構成により 3.3V、2.5V を選択し供給が可能な構成になっております。
ジャンパの JP31 と JP32 の各々1 箇所を短絡させることにより、電源が供給されます。
供給している電源は、隣接の LED にて状態を確認することが出来ます。
出荷時は、JP31 と JP32 は、5-6 を短絡（供給無し）しています。
注意事項
JP31 と JP32 の各々に 2 箇所以上の短絡をしないでください。
JP31 と JP32 は同じ箇所を短絡させてください。
図 7-17 VADJ 構成図
※7 VREF_A_M2C,VREF_B_M2C
H1 ピンの“VREF_A_M2C”端子をモニタできるテストパッド(TPAD35)、K1 ピンの“VREF_B_M2C”
端子をモニタできるテストパッド(TPAD33)を搭載しております。
※8 VIO_B_M2C
J39,K40 ピンの“VIO_B_M2C”端子をモニタできるテストパッド(TP34)を搭載しております。
Rev.1.08
32
TB-7K-325T-IMG
7.4.2.
ハードユーザマニュアル
HPC2 コネクタ（High-Pin Count）
High-Pin Count コネクタを使用していますが、本コネクタへのインタフェースは下記の本数で
接続されております。
High Speed・・・TX(送信)8ch＋RX(受信)8ch＋クロック 2 系統(4 本)
Low Speed・・・LA:34Pair(68 本)＋クロック 2 系統(4 本)
次ページより、FPGA とのピン配置表を記載します。
Rev.1.08
33
TB-7K-325T-IMG
ハードユーザマニュアル
表 7-9 HPC2 コネクタ(CN4)ピン配置表
Bank#
Pin#
A
B
GND
1
RES1
MGTXRXP1_117
H6
DP1_M2C_P
2
GND
MGTXRXN1_117
H5
DP1_M2C_N
3
GND
GND
4
DP9_M2C_P
GND
5
DP9_M2C_N
MGTXRXP2_117
G4
DP2_M2C_P
6
GND
MGTXRXN2_117
G3
DP2_M2C_N
7
GND
GND
8
DP8_M2C_P
Pin#
Bank#
GND
9
DP8_M2C_N
MGTXRXP3_117
F6
DP3_M2C_P
10
GND
MGTXRXN3_117
F5
DP3_M2C_N
11
GND
GND
12
DP7_M2C_P
A8
MGTXRXP3_118
A7
MGTXRXN3_118
GND
13
DP7_M2C_N
MGTXRXP0_118
E4
DP4_M2C_P
14
GND
MGTXRXN0_118
E3
DP4_M2C_N
15
GND
GND
16
DP6_M2C_P
B6
MGTXRXP2_118
GND
17
DP6_M2C_N
B5
MGTXRXN2_118
MGTXRXP1_118
D6
DP5_M2C_P
18
GND
MGTXRXN1_118
D5
DP5_M2C_N
19
GND
GND
20
※1
※1
※1
GND
21
※1
※1
MGTXTXP1_117
J4
DP1_C2M_P
22
※1
GBTCLK1_M2C_P
GND
GBTCLK1_M2C_N
MGTXTXN1_117
J3
DP1_C2M_N
23
GND
GND
24
DP9_C2M_P
GND
25
DP9_C2M_N
MGTXTXP2_117
H2
DP2_C2M_P
26
GND
MGTXTXN2_117
H1
DP2_C2M_N
27
GND
GND
28
DP8_C2M_P
GND
29
DP8_C2M_N
MGTXTXP3_117
F2
DP3_C2M_P
30
GND
MGTXTXN3_117
F1
DP3_C2M_N
31
GND
GND
32
DP7_C2M_P
A4
MGTXTXP3_118
A3
MGTXTXN3_118
GND
33
DP7_C2M_N
MGTXTXP0_118
D2
DP4_C2M_P
34
GND
MGTXTXN0_118
D1
DP4_C2M_N
35
GND
GND
36
DP6_C2M_P
B2
MGTXTXP2_118
GND
37
DP6_C2M_N
B1
MGTXTXN2_118
MGTXTXP1_118
C4
DP5_C2M_P
38
GND
MGTXTXN1_118
C3
DP5_C2M_N
39
GND
GND
40
RES0
※1：GBTCLK1_M2C_P,N
IC29(SN65LVDS250DBT)の設定により、4 個の MGT タイルのリファレンスクロックピンに配置が
できます。設定の詳細については、
『7.3.2. MGT リファレンスクロックセレクタ』を参照して
ください。
Rev.1.08
34
TB-7K-325T-IMG
Bank#
ハードユーザマニュアル
Pin#
C
D
※5 PG_C2M
Pin#
Bank#
GND
1
MGTXTXP0_117
K2
DP0_C2M_P
2
GND
MGTXTXN0_117
K1
DP0_C2M_N
3
GND
GND
4
GBTCLK0_M2C_P
G8
MGTREFCLK0P_117
GND
5
GBTCLK0_M2C_N
G7
MGTREFCLK0N_117
MGTXRXP0_117
K6
DP0_M2C_P
6
GND
MGTXRXN0_117
K5
DP0_M2C_N
7
GND
GND
8
LA01_P_CC
D29
16
GND
9
LA01_N_CC
C30
16
16
B30
LA06_P
10
GND
16
A30
LA06_N
11
LA05_P
C29
16
GND
12
LA05_N
B29
16
GND
13
GND
15
N29
LA10_P
14
LA09_P
B28
16
15
N30
LA10_N
15
LA09_N
A28
16
GND
16
GND
GND
17
LA13_P
M29
15
15
L30
LA14_P
18
LA13_N
M30
15
15
K30
LA14_N
19
GND
GND
20
LA17_P_CC
K28
15
K29
15
GND
21
LA17_N_CC
15
L26
LA18_P_CC
22
GND
15
L27
LA18_N_CC
23
LA23_P
J27
15
GND
24
LA23_N
J28
15
GND
25
GND
15
N27
LA27_P
26
LA26_P
D26
16
15
M27
LA27_N
27
LA26_N
C26
16
GND
28
GND
GND
29
TCK
Rev.1.08
※2 SCL
30
※4 TDI
※2 SDA
31
※4 TDO
GND
32
※6 3P3VAUX
GND
33
TMS
※3 GA0
34
TRST_L
※6 12P0V
35
※3 GA1
GND
36
※6 3P3V
※6 12P0V
37
GND
GND
38
※6 3P3V
※6 3P3V
39
GND
40
GND
※6 3P3V
35
TB-7K-325T-IMG
Bank#
ハードユーザマニュアル
Pin#
E
F
※5 PG_M2C
Pin#
Bank#
GND
1
-
-
HA01_P_CC
2
GND
-
-
HA01_N_CC
3
GND
GND
4
HA00_P_CC
-
-
GND
5
HA00_N_CC
-
-
-
-
HA05_P
6
GND
-
-
HA05_N
7
HA04_P
-
-
GND
8
HA04_N
-
-
-
-
HA09_P
9
GND
-
-
HA09_N
10
HA08_P
-
-
GND
11
HA08_N
-
-
-
-
HA13_P
12
GND
-
-
HA13_N
13
HA12_P
-
-
GND
14
HA12_N
-
-
-
-
HA16_P
15
GND
-
-
HA16_N
16
HA15_P
-
-
GND
17
HA15_N
-
-
-
-
HA20_P
18
GND
-
-
HA20_N
19
HA19_P
-
-
GND
20
HA19_N
-
-
-
-
HB03_P
21
GND
-
-
HB03_N
22
HB02_P
-
-
GND
23
HB02_N
-
-
-
-
HB05_P
24
GND
-
-
HB05_N
25
HB04_P
-
-
GND
26
HB04_N
-
-
-
-
HB09_P
27
GND
-
-
HB09_N
28
HB08_P
-
-
GND
29
HB08_N
-
-
-
-
HB13_P
30
GND
-
-
HB13_N
31
HB12_P
-
-
GND
32
HB12_N
-
-
-
-
HB19_P
33
GND
-
-
HB19_N
34
HB16_P
-
-
GND
35
HB16_N
-
-
-
-
HB21_P
36
GND
-
-
HB21_N
37
HB20_P
-
-
GND
38
HB20_N
-
-
※6 VADJ
39
GND
GND
40
※6 VADJ
Rev.1.08
36
TB-7K-325T-IMG
Bank#
ハードユーザマニュアル
Pin#
G
H
※7 VREF_A_M2C
Pin#
Bank#
GND
1
16
C25
CLK1_M2C_P
2
※5 PRSNT_M2C_L
16
B25
CLK1_M2C_N
3
GND
GND
4
CLK0_M2C_P
D27
16
GND
5
CLK0_M2C_N
C27
16
16
E28
LA00_P_CC
6
GND
16
D28
LA00_N_CC
7
LA02_P
H30
16
GND
8
LA02_N
G30
16
15
P23
LA03_P
9
GND
15
N24
LA03_N
10
LA04_P
G29
16
GND
11
LA04_N
F30
16
15
N21
LA08_P
12
GND
15
N22
LA08_N
13
LA07_P
E29
16
GND
14
LA07_N
E30
16
15
L22
LA12_P
15
GND
15
L23
LA12_N
16
LA11_P
G28
16
GND
17
LA11_N
F28
16
15
L21
LA16_P
18
GND
15
K21
LA16_N
19
LA15_P
G27
16
GND
20
LA15_N
F27
16
15
J21
LA20_P
21
GND
15
J22
LA20_N
22
LA19_P
J29
15
GND
23
LA19_N
H29
15
15
M20
LA22_P
24
GND
15
L20
LA22_N
25
LA21_P
K26
15
GND
26
LA21_N
J26
15
15
N19
LA25_P
27
GND
15
N20
LA25_N
28
LA24_P
J23
15
GND
29
LA24_N
J24
15
15
P21
LA29_P
30
GND
15
P22
LA29_N
31
LA28_P
L25
15
GND
32
LA28_N
K25
15
16
H26
LA31_P
33
GND
16
H27
LA31_N
34
LA30_P
K23
15
GND
35
LA30_N
K24
15
15
M24
LA33_P
36
GND
15
M25
LA33_N
37
LA32_P
N25
15
GND
38
LA32_N
N26
15
※6 VADJ
39
GND
GND
40
※6 VADJ
Rev.1.08
37
TB-7K-325T-IMG
Bank#
ハードユーザマニュアル
Pin#
J
K
※7 VREF_B_M2C
Pin#
Bank#
GND
1
-
-
CLK3_M2C_P
2
GND
-
-
CLK3_M2C_N
3
GND
GND
4
CLK2_M2C_P
-
-
GND
5
CLK2_M2C_N
-
-
-
-
HA03_P
6
GND
-
-
HA03_N
7
HA02_P
-
-
GND
8
HA02_N
-
-
-
-
HA07_P
9
GND
-
-
HA07_N
10
HA06_P
-
-
GND
11
HA06_N
-
-
-
-
HA11_P
12
GND
-
-
HA11_N
13
HA10_P
-
-
GND
14
HA10_N
-
-
-
-
HA14_P
15
GND
-
-
HA14_N
16
HA17_P_CC
-
-
GND
17
HA17_N_CC
-
-
-
-
HA18_P
18
GND
-
-
HA18_N
19
HA21_P
-
-
GND
20
HA21_N
-
-
-
-
HA22_P
21
GND
-
-
HA22_N
22
HA23_P
-
-
GND
23
HA23_N
-
-
-
-
HB01_P
24
GND
-
-
HB01_N
25
HB00_P_CC
-
-
GND
26
HB00_N_CC
-
-
-
-
HB07_P
27
GND
-
-
HB07_N
28
HB06_P_CC
-
-
GND
29
HB06_N_CC
-
-
-
-
HB11_P
30
GND
-
-
HB11_N
31
HB10_P
-
-
GND
32
HB10_N
-
-
-
-
HB15_P
33
GND
-
-
HB15_N
34
HB14_P
-
-
GND
35
HB14_N
-
-
-
-
HB18_P
36
GND
-
-
HB18_N
37
HB17_P_CC
-
-
GND
38
HB17_N_CC
-
-
※8 VIO_B_M2C
39
GND
GND
40
※8 VIO_B_M2C
Rev.1.08
38
TB-7K-325T-IMG
ハードユーザマニュアル
※2 SCL,SDA
FMC mezzanine カード側との I2C 通信を実現するために、テストポイント及びプルアップ機能を
搭載しております。出荷時は、プルアップ抵抗が未実装になっております。
図 7-18 SDA,SCL,GA1/0 TDI/TDO 回路構成
※3 GA[1:0]
FMC mezzanine カード側への ID 通知のため、上記図の構成を搭載しております。
出荷時は、Open となっております。
※4 TDI,TDO
FMC mezzanine カード側からの JTAG 通信用として、本ボードでループバック可能な構成を搭載
しております。
出荷時は、抵抗(R178)未実装のため、ループバックはできません。
※5 PG_C2M,PG_M2C,PRSNT_M2C_L
FMC mezzanine カード側へのレベル出力可能な構成を搭載しております。
また、FMC コネクタの F,H 列の同端子にも同様の構成を搭載しております。
出荷時は、Open となっております。
PG_M2C,PRSNT_M2C_L も同様の構成となります。
図 7-19 PG_C2M 回路構成
表 7-10 PG_C2M,PG_M2C,PRSNT_M2C_L レベル設定表
Rev.1.08
Pin No.
Signal
D1
レベル設定
H (電源接続)
L (GND 接続)
PG_C2M
R172
R173
F1
PG_M2C
R185
R186
H2
PRSNT_M2C_L
R189
R190
39
TB-7K-325T-IMG
ハードユーザマニュアル
※6 電源供給
本ボードは、12P0V 端子へ“12V”、3P3V 及び 3P3VAUX 端子へは“3.3V”を供給しております。
VADJ 端子には、以下の構成により 3.3V、2.5V を選択し供給が可能な構成になっております。
対象の端子は、E39,F40,G39,H40 です。
ジャンパの JP33 と JP34 の各々1 箇所を短絡させることにより、電源が供給されます。
供給している電源は、隣接の LED にて状態を確認することが出来ます。
出荷時は、JP33 と JP34 は、5-6 を短絡（供給無し）しています。
注意事項
JP33 と JP34 の各々に 2 箇所以上の短絡をしないでください。
JP33 と JP34 は同じ箇所を短絡させてください。
図 7-20 VADJ 構成図
※7 VREF_A_M2C,VREF_B_M2C
H1 ピンの“VREF_A_M2C”端子をモニタできるテストパッド(TPAD40)、K1 ピンの“VREF_B_M2C”
端子をモニタできるテストパッド(TPAD38)を搭載しております。
※8 VIO_B_M2C
J39, K40 ピンの“VIO_B_M2C”端子をモニタできるテストパッド(TP39)を搭載しております。
Rev.1.08
40
TB-7K-325T-IMG
7.4.3.
ハードユーザマニュアル
LPC1 コネクタ（Low-Pin Count）
Low-Pin Count コネクタ(CN5)のインタフェースは、下記の本数で接続されております。
High Speed・・・接続されていません。
Low Speed・・・LA:34Pair(68 本)＋クロック 2 系統(4 本)
但し、LA12_P/N と LA22_P/N は差動信号として使用できませんので、ご注意願います。
以下に、FPGA とのピン配置表を記載します。
表 7-11 LPC1 コネクタ(CN5)ピン配置表
Bank#
Pin#
C
D
GND
1
※4 PG_C2M
DP0_C2M_P
2
GND
DP0_C2M_N
3
GND
GND
4
GBTCLK0_M2C_P
GND
5
GBTCLK0_M2C_N
Pin#
Bank#
DP0_M2C_P
6
GND
DP0_M2C_N
7
GND
GND
8
LA01_P_CC
AA22
12
GND
9
LA01_N_CC
AA23
12
GND
12
Y21
LA06_P
10
12
AA21
LA06_N
11
LA05_P
AA20
12
GND
12
LA05_N
AB20
12
GND
13
GND
13
AC29
LA10_P
14
LA09_P
AB24
12
13
AC30
LA10_N
15
LA09_N
AC25
12
GND
16
GND
GND
17
LA13_P
AD29
13
13
AE30
LA14_P
18
LA13_N
AE29
13
13
AF30
LA14_N
19
GND
GND
20
LA17_P_CC
AD27
13
GND
21
LA17_N_CC
AD28
13
13
AA27
LA18_P_CC
22
GND
13
AB28
LA18_N_CC
23
LA23_P
AB29
13
GND
24
LA23_N
AB30
13
GND
25
GND
13
AC26
LA27_P
26
LA26_P
AB22
12
13
AD26
LA27_N
27
LA26_N
AB23
12
GND
28
GND
GND
29
TCK
※1 SCL
30
※3 TDI
※1 SDA
31
※3 TDO
GND
32
※6 3P3VAUX
Rev.1.08
GND
33
TMS
※2 GA0
34
TRST_L
※6 12P0V
35
※2 GA1
GND
36
※6 3P3V
※6 12P0V
37
GND
GND
38
※6 3P3V
※6 3P3V
39
GND
GND
40
※6 3P3V
41
TB-7K-325T-IMG
Bank#
ハードユーザマニュアル
Pin#
G
H
※5 VREF_A_M2C
Pin#
Bank#
GND
1
12
AE23
CLK1_M2C_P
2
※4 PRSNT_M2C_L
12
AF23
CLK1_M2C_N
3
GND
GND
4
CLK0_M2C_P
T26
14
GND
5
CLK0_M2C_N
T27
14
12
Y23
LA00_P_CC
6
GND
12
Y24
LA00_N_CC
7
LA02_P
V25
14
GND
8
LA02_N
W26
14
14
V21
LA03_P
9
GND
14
V22
LA03_N
10
LA04_P
V29
14
GND
11
LA04_N
V30
14
14
T20
LA08_P
12
GND
14
T21
LA08_N
13
LA07_P
P29
14
GND
14
LA07_N
R29
14
14
W19
LA12_P
15
GND
14
R24
LA12_N
16
LA11_P
V26
14
GND
17
LA11_N
V27
14
14
V19
LA16_P
18
GND
14
V20
LA16_N
19
LA15_P
U29
14
GND
20
LA15_N
U30
14
14
W21
LA20_P
21
GND
14
W22
LA20_N
22
LA19_P
W23
14
GND
23
LA19_N
W24
14
14
R23
LA22_P
24
GND
14
R19
LA22_N
25
LA21_P
U24
14
GND
26
LA21_N
V24
14
14
R28
LA25_P
27
GND
14
T28
LA25_N
28
LA24_P
P27
14
GND
29
LA24_N
P28
14
14
T25
LA29_P
30
GND
14
U25
LA29_N
31
LA28_P
U27
14
GND
32
LA28_N
U28
14
14
R30
LA31_P
33
GND
14
T30
LA31_N
34
LA30_P
P26
14
GND
35
LA30_N
R26
14
14
U22
LA33_P
36
GND
14
U23
LA33_N
37
LA32_P
T22
14
GND
38
LA32_N
T23
14
※6 VADJ
39
GND
GND
40
※6 VADJ
Rev.1.08
42
TB-7K-325T-IMG
ハードユーザマニュアル
※1 SCL,SDA
FMC mezzanine カード側との I2C 通信を実現するために、テストポイント及びプルアップ機能を
搭載しております。出荷時は、プルアップ抵抗が未実装になっております。
図 7-21 SDA,SCL,GA1/0 TDI/TDO 回路構成
※2 GA[1:0]
FMC mezzanine カード側への ID 通知のため、上記図の構成を搭載しております。
出荷時は、Open となっております。
※3 TDI,TDO
FMC mezzanine カード側からの JTAG 通信用として、本ボードでループバック可能な
構成を搭載しております。
出荷時は、抵抗(R207)未実装のため、ループバックはできません。
※4 PG_C2M, PRSNT_M2C_L
FMC mezzanine カード側へのレベル出力可能な構成を搭載しております。
出荷時は、Open となっております。
図 7-22 PG_C2M,PRSNT_M2C_L 回路構成
表 7-12 PG_C2M, PRSNT_M2C_L レベル設定表
Pin No.
Signal
D1
H2
レベル設定
H (電源接続)
L (GND 接続)
PG_C2M
R201
R203
PRSNT_M2C_L
R199
R200
※5 VREF_A_M2C
H1 ピンの“VREF_A_M2C”端子をモニタできるテストパッド(TPAD41)を搭載しております。
Rev.1.08
43
TB-7K-325T-IMG
ハードユーザマニュアル
※6 電源供給
本ボードは、12P0V 端子へ“12V”、3P3V 及び 3P3VAUX 端子へ“3.3V”を電源供給しております。
VADJ 端子には、以下の構成により 3.3V、2.5V を選択し供給が可能な構成になっております。
ジャンパの JP35 と JP36 の各々1 箇所を短絡させることにより、電源が供給されます。
供給している電源は、隣接の LED にて状態を確認することが出来ます。
出荷時は、JP35 と JP36 は、5-6 を短絡（供給無し）しています。
注意事項
JP35 と JP36 の各々に 2 箇所以上の短絡をしないでください。
JP35 と JP36 は同じ箇所を短絡させてください。
図 7-23 VADJ 構成図
Rev.1.08
44
TB-7K-325T-IMG
7.4.4.
ハードユーザマニュアル
LPC2 コネクタ（Low-Pin Count）
Low-Pin Count コネクタ(CN6)のインタフェースは、下記の本数で接続されております。
High Speed・・・接続されていません。
Low Speed・・・LA:34Pair(68 本)＋クロック 2 系統(4 本)
但し、LA25_P/N と LA29_P/N は差動信号として使用できませんので、ご注意願います。
以下に、FPGA とのピン配置表を記載します。
表 7-13 LPC2 コネクタ(CN6)ピン配置表
Bank#
Pin#
C
D
GND
1
※4 PG_C2M
DP0_C2M_P
2
GND
DP0_C2M_N
3
GND
GND
4
GBTCLK0_M2C_P
GND
5
GBTCLK0_M2C_N
Pin#
Bank#
DP0_M2C_P
6
GND
DP0_M2C_N
7
GND
GND
8
LA01_P_CC
AG30
13
GND
9
LA01_N_CC
AH30
13
GND
13
AG27
LA06_P
10
13
AG28
LA06_N
11
LA05_P
AE28
13
GND
12
LA05_N
AF28
13
GND
13
GND
12
AG20
LA10_P
14
LA09_P
AF26
13
12
AH20
LA10_N
15
LA09_N
AF27
13
GND
16
GND
GND
17
LA13_P
AF20
12
12
AG24
LA14_P
18
LA13_N
AF21
12
12
AH24
LA14_N
19
GND
GND
20
LA17_P_CC
AD23
12
GND
21
LA17_N_CC
AE24
12
12
AG25
LA18_P_CC
22
GND
12
AH25
LA18_N_CC
23
LA23_P
AD21
12
GND
24
LA23_N
AE21
12
GND
25
GND
12
AE25
LA27_P
26
LA26_P
AH26
13
12
AF25
LA27_N
27
LA26_N
AH27
13
GND
28
GND
GND
29
TCK
※1 SCL
30
※3 TDI
※1 SDA
31
※3 TDO
GND
32
※6 3P3VAUX
Rev.1.08
GND
33
TMS
※2 GA0
34
TRST_L
※6 12P0V
35
※2 GA1
GND
36
※6 3P3V
※6 12P0V
37
GND
GND
38
※6 3P3V
※6 3P3V
39
GND
GND
40
※6 3P3V
45
TB-7K-325T-IMG
Bank#
ハードユーザマニュアル
Pin#
G
H
※5 VREF_A_M2C
Pin#
Bank#
GND
1
13
AB27
CLK1_M2C_P
2
※4 PRSNT_M2C_L
13
AC27
CLK1_M2C_N
3
GND
GND
4
CLK0_M2C_P
AG29
13
GND
5
CLK0_M2C_N
AH29
13
13
AJ28
LA00_P_CC
6
GND
13
AJ29
LA00_N_CC
7
LA02_P
Y28
13
GND
8
LA02_N
AA28
13
12
AC24
LA03_P
9
GND
12
AD24
LA03_N
10
LA04_P
W27
13
GND
11
LA04_N
W28
13
12
AC22
LA08_P
12
GND
12
AD22
LA08_N
13
LA07_P
Y30
13
GND
14
LA07_N
AA30
13
12
AC20
LA12_P
15
GND
12
AC21
LA12_N
16
LA11_P
W29
13
GND
17
LA11_N
Y29
13
13
AJ26
LA16_P
18
GND
13
AK26
LA16_N
19
LA15_P
Y26
13
GND
20
LA15_N
AA26
13
13
AJ27
LA20_P
21
GND
13
AK28
LA20_N
22
LA19_P
AK20
12
GND
23
LA19_N
AK21
12
13
AK29
LA22_P
24
GND
13
AK30
LA22_N
25
LA21_P
AH21
12
GND
26
LA21_N
AJ21
12
13
Y25
LA25_P
27
GND
13
AE26
LA25_N
28
LA24_P
AJ22
12
GND
29
LA24_N
AJ23
12
12
Y20
LA29_P
30
GND
12
AE20
LA29_N
31
LA28_P
AF22
12
GND
32
LA28_N
AG23
12
13
AA25
LA31_P
33
GND
13
AB25
LA31_N
34
LA30_P
AK23
12
GND
35
LA30_N
AK24
12
12
AJ24
LA33_P
36
GND
12
AK25
LA33_N
37
LA32_P
AG22
12
GND
38
LA32_N
AH22
12
※6 VADJ
39
GND
GND
40
※6 VADJ
Rev.1.08
46
TB-7K-325T-IMG
ハードユーザマニュアル
※1 SCL,SDA
FMC mezzanine カード側との I2C 通信を実現するために、テストポイント及びプルアップ機能を
搭載しております。出荷時は、プルアップ抵抗が未実装になっております。
図 7-24 SDA,SCL,GA1/0 TDI/TDO 回路構成
※2 GA[1:0]
FMC mezzanine カード側への ID 通知のため、上記図の構成を搭載しております。
出荷時は、Open となっております。
※3 TDI,TDO
FMC mezzanine カード側からの JTAG 通信用として、本ボードでループバック可能な
構成を搭載しております。
出荷時は、抵抗(R228)未実装のため、ループバックはできません。
※4 PG_C2M, PRSNT_M2C_L
FMC mezzanine カード側へのレベル出力可能な構成を搭載しております。
出荷時は、Open となっております。
図 7-25 PG_C2M,PRSNT_M2C_L 回路構成
表 7-14 PG_C2M, PRSNT_M2C_L レベル設定表
Pin No.
Signal
D1
H2
レベル設定
H (電源接続)
L (GND 接続)
PG_C2M
R222
R224
PRSNT_M2C_L
R220
R221
※5 VREF_A_M2C
H1 ピンの“VREF_A_M2C”端子をモニタできるテストパッド(TPAD44)を搭載しております。
Rev.1.08
47
TB-7K-325T-IMG
ハードユーザマニュアル
※6 電源供給
本ボードは、12P0V 端子へ“12V”、3P3V 及び 3P3VAUX へ“3.3V”を電源供給しております。
VADJ 端子には、以下の構成により 3.3V、2.5V を選択し供給が可能な構成になっております。
ジャンパの JP37 と JP38 の各々1 箇所を短絡させることで電源を供給します。
供給している電源は、隣接の LED にて状態を確認することが出来ます。
出荷時は、JP37 と JP38 は、5-6 を短絡（供給無し）しています。
注意事項
JP37 と JP38 の各々に 2 箇所以上の短絡をしないでください。
JP37 と JP38 は同じ箇所を短絡させてください。
図 7-26 VADJ 構成図
Rev.1.08
48
TB-7K-325T-IMG
ハードユーザマニュアル
7.5.
DDR3 SDRAM
本ボードには、ELPIDA 社製の DDR3 SDRAM(EDJ2116DEBG-xx-x)を 4 つ搭載しております。
アドレス、コマンド、クロックは、SO-DIMM で使用されるフライバイ終端方式で配線しております。
■仕様
・2Gbit(16Mword x 16bit x 8bank)
■アドレス構成
・Bank＝3bit
・Address＝14bit(Row address＝14bit / Column address＝10bit)
■データバス構成
・ライト、リード側時のデータストローブ(DQS)を持ち、バイト単位での制御となります。
・データマスク(DM)はバイト単位での制御となります。
FPGA
HP33
A[13:0],BA[2:0],CK,/CK,/CS,/RAS,
/CAS,CKE,/WE,ODT,/RESET
DQU[7:0],DQL[7:0],DQSU,/DQSU,
DQSL,/DQSL,DMU,DML
DDR３ SDRAM(2Gbit)
(IC23)
HP32
DQU[7:0],DQL[7:0],DQSU,/DQSU,
DQSL,/DQSL,DMU,DML
DQU[7:0],DQL[7:0],DQSU,/DQSU,
DQSL,/DQSL,DMU,DML
HP34
DQU[7:0],DQL[7:0],DQSU,/DQSU,
DQSL,/DQSL,DMU,DML
DDR３ SDRAM(2Gbit)
(IC22)
DDR３ SDRAM(2Gbit)
(IC21)
DDR３ SDRAM(2Gbit)
(IC20)
Termination
図 7-27 DDR3 SDRAM 接続図
IC20
IC21
IC22
IC23
図 7-28 DDR3 SDRAM 搭載図
Rev.1.08
49
TB-7K-325T-IMG
ハードユーザマニュアル
表 7-15 DDR3 SDRAM ピン配置表
IC20
DDR3
IC21
IC22
IC23
Pin Name
Pin#
Bank#
Pin#
Bank#
Pin#
Bank#
Pin#
Bank#
A0
AE8
33
AE8
33
AE8
33
AE8
33
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
BA0
BA1
BA2
CK
/CK
/RAS
/CAS
CKE
/WE
ODT
DQL0
DQL1
DQL2
DQL3
DQL4
DQL5
DQL6
DQL7
DQU0
DQU1
DQU2
DQU3
DQU4
DQU5
DQU6
DQU7
DQSL
/DQSL
DQSU
/DQSU
DML
DMU
/RESET
AD8
AC10
AB10
AB13
AA13
AA10
AA11
Y10
Y11
AB8
AA8
AB12
AA12
AD9
AC11
AC12
AB9
AC9
AE9
AE11
AG10
AF11
AH10
AC5
AD3
AC1
AD6
AC4
AC7
AC2
AE6
AF2
AF1
AF6
AE1
AE5
AE4
AF5
AE3
AD2
AD1
AG4
AG3
AD4
AF3
AD11
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
33
AD8
AC10
AB10
AB13
AA13
AA10
AA11
Y10
Y11
AB8
AA8
AB12
AA12
AD9
AC11
AC12
AB9
AC9
AE9
AE11
AG10
AF11
AH10
AJ2
AJ3
AK1
AJ4
AH2
AH6
AJ1
AH5
AF7
AK6
AJ8
AK5
AG7
AK4
AK8
AJ6
AG2
AH1
AH7
AJ7
AH4
AF8
AD11
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
34
33
AD8
AC10
AB10
AB13
AA13
AA10
AA11
Y10
Y11
AB8
AA8
AB12
AA12
AD9
AC11
AC12
AB9
AC9
AE9
AE11
AG10
AF11
AH10
AG15
AJ17
AK15
AH17
AG14
AE16
AH15
AF15
AE19
AG18
AG19
AF18
AK19
AD19
AH19
AF17
AH16
AJ16
AJ18
AK18
AK16
AJ19
AD11
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
33
AD8
AC10
AB10
AB13
AA13
AA10
AA11
Y10
Y11
AB8
AA8
AB12
AA12
AD9
AC11
AC12
AB9
AC9
AE9
AE11
AG10
AF11
AH10
AE18
AB17
AD17
AC19
AB18
AB19
AD16
AA18
Y15
AC14
AA17
AA15
AA16
AB15
Y16
AD14
Y19
Y18
AC16
AC15
AD18
AE15
AD11
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
33
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
32
33
Rev.1.08
50
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ハードユーザマニュアル
7.6. RS-232C
本ボードには、外部との通信手段として RS-232C インタフェースを搭載しております。
IC16
FPGA
IC30
UART_DIN
UART_ROUT
IC31
LEVEL
TRANSLATOR
DIN
CN17
DOUT
ROUT
TXB0102DC
RS232C
LINE DRIVER
/RECEIVER
RIN
TXD
D-sub
RXD Connector
XM2C-0942-112L
TRS3221ECPWR
図 7-29 RS-232C 構成図
図 7-30 D-sub 9pin コネクタ
表 7-16 D-sub 9pin コネクタピン配置表
Rev.1.08
Pin No.
Signal Name
Bank
AH9
UART_DIN
33
AG9
UART_ROUT
33
Level
1.5V
51
TB-7K-325T-IMG
ハードユーザマニュアル
7.7. LED
本ボードには、6 個の LED を搭載しております。
LED は、FPGA から’High’を出力することで点灯をします。
from　FPGA
図 7-31 LED 構成図
図 7-32 LED 搭載図
表 7-17 LED ピン配置表
Device
Rev.1.08
FPGA
Name
Signal Name
Pin No.
Bank
LED1
LED1
AJ11
33
LED2
LED2
AH11
33
LED3
LED3
AK10
33
LED4
LED4
AK11
33
LED5
LED5
AK9
33
LED6
LED6
AJ9
33
Level
1.5V
52
TB-7K-325T-IMG
ハードユーザマニュアル
7.8. DipSW
本ボードには、8 極の DipSW を搭載しております。
DipSW は、ON にすると FPGA へ’Low’が入力されます。
to　FPGA
図 7-33 DipSW 構成図
図 7-34 DipSW 搭載図
表 7-18 DipSW ピン配置表
Device
Name
SW5
Rev.1.08
FPGA
Signal Name
Pin No.
Bank
DSW1
AH12
33
DSW2
AG13
33
DSW3
AG12
33
DSW4
AF12
33
DSW5
AJ12
33
DSW6
AJ13
33
DSW7
AJ14
33
DSW8
AH14
33
Level
1.5V
53
TB-7K-325T-IMG
ハードユーザマニュアル
7.9. PushSW
本ボードには、4 個の PushSW を搭載しております。
PushSW は、押下すると FPGA へ’Low’が入力されます。
to　FPGA
図 7-35 PushSW 構成図
図 7-36 PushSW 搭載図
表 7-19 PushSW ピン配置図
Device
Rev.1.08
FPGA
Name
Signal Name
Pin No.
Bank
SW6
PSW1
AK13
33
SW7
PSW2
AK14
33
SW8
PSW3
AF13
33
SW9
PSW4
AE13
33
Level
1.5V
54
TB-7K-325T-IMG
7.10.
ハードユーザマニュアル
XADC 用 Pin Header
本ボードには、XADC 用の 14pin の PinHeader(CN21)を搭載しております。
専用の差動アナログ入力(VP_0,VN_0)を使用する場合、R438,R439 を未実装にしてください。
熱ダイオード(DXP_0, DXN_0)を使用する場合、R441,R442 を未実装にしてください。
FPGA
図 7-37 XADC 用 PinHeader 構成図
図 7-38 XADC 用 PinHeader 搭載図
表 7-20 XADC 用 PinHeader ピン配置表
FPGA
Rev.1.08
PinHeader
Bank No.
Pin No.
Signal Name
Pin No.
Signal Name
0
R15
VP
1
2
XADC_AGND
0
T14
VN
3
4
XADC_AGND
0
U15
DXP
5
6
XADC_AGND
0
U14
DXN
7
8
XADC_AGND
-
-
VCCADC+1.8V
9
10
XADC_AGND
-
-
VREFP+1.25V
11
12
XADC_AGND
-
-
-
13
14
XADC_AGND
55
TB-7K-325T-IMG
ハードユーザマニュアル
7.11. バッテリ制御
バッテリ制御が可能な構成を搭載(半田面)しておりますが、ソケットは出荷時未実装になって
おります。
FPGA の VCCVBATT(C10)ピンと接続されます。
ボタン電池は“CR1220”サイズを使用してください。
FPGA
図 7-39 バッテリ構成、搭載図
7.12.
Quad SPI Flash
本ボードは、FPGA のコンフィグレーション用に 128Mbit の QSPI
フラッシュメモリを搭載し、レベ
ルシフタを介して FPGA と接続しています。
コンフィグレーションに関しては「8 コンフィグレーションファイルの作成」以降を参照ください。
表 7-21 コンフィグレーション用 QSPI Flash Memory
Signal name
CF_D0
CF_D1
CF_D2
CF_D3
CF_FCS_B
FPGA Pin#
P24
R25
R20
R21
U19
図 7-40
Rev.1.08
QSFI フラッシュメモリ構成図
56
TB-7K-325T-IMG
ハードユーザマニュアル
8. コンフィギュレーションファイルの作成
8.1.
コンフィギュレーションファイル（bit ファイル）の作成時の設定について
以下の説明で使用しているツールバージョンは、
「ISE13.4」となります。
Processes ウインドウ内の Generate Programming File を右クリックして、「Process properties」
を選択して、Process Properties ウインドウを表示させます。
図 8-1 Process Properties ウインドウ表示
コンフィギュレーション用に QSPI Flash Memory を搭載しておりますので、bit ファイル作成時の
「Configuration Options」設定で QSPI 用にバス幅を 4 に設定します。
注意：Property display level が「Advanced」になっていることを確認してください。
図 8-2
Rev.1.08
bit ファイル作成時のオプション設定
57
TB-7K-325T-IMG
8.2.
ハードユーザマニュアル
コンフィギュレーション時間について
Flash メモリとのコンフィギュレーションについては、ISE ツール上のコンフィギュレーションク
ロックを変更することにより、コンフィギュレーション時間を変更することが出来ます。
図 8-3 コンフィギュレーション時間の変更
コンフィギュレーション時間の目安
・Configuration Rate = 3MHz ：コンフィギュレーション時間 = 10 秒程度
・Configuration Rate = 16MHz ：コンフィギュレーション時間 = 2 秒程度
・Configuration Rate = 33MHz ：コンフィギュレーション時間 = 1 秒程度
8.3.
未使用端子の設定について
「Configuration Options」設定で、下図の様に未使用端子の設定を Float に設定します。
図 8-4 未使用端子設定
Rev.1.08
58
TB-7K-325T-IMG
8.4.
ハードユーザマニュアル
コンフィギュレーションファイル（mcs ファイル）の作成
以下に、コンフィギュレーションファイルの作成方法を記載します。
以下の手順で Flash メモリへ書き込むためのコンフィギュレーションファイルを作成してください。
1. 「Generate Target PROM/ACE File」をダブルクリックしてください。
図 8-5
ISE 上でのコンフィギュレーションファイル作成
2. 下記の Warning が表示された場合、OK をクリックします。
図 8-6 Warning 表示
Rev.1.08
59
TB-7K-325T-IMG
ハードユーザマニュアル
3. iMPACT が起動されたら、「Create PROM File」をダブルクリックしてください。
図 8-7
iMPACT 画面その 1
4. 「SPI Flash－Configure Single FPGA 」を選択し「矢印」をクリックしてください。
図 8-8
Rev.1.08
iMPACT 画面その 2
60
TB-7K-325T-IMG
ハードユーザマニュアル
5. 「Storage Device(bits)」で「128M」を選択し「Add Storage Device」をクリックして
ください。
図 8-9
iMPACT 画面その 3
6. 「矢印」をクリック後、
「Output File Name」「Output File Location」を任意の名前
(ディレクトリ)を入力し「OK」をクリックしてください。
図 8-10
Rev.1.08
iMPACT 画面その 4
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7. 「OK」をクリックしてください。
図 8-11
iMPACT 画面その 5
8. コンフィギュレーションファイルを作成するための「bit ファイル」を選択してください。
図 8-12
iMPACT 画面その 6
9. 「No」をクリックしてください。
図 8-13
iMPACT 画面その 7
10. 「OK」をクリックしてください。
図 8-14
Rev.1.08
iMPACT 画面その 8
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ハードユーザマニュアル
11. 「Generate File」をダブルクリックしてください。
図 8-15
iMPACT 画面その 9
12. 「Generate Succeeded」が表示されれば、コンフィギュレーションファイルの作成完了
です。
図 8-16
Rev.1.08
iMPACT 画面その 10
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8.5.
ハードユーザマニュアル
Flash メモリへのコンフィギュレーションファイル書き込み
Platform USB ケーブルを下図の JTAG コネクタ(CN1)へ接続し、基板の電源を ON した後
“iMPACT”を起動して下記の手順により、Flash メモリへの書き込みを行ってください。
図 8-17 基板上の JTAG コネクタ
1. 「Boundary Scan」をダブルクリックした後、InitializeChain(矢印部) をクリックして
ください。
図 8-18 デバイスへの書き込みその 1
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2. bit、jed ファイル設定画面が表示されますが、キャンセルしてください。
次に FPGA を選択後、右クリックして｢Add SPI/BPI Flash…｣を選択してください。
図 8-19 デバイスへの書き込みその 2
3. Flash メモリへ書き込むコンフィギュレーションファイル(xxx.mcs)を選択してください。
図 8-20 デバイスへの書き込みその 3
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4. 本基板に搭載されている Flash の“N25Q128 1.8/3.3V”を選択し、Data Width を“4”に
設定して、｢OK」をクリックしてください。
図 8-21 デバイスへの書き込みその 4
5. 「iMPACT Processes｣ウインドウにある「Program」をダブルクリックしてください。
図 8-22 デバイスへの書き込みその 5
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6. 「OK｣をクリックしてください。
図 8-23 デバイスへの書き込みその 6
7. Flash メモリへの書き込みが開始されます。
図 8-24 デバイスへの書き込みその 7
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8. 「Program Succeeded」が表示されれば、Flash メモリへの書き込みは正常終了です。
図 8-25 デバイスへの書き込みその 8
9. Flash メモリへ書き込んだデータは、QSPI を使用して FPGA へコンフィギュレーション
されます。コンフィギュレーションは、ボード電源を再投入するか、下図のリコンフィ
ギュレーション(SW10)を押してください。
図 8-26 リコンフィギュレーションスイッチ
10. FPGA のコンフィギュレーションステータスは下図の LED23,24 で確認が出来ます。
・LED23(緑)：コンフィギュレーション正常終了
・LED24(赤)：コンフィギュレーション中またはコンフィギュレーション異常
図 8-27 コンフィギュレーションステータス
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8.6.
ハードユーザマニュアル
出荷時のスイッチ設定
以下に出荷時のスイッチ設定を記載します。
下図に囲んである箇所のスイッチを確認してください。
JP37 JP38
JP35 JP36
SW3
JP28
SW2
SW4
JP24
JP39 JP40
JP26
JP34
JP31 JP32
JP25
JP33
SW5
図 8-28 出荷設定部品面
表 8-1 出荷時の設定
No.
Silk No.
Initial Setting
Function
1
SW2,3
ALL OFF
Video Clock 設定
2
SW4
ALL OFF
Clock 選択設定
3
SW5
ALL OFF
ディップスイッチ設定
4
JP24
1-2
5
JP25
Open
PMBUS_ADDR0 設定（GND_90.9K,1% / GND_41.2K,1% / 供給無し）
6
JP26
Open
PMBUS_ADDR1 設定（GND_90.9K,1% / GND_41.2K,1% / 供給無し）
7
JP28
1-2
FMC_LP_Bank 電圧設定（2.5V / 3.3V）
8
JP31,32
5-6
※FMC_HPC1 VADJ 電圧設定（2.5V / 3.3V / 供給無し）
9
JP33,34
5-6
※FMC_HPC2 VADJ 電圧設定（2.5V / 3.3V / 供給無し）
10
JP35,36
5-6
※FMC_LPC1 VADJ 電圧設定（2.5V / 3.3V / 供給無し）
11
JP37,38
5-6
※FMC_LPC2 VADJ 電圧設定（2.5V / 3.3V / 供給無し）
12
JP39
1-2
VCCADC 電圧設定（VCCAUX / VCCADC / 供給無し）
13
JP40
1-2
VREFP 電圧設定（XADC_AGND / VREFP / 供給無し）
FMC_HP_Bank 電圧設定（2.5V / 3.3V）
Function 項目の太字、下線は、初期設定になります。
2 つのジャンパ設定は同様の箇所に設定してください。
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インレビアムカンパニー
URL: http://www.inrevium.com/
E-mail: [email protected]
本社：〒221-0056 神奈川県横浜市神奈川区金港町１番地4 横浜イーストスクエア
TEL:045-443-4031 FAX:045-443-4063
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