ENCOUNTER CONFORMAL CONSTRAINT DESIGNER Cadence® Encounter® Conformal® Constraint Designer はケイデン スの Encounter digital IC design platform のキー・テクノロジであり、 Cadence Logic Design Team Solution のコンポーネントととして、制約 の生成、検証、リファインメントの自動化を行います。タイミング制約 が設計プロセス全体を通して正しいことを確実にすることにより、また 実デザインの問題を迅速かつ正確に特定することにより、Encounter Conformal Constraint Designer は素早いタイミング・クロージャを実 現します。 ENCOUNER CONFORMAL TECHNOLOGY 利点 全体的な設計サイクルの時間を短縮し、シリコ ンのリスピンを最小限に抑えるために、設計者 は製品実績のある検証を必要とします。 Encounter Conformal 検 証 テ ク ノ ロ ジ は Cadence Logic Design Team Solution の一部で あり、等価性チェックやデザイン制約マネージ メント、機能 ECO 解析と生成、Low Power デ ザイン検証などに対する最も包括的なソリュー ションを提供します。 z z z z ENCOUNTER CONFORMAL CONSTRAINT DESIGNER デザインの実装に必要とされる制約の生成、検 証、修正は従来マニュアルで行われ、非効率的 な 作 業 で し た 。 Encounter Conformal Constraint Designer は制約の開発と管理に対 して最も完全かつ効率的なパスを提供し、RTL からレイアウトまで制約が機能的に正しいこと を確実にします。より高品質なタイミング制約 を提供することによって、全体的なデザイン・ サイクル時間の短縮と複雑な SoC 設計でのシリ コンの品質の改善を可能にします。 Encounter Conformal Constraint Designer は L、XL パッケージおよび XL オプションで利用 可能です。 z z デザイン・サイクルの短縮 － ブロック またはトップ・レベルの制約の生成や統合 のチェックが可能な包括的な解析環境 より高品質な制約を使用することによる、 エリア、タイミング、パワーに関するシリ コンの品質を改善 例外制約のフォーマル検証を通してリスピ ンのリスクを削減 タイミング制約を満たさない機能的に不要 なパスを迅速に検証することにより、タイ ミング・クロージャに関する収束を加速化 SDC Advisor とファルス・パス生成機能に より RTL から、初期の制約を容易に生成 （Conformal Constraint Designer XL） PSL や SVA アサーションを通して、フォ ーマル検証とシミュレーションを連携 （Conformal Constraint Designer XL） 主な特長 SDC の作成や修正におけるマニュアル作業は、 時間を大幅に消費し、かつエラーを引き起こし やすい設計プロセスで、これは特にフォルス・ パス例外がトゥルー・パスに対して指定されて いる場合に、品質の悪いシリコンを製造するリ スクを増大させます。 Encounte Conformal Constraint Designer は 構造やシンタックス、実装などの問題に対して SDC をチェックすることによって SDC の生成 と検証を自動化し、例外制約の機能的な検証を 行います。また、階層の制約チェックを使用し て、複数の制約のオーバーラップをチェックす ると同時に、異なる階層レベルで伝播された制 約を検証します。さらに、Encounter Conformal Constraint Designer は機能パス解析を通して フォルス・パス例外を生成したり、SDC のエラ ーを特定して正しい制約を迅速に得るための広 範囲のデバッグおよび解析環境を提供します。 z z 連する SDC のエラーをカテゴリ化 SDC エラーを SDC ソースにリンクし直感 的な GUI を通して高度な解析を提供 SDC Exception Manager ウィンドウによ りエラーの発生した制約を表示 制約のエラーと RTL、ネットリスト、波形、 スケマティック間のクロス・プロービング 階層制約チェック 一般に、ブロックの設計者はトップ・レベルの 制約と独立して SDC を作成します。チップを統 合する担当者や物理設計者がチップを構築する 段階で、制約がクロック定義や I/O 遅延設定、 例外設定に関して衝突を起こしていることに気 付くことがあります。 Encounter Conformal Constraint Designer は 階層制約チェックを用いて、デザイン・サイク ルの早期段階で、これらのエラーを検出するこ とができます。異なる階層レベル（チップ・レ ベルの SDC とブロック・レベルの SDC）での デザインの SDC をチェックし、衝突、オーバー ラップ、クロック、I/O 遅延、そして例外など に関する問題を特定します。さらに、SDC ファ イル上やデザイン・ソース、スケマティック間 でエラーをクロス・プロービングし、デバッグ を容易にします。 図 1. Encounter Conformal Constraint Designer による、 RTL から GDS までの完全な制約生成・検証環境 オーバーラップ・チェック 同じ SDC 内の例外の上書き、オーバーラップ、 SDC の品質チェック 衝突はタイミング・クロージャ作業を遅らせる Encounter Conformal Constraint Designer は、 原因となります。レイアウトツールと STA で矛 制約、およびデザイン仕様を正確に解析するこ 盾した優先ルールを持っていたり、シリコンの とによって、デザインの仕様に合った機能的に 品質を落としてしまうワーストケースの制約を 正しい SDC 仕様を確実にします。 選択している可能性など、設計者は衝突の再確 z デザイン・エレメントとともにチェック。 認をして、正しい設定を行う必要があります。 例として、参照ポイントが複数のチップ・ Encounter Conformal Constraint Designer は パッケージに接続されていないケースなど 重複や上書き、そしてオーバーラップする例外 z SDC のシンタックスの検証と追加項目の 制約をレポートするので、設計者はこれらの問 ガイダンス 題を効果的に修正することが可能です。 z 間違ったモード設定をした場合などのよう に、シンタックス的に正しいが、問題を引 SDC の比較 き起こす構造について警告 設計が進行する中で、最適化を行うツールはリ z クロック、I/O、例外、その他にそれぞれ関 www.cadence.co.jp 2 ファレンスとなるデザインを変更する可能性が あります。また、設計者自身が SDC ファイルに 制約の追加、変更を行うこともありえます。こ のタイミング制約の変更により、例えば、直接 変更を加えていない箇所に対してタイミング例 外を追加しなければならなくなるような作業が 発生しかねません。これらのように SDC ファイ ルの変更は、その前後でのチェック、または改 版の管理が必要です。SDC の比較機能は変更さ れた SDC ファイルとオリジナルのタイミング 制約の一貫性を保障します。 マルチ・モード制約チェック 全てのデザインでテスト及びファンクショナ ル・モード、または、それ以上の複数モードが 要求されます。 Encounter Conformal Constraint Designer は モード間での SDC ファイルの非整合性、衝突、 不足についてチェックすることにより、マル チ・モードでのインプリメンテーション、最適 化を加速させます。 例外検証 業界で実績のあるフォーマル検証テクノロジを 用 い て 、 Encounter Conformal Constraint Designer は SDC で指定されたフォルス・パス、 マルチサイクル・パスを機能的に検証します。 フォルスとして誤って設定されたトゥルー・パ ス、もしくは正しくないサイクル数を設定され たマルチサイクル・パスは、もしそれらがタイ ミング違反を起した場合、容易にリスピンを引 き起こしてしまいます。例外設定での不用意な ワイルドカードの使用などもこのリスクを増大 させます。Encounter Conformal Constraint Designer の Exception Manager は定義された すべてのパスを展開し、それぞれをフォーマル に検証します。 フォルス・パスはデザインの非同期動作で検出 される可能性もあり、これらのパスの解析や検 証がその旨行われます。単純に大量のパスをカ バーするステートメントもフラグさせることが できます。検証がフェイルした場合には対処例 www.cadence.co.jp が生成され、それがトゥルーとなりうる活性化 パスと波形を迅速に特定します。 図 2. 検出されたフォルス・パスのスケマティック表示とトリガ ーとなる信号の波形表示機能 タイミング・レポート検証 設計者は機能的なフォルス・パスとトゥルー・ パスを区別するために、タイミング・レポート のデバッグに莫大な時間を費やします。 Encounter Conformal Constraint Designer は タイミング・レポートから自動的にフォルス・ パスを判別し、新しい SDC 例外を生成します。 この結果は、論理合成や P&R、STA の結果を改 善するために利用することができます。タイミ ングを違反するパスのみにフォーカスすること によって、生成は（フォーマル検証を通して行 われるので）迅速でかつ関連性があり、正確な ものになります。 SDC Advisor (ガイダンスによるSDC作成)とテンプ レートの自動生成 SDC Advisorは、入力や出力の制約に加え、FP ステートメント、クロック定義、 set_case_analysis設定などの制約の生成を可能 にします。例えば、幾つかの未定義のクロック 3 の構造を見つけ出し、ユーザからそれらに迅速 かつ完全に制約を加えることを可能にします。 クロック周波数など、必要とされるすべての項 目を入力していきます。あるいは、SDC Template Generatorを使用することにより対 象のデザインに対してSDCのテンプレートを生 成することができ、SDCの作成を容易にします。 SDC の統合 複数のブロック・レベルの制約をEncounter Conformal Constraint Designerに入力するこ とによりデフォルト、もしくはユーザが設定し た優先順位などのルールに従ってトップ・レベ ルの制約を生成します。これにより配置・配線 で使用される制約を容易にかつ正確に生成する ことができます。 ング制約の一貫性、品質のチェックの中で完全 に包含されています。 拡張性に優れたプラットフォーム Encounter Conformal Constarint Designer は 設計プラットフォームを拡張することにより容 易なデバッグ環境を実現しました。ルールの定 義、ワーニング・レベルの設定、及びチャート、 ヒストグラム、テーブル、スケマティック、デ ザイン・ソースなどの問題の原因を絞り込むた めの表示方法のカスタマイズが可能な環境を提 供します。 RTLからのフォルス・パス生成 Encounter Conformal Constraint Designerは RTLから直接、重要となるフォルス・パス・ス テートメントを生成することも可能で、これに よりタイミング・クロージャを加速させます。 図 4. 誤った制約、及び問題を起しうる制約を検出しカテゴライズ 図 3. 拡張されたビューアによるクロック・ドメイン・クロッシング・ チェックの結果表示 クロック・ドメイン・クロッシング クロックの制約は SDC ファイルの中で定義さ れます。クロック・ドメイン・クロッシング (CDC)による構造的な問題の検証は Encounter Conformal Constraint Designer によるタイミ www.cadence.co.jp 直感的な GUI Encounter Conformal Constraint Designer は セットアップとデバッグに対して直感的、かつ インタラクティブな GUI を提供し、制約問題の 確認を迅速にかつ容易にします。 z エラーやワーニングの原因や重要性を迅速 に表示するルール・マネージャ z 制約やソース・コードのビューア z 問題をおこすイベントのシーケンスを示す 波形とスケマティックを出力し、その問題 に対する対処例を自動生成 この統合されたGUIは、SDCの品質チェックか ら例外検証のような、より高度な検証までシー ムレスな操作環境を設計者に提供します。 4 ENCOUNTERとの統合 Encounter Conformal Constraint Designerは スタンドアロンでの実行のみならず、 Encounter Digital Implementation System, Encounter RTL Compiler, Encounter Timing Systemからの実行も可能です。SDCの品質チェ ックと階層チェックを論理合成（品質チェック のみ） 、P&RおよびSTA環境から実行することが でき、検出された制約の衝突や矛盾を表示しま す。さらに、タイミング・レポート検証につい ても上述の製品群から実行が可能であり、不要 な例外パスを迅速に取り除きタイミング・クロ ージャを加速します。 PSLとSVAのアサーション生成 Encounter Conformal Constraint Designerは フォーマル検証やシミュレーションとの連携の ためにPSLとSVAのアサーションを生成するこ とができ,それらで検証することにより制約の 信頼性を向上させることが可能になります。こ れらのアサーションは、Encounter Conformal Constraint Designerによって生成される例外 に加えて、現在のSDC内のフォルス・パスやマ ルチサイクル・パスに対して生成されます。 日本ケイデンス・デザイン・システムズ社 本社／〒222-0033 神奈川県横浜市港北区新横浜 2-100-45 営業本部 TEL.(045)475-8410 FAX.(045)475-8415 URL http://www.cadence.co.jp/ 〒541-0054 大阪府大阪市中央区南本町 2-6-12 サンマリオン NBF タワー16F TEL.(06)6121-8095 FAX.(06)6121-7510 www.cadence.co.jp ＊ © 2010 Cadence Design Systems, Inc. All rights reserved worldwide. CadenceおよびCadenceロゴ は、Cadence Design Systems, Inc.の登録商標です。 その他記載されている製品名および会社名は、各社の商標または登録商標です。 ＊ 掲載の内容は、2010 年 3 月現在のものです。 パラレル・プロセッシング 大規模かつ複雑なデザインや例外に対して、 Encounter Conformal Constraint Designerは 所有するライセンス分だけのマシン上でチェッ クや検証の実行の自動的な分散を行うことによ って全体の検証時間を削減します。LSFもサポ ートされています。 プラットフォーム ・ Linux (32/64ビット) ・ Sun Solaris (32/64ビット) ・ IBM AIX (32/64ビット) 言語サポート ・ ・ ・ ・ Verilog (1995, 2001) SystemVerilog VHDL (87,93) 言語混在 販売代理店 イノテック株式会社 IC ソリューション本部 〒222-8580 神奈川県横浜市港北区新横浜 3-17-6 TEL.(045)474-2290,2291,2293（営） FAX.(045)474-2395 URL http://www.innotech.co.jp/ 〒541-0054 大阪府大阪市中央区南本町 2-6-12 サンマリオン NBF タワー16F TEL. （06）6121-7703（営） FAX. （06）6121-7720 5
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