ENCOUNTER TIMING SYSTEM 消費電力のコントロールをはじめとする様々な設計課題の解決のためには、包 括的なタイミング、シグナル・インテグリティそしてパワー解析のソリューションが 必要です。これらのソリューションは、先端ノードにおいても高精度を実現し、か つ最も早いターン・アラウンド・タイム（TAT）を提供することが求められます。ケイ デンスの Encounter® Timing System は、数百万ゲート規模のデザインの解析と デバッグを行う設計者に、大幅な生産性の向上をもたらします。Encounter Timing System を使用することで、設計者は、一貫性のある統合されたスタティッ ク・タイミング解析(STA)環境から最適化とサインオフのためのメリットを得ること ができ、すばやく設計を収束させて、設計を完了することができます。 ENCOUNTER TIMING SYSTEM 業界で認証され、すでに製品への適用で実証され た Encounter Timing System は、フルチップのサイ ンオフ STA ソリューションで、ゲートレベル・タイミン グ、シグナル・インテグリティ(SI)、消費電力、熱、そ して統計的解析機能から構成されます。最高品質 のタイミング解析と使いやすさを求めているフロント エンドの設計者と、完全なシリコンレベルでの精度 の高いサインオフ・ソリューションを求めているバッ クエンド設計者の両方の要求を満たします。タイミ ングやシグナル・インテグリティの解析と最適化の両 方の基礎になっているテクノロジは、10 年間にわた って実際の設計に使用されてきました。Encounter Timing System を使用することで、設計者は、主力 のデジタル設計や先端のデジタル設計において、 サインオフのタイミング精度、使いやすさ、そして機 能性などの際立った利点を得ることができます。 Die-size exploration, Floorplan synthesis and ranking Hierarchy, ART, MMMC, Flip-Chip/RDL, SDP, Multi-CPU MVth, MSV, multi-domain, low power clocking,DVFS, power shut-off, biasing power diagnostics, CPF flow Advanced node design 45/32nm, DFM/DFY, litho aware implementation, SSTA, CMP, thermal analysis, model-based design and verification Mixed signal design A/d, D/a, A/D, MS interoperability, MS constraint generation and management, data exchange integrity 図 1 Encounter デジタル IC 設計プラットフォーム Signoff analysis Low power design Timing, SI, power, EM, Thermal, ERA/pwr grid, CPE, Spice, debug, static, dynamic, statistical Large scale chip design closure 利 点 • 主要なファウンダリ、ASIC ベンダー、 IP ベンダー、IDM によるサポート • Encounter Digital Implementation System との 統合 一貫性のある、統合された STA と統計的 スタティック・タイミング解析(SSTA)の最適 化とサインオフ機能を実現 設計の収束をより高速にし、タイミング収 束を加速 共通データベースを持つことで GUI 等の セットアップが容易 • Encounter Power System との統合 共通コックピットを持ち、データベースや GUI を共有 ゲートレベルのパワー解析、IR ドロップの 影響を考慮したタイミング、ノイズ、クロッ ク・ジッタ解析を同一環境で実行可能 • 単一製品による簡素化 タイミング、シグナル・インテグリティ、 消費電力、熱、および SSTA 解析を統合 サインオフまでの高い処理能力 タイミングとノイズ解析でのマルチスレッド 処理 分散およびマルチスレッドを組み合わせ た処理によるコンカレントなマルチモード /マルチコーナー（MMMC）解析 画期的なメモリ・アーキテクチャによる、 大幅なキャパシティの向上 • • • • • • • • • • • 生産性の向上とテープアウトまでの期間短縮 MMMC を含む、グローバル・タイミング・ デバッグによる根本原因とボトルネック解 析のスピード・アップ MMMC やシグナル・インテグリティを考慮 したインクリメンタルな ECO 疑似ノイズエラーを 10 倍減少させる先進 の解析アルゴリズム 他に見ることのできない高精度の実現 過剰なオーバーデザインの回避 対 SPICE 比 2%以内の高精度な遅延計算 エンジン カレント・ソース・モデルの効果的な使用 による先端ノード設計への対応 遅延やシグナル・インテグリティの SPICE 比較を容易に行えるクリティカル･パス・シ ミュレーション機能を包含 • • • • • • • • メンタル ECO と what-if 解析を提供し、小規模な設 計変更の実行時間を減少させることにより生産性を 向上させます。 強力な GUI • コマンドの終了、履歴、コンテクスト・ハイライト を持ったコマンド・コンソール • デザイン・オブジェクト名や制約のグループ・タ イプをもとに特定のタイミング制約を見つけるた めのタイミング制約のビュアー • タイミングレポートから相互プローブを行う機能 を持った回路図とレイアウトのビュアー • Tcl プロセジュアと相互リンクや拡張を行う機能 を持ったスクリプトの評価を行うスクリプト・エデ ィタ • 存在しないまたは矛盾するライブラリやデザイ ン・データのチェック機能 図 2 Encounter Timing System のデータ・ フローとユーザ・インターフェース 特 長 Encounter Timing System は、STA、正確な遅延計 算、先進のモデリング機能、そしてグローバル・タイ ミング・デバッグ機能を統合した包括的なサインオ フ検証ソリューションです。設計者は、Encounter Timing System を使用することで、数百万ゲートとい う大規模デザインに対して一度で動作するシリコン を製造し、製品を迅速に市場投入することが可能 になります。Encounter Timing System は、インクリ www.cadence.co.jp 最適化とサインオフのための整合性のある統合 された STA 設計者は、これまでインプリメンテーションではある STA 手法を用い、サインオフ解析には別の STA 手 法を用いていました。これでは、サインオフ解析の 間に不一致が見つかった場合、配置・配線システ ムと合わせた修正の手直しが必要となります。 Encounter Timing System は、配置・配線段階での 最適化のための STA と、サインオフ検証のための 2 STA を統合した環境を提供します。この環境は、設 計者に柔軟性を与え、Encounter Timing System を スタンドアローンのソリューションとしても、RTL から GDSII ま で を 網 羅 す る Encounter Digital Implementation System の一部としても使うことがで きます。 グローバル・タイミング・デバッグ機能 設計者は、グローバル・タイミング・デバッグ機能を 使用して、タイミングや制約の問題の根本原因をす ばやく特定することができます。設計者は、スラッ ク・ヒストグラムを表示し、個々のセル/ワイヤの遅延 による詳細な遅延表示、スラックの詳細、階層の割 付け、そして制約の相互プローブを生成することが できます。これには、パスの誤動作の原因を特定す るための独自のパス表示機能を用います。共通 の”Failure”モードを持つパスは、ダイナミックに分 類してカテゴリ化し、“分類されていない”パスのデ バッグを継続することができます。パスのカテゴリは、 グローバル・タイミング GUI 上で視覚化することがで き、どのカテゴリが並行して“修正”できるか、どれが 最初に修正されるべきかを決定することができます。 この優れたデバッグ機能により、これまで行われて いたタイミング収束までの繰り返し解析作業が大幅 に削減できます。(図 3 参照) 図 3 グローバル・タイミング・デバッグ グラフィック・ グローバル・クロック・デバッグ機能 グローバル・クロック・デバッグ機能を使用すること により、設計者はクロックの構成を視覚的に確認す ることができます。クロックの仕様、収斂、スキュー、 トランジションタイム、またはインサーション・ディレイ に関わる問題に対し、関係のある物理的な情報を 得ることが可能になり、問題の改善の手助けを素早 く行います。(図 4 参照) 図 4 グローバル・クロック・デバッグ グラフィック・ ユーザ・インターフェース Encounter Conformal Constraint Designer へのインターフェース Encounter Timing System と Encounter Conformal® Constraint Designer 間のシームレスなインターフェ ースにより、先進の制約チェックとクリティカル・フォ ールス・パス解析が可能となります。制約のチェック は、繰り返し、より長い設計期間、そしてシリコンの 誤動作などの原因となる不適切な制約を削減しま す。クリティカル・フォールス・パス解析は、クリティカ ル・パスからフォールス・パスを手作業で取り除く必 要性を大幅に削減します。これらのフォールス・パ スを除去することで、不必要なネットリストの最適化 をなくし、デザイン・エリアとタイミングを向上させるこ とができます。 ユーザ・インターフェース www.cadence.co.jp 3 高速、高精度サインオフ Encounter Timing System は、SI と IR ドロップの高 精度な解析と、タイミングと機能の両方に与える影 響 の 解 析 機 能 を 提 供 し ま す 。 Encounter Timing System は、広くユーザに使用され、数多くのテープ ア ウ ト で 実 証 済 み の ケ イ デ ン ス の CeltIC® Nanometer Delay Calculator (NDC)エンジンの上に 構築されています。また、Encounter Timing System は、より正確なエフェクティブ･カレント・ソース・モデ ル・ライブラリ (ECSM)を採用しており、クロストーク の遅延、ノイズ（グリッチ）、タイミング、および IR ドロ ップの複雑な効果を解析します。 図5 SI悲観性削除(NPPR)とクリティカル・パス・ シミュレーション 先端ナノメーターの電気的解析 数百万インスタンスを持つナノメーター設計のイン プリメンテーションは、非常に効率的でかつ高精度 な遅延計算を必要とします。さらに設計者は、IR ド ロップやクロストークのような SI 効果や、多電圧レベ ルやレベル・シフタを使った先進の低消費電力設 計手法を考慮しなければなりません。 Lookup テーブルや多項式モデルに基づいた遅延 計算は、今日のナノメーター回路に対しては十分 な 正 確 性 を も たら す と は い え ま せ ん 。 Encounter Timing System はエフェクティブ・カレント・ソース・モ デル(ECSM)をサポートしており、特に複雑なネット、 長い RC ネットワーク、および複数のドライバ・シナリ オ（クロック・メッシュ）に対して、実際のシリコン性能 を正確に予測できます。 www.cadence.co.jp 正確なクロストーク解析とより高速な SI クロージャ Encounter Timing System は、セルとトランジスタ・レ ベルのモデルを組み合わせることにより、クロストー クの影響を計算します。最も非線形の動作を示すノ イズの多いネットに対し、Encounter Timing System は、ノイズが遅延値に及ぼす影響を正確に計算す るために、on-the-fly 高速の SPICE シミュレーショ ン・エンジンを使用しています。またこの製品は、ク リティカルなタイミング・パスに対する現実的な SI 遅 延効果を確実なものとするため、独自のパス・ベー ス・アラインメント (PBA)手法を採用しています。SI における遅延計算は、PBA なしには非現実的、あ るいは過度に悲観的なワースト・ケースのパスの遅 延を計算してしまう可能性があります。さらに悲観的 なパスの遅延を除去するには、ノイズ・パス・ペシミ ズム・リムーバブル(NPPR)を通して行います。NPPR は、最大のノイズ遅延の変化をパス上の個々のネッ トでは考えず、クリティカル・パス全体に対し考慮し て捉えます。 また Encounter Timing System は、グリッチ・ノイズを エンド・ポイントのレジスタまで伝播させ、レジスタが 不安定な状態にドライブされないことを確認し、機 能的な正しさを保証します。これら独自の PBA、 NPPR、およびグリッチ・ノイズ伝播機能により、誤っ たクロストーク問題の数が大幅に削減されます。そ の結果、配置・配線の作業が減り、SI の収束までの 繰り返しが劇的に減少します。 自動マルチモード・マルチコーナーサインオフ ECO 設計者は、Encounter Timing System のユニークな マルチモード・マルチコーナー(MMMC)解析構造 により、全てのモード・コーナーにわたって素早い 解析やタイミング問題のデバックを行うことができま す。その特徴は、分散処理とスレッド処理機能を持 ったコンカレントな MMMC 解析機能です。この機能 は、MMMC の管理を簡素化させながら、最も高い スループットをもたらします。 さらに MMMC を考慮したインクリメンタル ECO 機能 4 により、その ECO のタイミングへの効果を、一つの セッション内で新たなレポートやスクリプトを走らせ ずに全てのモードにわたって見る事ができます。 マルチプロセッシング・アーキテクチャ Encounter Timing System は、スレッドおよび分散 処理を活用してサインオフ期間全体を大幅に改善 します。スレッドのタイミングや、SI 解析を通して、設 計者は単一の CPU で実行する場合に比べて 4 倍 のパフォーマンスを得ることができます。さらに、単 一マシン上でのスレッドの実行に加え、Encounter Timing System は、マルチモード/マルチコーナー・ タイミング解析と、複数のマシンにわたって分散処 理が可能なスーパースケーリングな SI 解析を提供 しています。ひとつのタスクの異なる部分を 2 つもし くはそれ以上のプロセッサに分散させることにより、 Encounter Timing System は、TAT を大幅に向上さ せ、より大規模で複雑なデザインを取り扱うことがで きます。 統合された消費電力解析 消費電力の管理は、今日のますます複雑化するチ ップの鍵となる問題であり、また主要な設計課題で す。Encounter Timing System は、タイミングと消費 電力解析を単一の環境に統合することにより、セル レベルの消費電力解析向けに包括的なスタティック およびダイナミックなソリューションを提供します。 この統合された環境は、より早く結果を導きだし、設 計者の生産性を向上させます。Encounter Timing System は、ベクターとベクターを使わないアプロー チの両方で消費電力解析を実行します。ベクター を使わない解析は、設計フローの初期の段階で正 確な消費電力解析を行い、一方ベクターは最も高 い精度を達成するために使われます。 低消費電力ドリブンなサインオフ より小さなジオメトリでは、電源は通常 1 ボルトあたり で、ちょっとした電圧降下でも信号のタイミングを危 うくしチップの誤動作につながります。さらに IR ドロ www.cadence.co.jp ップは、クロストークによる不良のリスクを増大させま す。Encounter Timing System は、正確に非線形の IR ドロップの影響をモデル化し、従来の直線形の K‐ファクタのアプローチがもたらす不正確さを除去 します。Encounter Timing System は、ケイデンスの Encounter Power System からインスタンス・ベース の IR ドロップ・データ情報をインターフェースし、パ スの遅延と SI へのスタティックおよびダイナミックな IR ドロップの効果を把握します。 多 電 源 / 多 電 圧 (multi-supply/multi-voltage: MSMV)やダイナミックな電圧・周波数のスケーリン グ(dynamic voltage and frequency scaling: DVFS)の ような先進の低消費電力の手法を使用すると、従 来のタイミング・サインオフ・フローではエラーを引き 起こし、使用方法を複雑なものにしてしまう可能性 があります。Encounter Timing System は、これまで のフローを簡素化し、設計者は 3 つの電圧ポイント で 3 つのライブラリのキャラクタライゼーションをする だけで、より広範囲な電圧ポイントにわたって正確 な非線形遅延計算を行うことができます。 Encounter Timing System は、システム仕様からテ ープアウトまでのデザイン・フロー全領域にわたっ て低消費電力設計の意図を記述できる Common Power Format (CPF)をサポートしています。 クリティカル・パス・シミュレーション Encounter Timing System は、クリティカル・パスの on-the-fly paths 高速パス・シミュレーションを可能 とし、非線形の波形効果の伝播を含めて、パスに沿 ったクロストークと IR ドロップの影響をグラフィカル に表示します。これにより、タイミング、SI、そして IR ドロップ効果の容易な検証と、インプリメンテーショ ンの前の修正、確認が可能になります。 包括的なばらつきのサポート 製造におけるばらつきは、デバイスとインターコネク トの構造的変化をもたらし、それらの電気的振る舞 いとの誤差を引き起こします。65 ナノメーター以降 では、プロセス・コントロールが難しく、プロセスのジ 5 オメトリ割合からすると、より大きなばらつきをもたら します。その結果、従来のサインオフ基準をパスし た設計でも、プロセスのばらつきが原因で、シリコン ができたときにはうまく動作しないかもしれません。 Encounter Timing System は、オーバーマージン・ オーバーデザインにならないよう、プロセスのばら つきを考慮し、正確な解析ができる環境を提供しま す。Common-Path Pessimism Removal (CPPR), Advanced On-Chip Variation(OCV)、統計的スタテ ィック・タイミング解析(SSTA)、 統計的リーケージパ ワー解析や熱解析機能を提供し、先端プロセス・ノ ードにおいて、最小の消費電力で最大のデザイン 性能を可能にします。これによって、より少ないタイ ミングの実行で設計期間を短縮し、設計者がタイミ ングの目標を達成することを確実にします。 ロケーションをベースにしたオン・チップの変動 (LOCV) ナノメーターのジオメトリでは、設計者は、共通のパ スによって引き起こされる安全サイドへの偏りの除 去を含め、オン・チップの変動(OCV)の効果に取り 組まなければなりません。しかし従来の OCV 解析 は一定のディレート・ファクタを採用しているため、 不正確で安全サイドに偏っています。Encounter Timing System は、ロケーションをベースにしたオ ン・チップの変動(LOCV)を採用し、論理レベルと物 理的な位置を使って最適のディレート・ファクタを選 択します。LOCV は、従来のディレートにつきものの 過度のガードバンドをなくし、タイミング収束を改善 します。 大に伴うコーナーの組み合わせ数の急激増加は、 各コーナーでの解析を非現実的なものにしてしま います。 Encounter Timing System は、1 回の実行でプロセ ス・パラメータのばらつきを把握する強力で正確な 統計的スタティック・タイミング解析手法で、従来の コーナー・ベースの手法を補完します。この機能は、 先進の統計的 ECSM モデルを使い、ばらつきにセ ンシティブなクロックとデータ・パスの両方にあるセ ルやネットを特定し、またプロセスのばらつきの全て の範囲でのタイミング不良の確率を決定します。こ れらの機能は、過度な悲観性を排除し、ガードバン ドを削減することができます。その結果、チップの性 能を向上させながら、エリアと消費電力を削減しま す。設計者は、Encounter Timing System を使用し てパラメトリックな歩留まりと、クロック・スピード間で の可能なトレードオフを探索することができるように なります。 Encounter Timing System SSTA の特長： • Within-the-die、die-to-die、そしてランダムな ばらつきのサポート • ブロック・ベースとパス・ベースのモード • クロストーク・ノイズの影響 • 標準化された統計的 ECSM ライブラリ・モデル とキャラクタライゼーションのサポート • Encounter Digital Implementation System との 統合による整合性を向上し、ばらつきの問題を 自動的に修正 統計的スタティック・タイミング解析 今までの STA は、異なるプロセスと環境のばらつき の組み合わせをモデル化するために、より積極的 なグロス・ガードバンドを適用し、複数の解析コーナ ーを使ってプロセスのばらつきを把握します。この コーナー・ベースのアプローチは、ほとんど起こらな いタイミングのシナリオまでレポートするため、過度 に悲観的になりかねません。またパラメータ数の増 www.cadence.co.jp 6 SP D F Encounter SSTA (ETS/SoCE*) Parameter Distributions - Device & Interconnect - Correlation Statistic al n D elay C alculato r D = d nominal + ∑ d iΔ X i Prob i =1 Statistical-CT E S-EC S M Library SPICE Cell Leakage Distribution SD C D elay ΔX Encounter Library Characterizer GXL N etlis t O ptim izatio n* Worst Corner S-S P EF QRC S ens itivity E xtraction 3 Sigma rep ort_tim in g: P rob Probability of nonviolation 0 Config Slack 図 6 SSTA のデータ・フロー 熱解析機能 先端ノードのプロセスに携わる設計者は、on-chip 熱ばらつきを無視することができなくなっています。 熱の影響によるリーケージパワーの増大やタイミン グ違反も、より微細なプロセス・ノードで多く起こって います。単純にガードバンドをデザインに適用する だけでは、デザインのパフォーマンスにネガティブ な 影 響 を 与 え る 可 能 性 が あ り ま す 。 Encounter Timing System では、チップのパッケージを考慮し、 正確な熱分布マップやインスタンス毎の温度を解 析できる強力な熱解析エンジンを搭載しています。 これによって、設計者は効果的にホットスポットを確 認することができ、ガードバンドの軽減を行うことが できます。 統計的リーケージパワー解析 より微細なプロセス・ノードにおいて、リーケージパ ワーが消費電力で占める割合が大きくなり始めてい ます。したがって、高精度なリーケージパワー解析 が効果的な低消費電力 ソリューションに必要とさ れます。既に存在しているリーケージパワー解析手 法は worst-case の悲観的な解析を行い、実際のシ リコンでは起こり得ることの難しいケースを想定しま す。実際のセルのリーケージは、微細なプロセスば らつきに対して大きな上昇を起こすことがあります。 確立分布においても、最悪のケースが起こる可能 性は非常に小さくなります。この状況が、オーバー デザインや IR ドロップに対する過剰な補正、または デザインの修正まで招く可能性があります。この解 決方法として、リーケージパワーを統計的確立モデ ルとして worst-case 解析で行えなかった解析を行 います。Encounter Timing System の統計的リーケ ージパワー解析(SLPA)は、設計者により小さく、より リーズナブルなリーケージの値をターゲットとするこ とを可能にします。統計的リーケージパワー解析で レポートされる値は、従来の worst-case 解析での値 と比べて最大で 40%削減されています。先進的な統 計的 ECSM モデルを使用することにより、Encounter Timing System は以下のことをモデル化することが できます。 • State-dependant exponential leakage power 変動 • Die-to-die、within-die とランダムばらつき Encounter (ETS/EPS/SoCE) SPDF Placement Common Power Engine Cell Locations (DEF) Switching Activities Leakage Parameter Distributions Design Switching Activities (optional) ΔX Statistical Leakage Analysis S-ECSM Leakage Library report_stat_leakage_power: Prob Probability of leakage at target Encounter Library Characterizer Leakage 図 7 統計的リーケージパワー分布 www.cadence.co.jp 7 プラットフォーム･サポート • Linux (32 ビット、64 ビット) • Sun Solaris (64 ビット) • HP-UX (64 ビット) • IBM AIX (64 ビット) パッケージ Encounter Timing System は L、XL ライセンスを 基に、Advance Analysis オプションを用意していま す。 日本ケイデンス・デザイン・システムズ社 本社／〒222-0033 神奈川県横浜市港北区新横浜 2-100-45 営業本部 TEL.(045)475-8410 FAX.(045)475-8415 〒541-0054 大阪府大阪市中央区南本町 2-6-12 サンマリオン NBF タワー16F TEL.(06)6121-8095 FAX.(06)6121-7510 URL http://www.cadence.co.jp/ ＊ © 2010 Cadence Design Systems, Inc. All rights reserved worldwide. CadenceおよびCadenceロゴ は、Cadence Design Systems, Inc.の登録商標です。 その他記載されている製品名および会社名は、各社の商標または登録商標です。 ＊ 掲載の内容は、2010 年 3 月現在のものです。 www.cadence.co.jp スタンダード・インターフェースのサポート • 入力 • Verilog®、lib、SDC、SDF、SPEF、Tcl • Optional: ECSM、cdB、DEF、CPF、OA、 VCD • SSTA: Statistical ECSM(S-ECSM) 、 Statistical SPEF(S-SPEF) 、 Statistical Parameter Distribution file(SPDF) • 出力 • タイミングレポート、SDF、DRV レポート、 パワーレポート 販売代理店 イノテック株式会社 IC ソリューション本部 〒222-8580 神奈川県横浜市港北区新横浜 3-17-6 TEL.(045)474-2290,2291,2293（営） FAX.(045)474-2395 〒541-0054 大阪府大阪市中央区南本町 2-6-12 サンマリオン NBF タワー16F TEL. （06）6121-7703（営） FAX. （06）6121-7720 URL http://www.innotech.co.jp/ 8
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