スタティック / フォーマル検証特集 シノプシス、設計と検証の橋渡しをするVerification Compiler向けの 次世代スタティック / フォーマル検証テクノロジを発表 新しいフォーマル検証、クロック・ドメイン・クロッシング・チェック、ローパワー・スタティック検証製品により、複雑な SoC 検証に 対応した従来比 3 ～ 5 倍の検証パフォーマンスと容量、使い易さ、最先端デバッグ機能を提供 概 ● Verification Compiler を構成する検証テクノロジとして、あるいはスタンドアロン・ツールとして使用できる次世代スタティック / フォーマル検証ソリューション 要 ● 検証パフォーマンスと容量が 3 ～ 5 倍向上するため、最新の SoC デザイン検証の効率と実効性が向上 ● 各種スタティック / フォーマル・テクノロジをシームレスに統合したソリューションが、業界最高レベルのテクノロジ、使い易さ、他に 無いデバッグ機能、シノプシスの Design Compiler ならびに IC Compiler のユースモデル（コマンド体系）やフローとの互換性を提供 ● 新しいスタティック / フォーマル・データモデル、データベース・アーキテクチャ、検証エンジンにより、比類なき検証精度を実現。誤っ たバイオレーション情報を大幅に削減し、検証生産性の向上と短期間での検証終了を実現 シノプシスは先ごろ、包括的なフォーマル検証ソリューション VC Formal、 VC スタティック / フォーマル・テクノロジ Formal LP CDC Lint インテリジェントな解析、レポート、デバッグ機能 （最高の精度、誤検出の少ないレポート、統一されたデバッグ環境） データベースとエンジンを刷新 （パフォーマンスと容量が 3 ～ 5 倍に向上） 最先端スタティック検証ソリューションの VC CDC ならびに VC LP を発表 しました。バグをより早期に、より短時間で、より正確に特定し、迅速にルー トコーズ解析を実行する次世代検証テクノロジは、複雑な SoC の登場によ り増加している検証課題に対応します。VC Formal は、先進のプロパティ・ チェック機能、シーケンシャル等価性チェック機能、コネクティビティ・ チェック機能、フォーマル・カバレッジ解析機能を提供します。VC CDCは、 RTL 段階の SoC 全体をチェックできるクロック・ドメイン・クロッシング （CDC）チ ェ ッ ク 機 能 を 提 供 し ま す。VC LP は、Unified Power Format （UPF）に基づいて最先端デザインのローパワー検証を実行します。そして、 次世代データベースと検証エンジンにより、従来比 3 ～ 5 倍の検証パフォー HW 推論、言語サポート、Tcl スクリプト （Design Compiler、PrimeTime、VCS 共通の環境を拡張） マンスと容量を実現します。 • 次世代フォーマル検証：VC Formal • 次世代スタティック CDC チェック：VC CDC（P6 掲載） • 次世代ローパワー・スタティック・チェック：VC LP（P8 掲載） VC Formal 次世代フォーマル検証 概要 手法です。形式検証手法では、ユーザーがシナリオを考えてバグをトリガ しなくてもバグを見つけることができます。そして、業界をリードするデ SoC デザインの複雑化が続く中、検証とデバッグを短期間で完了し、全体的 バッグ・ツールおよびメソドロジと組み合わせることにより、フォーマル なスケジュールを圧縮してスケジュールの予測性を高めるには、これまで 検証本来の威力を存分に引き出すことができます。 とは違った新しい検証手法が必要です。次世代フォーマル検証ツールの VC Formal は、現在の最も複雑な SoC デザインの検証に対応する容量、速度、 柔軟性を備えているほか、優れた解析、フィルタ、デバッグ手法も採用して おり、短時間でルートコーズ解析が行えます。さらに、シミュレーション環 境 が 完 成 す る 前 の 早 期 段 階 で VC Formal を 利 用 す れ ば、全 体 的 な ス ケ ジュールの短縮も可能です（図 1）。 検証の課題と最新のフォーマル検証 VC Formal デザイン RTL ユーザー定義 アサーション ユーザー定義 制約条件 プロパティの 証明に成功 VC Formal エンジン 限定的証明 プロパティ / カバレッジ レポート プロパティの 証明に失敗 複雑なチップおよびシステムの検証は非常に困難なタスクであり、検証期 間の短縮、予測性の向上、デバッグの迅速化につながる手法がエンジニアと マネージャの双方から強く求められています。この問題を解決する 1 つの 方法として、設計サイクルのなるべく早い段階でバグを発見するというア プローチがあります。バグを早い段階で特定できれば、バグの選別、デバッ シミュレーション用 アサーション グ、修正にかかる労力と時間とコストを抑えられます。そこで問題となる のが、シミュレーションでは見つけにくいバグ、つまり事前に想定するのが 非常に困難なコーナーケースのシナリオで発生するバグをどのようにして 見つけるかという点です。この問題を解決するのが形式（フォーマル）検証 4 VC Formal でのデバッグ （回路図パス ブラウズを含む） 図 1. VC Formal による次世代フォーマル検証 プロパティ / カバレッジ レポート VC Formal エンジン ユーザー定義 アサーション 接続あり 組み合わせてさらに解析を実行することで、結果品質が向上します。SoC のコネクティビティの正しさと完全性を検証し、デザインの 2 つのバージョ ン同士、あるいはデザインとその高位 C / C++ モデルを比較して不一致部 分を切り出すなどの手法を使用します。 最新技術情報 レーション・テスト環境の完成を待たずにいち早く見つけることができます。 シミュレーション環境が完成したら、形式検証手法とシミュレーションを VC Formal コネクティビティ・チェック デザイン RTL 証手法を適用すると、機能の正しさや完全性といった RTL の問題を、シミュ Technology Update グも早期段階で見つけることができます。設計サイクルの早い段階で形式検 検証特集 解析が行われるため、デバッグ時間が大幅に短縮します（図 4）。 られ、変更には膨大なコストがかかりますが、形式検証手法ならこうしたバ スタティック / フォーマル 解析が短時間で完了します。接続に問題のある部分は自動でルートコーズ にデザインの不具合が見つかると、非常に長時間かつ困難なデバッグを強い News Release ソースコード・ブラウザ、解析レポートなど、強力なデバッグ機能により、 析できます。プロジェクトのスケジュール終盤、あるいは実チップの製造後 ニュースリリース 形式検証手法は、単独またはシミュレーションと組み合わせてデザインを解 ユーザー定義 制約条件 接続なし 設計および検証プロセスの適切な時点で形式検証手法を適用することによ り、通常ならプロジェクトの終盤にならないと見つからない発見の困難な VC Formal でデバッグ バグさえも、プロジェクトの非常に早い段階で発見できるようになります。 この結果、デザインの品質が向上し、全体的なスケジュールも短縮され、予 図 4. コネクティビティ チェック Partner Highlight 測性が向上します。 ● シーケンシャル等価性チェック 従来に比べ大幅に強化された次世代の等価性チェック・エンジンにより、 VC Formal これまでの一般的なフォーマル検証では扱えなかったブロックやデザイン VC Formal は容量と処理性能を高めたフォーマル検証ソリューションで、 も比較が可能になりました。パワー・ゲーティング挿入後や合成リタイミ クラス最高のアルゴリズム、メソドロジ、データベース、ユーザー・インター ング後でもデザインを比較できます（図 5）。 フェイスを備えています。このソリューションは、現在の最も困難な検証 変更後の RTL ゴールデン RTL 主な機能と利点 VC Formal シーケンシャル等価性チェック ● アサーション・ベース検証 SVA / PSL で記述したプロパティまたはアサーションを証明によって形式 What's New in DesignWare IP? 的に検証。シミュレーション環境が完成する前でも、想定されるデザイン VC Formal エンジン のすべてのアクティビティに対して動作を確認できます。高度なアサー ション可視化、およびプロパティのブラウズ、グループ化、フィルタリング 機能により、検証結果にも簡単かつ簡潔にアクセスできます。 デバッグ カウンタの例 ● 先進のデバッグ 回路図への値のアノテーションによるコネクティビティ・チェックなど、 業界標準の RTL および波形表示ソリューションをベースにした先進のデ 結果 レポート 図 5. シーケンシャル等価性チェック 要な情報が得られ、プロパティや制約条件の不足や誤りといったフォーマ ル検証環境の弱点を見つけることができます（図 6）。 プロパティ + 制約条件 COI 解析 図 2. 先進のデバッグ インターフェイス 図 3. 対話型操作 RTL Certitude （フォルトを挿入） ● 対話型操作 アサーションと制約条件のリアルタイム編集、インクリメンタルなビルド RTL 少なくとも 1 つの 証明に失敗 VC Formal （証明） すべての 証明に成功 フォーマル 検証環境の抜け と解計算、証明進捗フィードバックなどの機能を用意。再起動しなくても VC Formal の動作を即座に理解、制御できます（図 3）。 検証編 実行 ステータス Support Q&A してフォーマル検証環境におけるプロパティ・カバレッジ測定値などの重 エンジン・サマリ フィジカル編 VC Formal と Certitude を統合すると、フォーマル IP サインオフの一部と Support Q&A Certitudeは、フォーマル検証環境の評価に役立つ貴重な情報を提供します。 論理合成編 ● Certitude との統合 Support Q&A バッグ・インターフェイス（図 2）。 IP Accelerated 最新かつ最高のフォーマル検証エンジンを搭載しています。 イニシャティブ特集 リセット・シーケンス 制約条件 エンジン制御 タスクに対応できるよう、まったくゼロから設計されており、現在の市場で 図 6. シノプシスの検証品質確認システム Certitude との統合 ● SoC レベルのコネクティビティ・チェック ● フォーマル・スコアボード フルチップ SoC レベルでコネクティビティをチェック。柔軟な入力フォー データパス・デザインのデータ保全性を網羅的に検証。デザインを通過す マットにより、フロー統合も容易です。値のアノテーション、回路図ビュー、 る間、データの消失、順序変更、破損、重複が発生しないことを確認します。 5 スタティック / フォーマル検証特集 シノプシス、設計と検証の橋渡しをするVerification Compiler向けの次世代スタティック / フォーマル検証テクノロジを発表 前ページより続く 独自の価値 まとめ ● 業界をリードするパフォーマンスと容量 ・ パフォーマンスと容量が 5 倍以上向上し、大規模なデザインでも効率 よく実行可能 デザイン検証の効率を改善するため、高度なフォーマル検証手法の採用が急 速に広がっています。VC Formal は SoC コネクティビティ・チェック、不 定値 X の伝播、シーケンシャル等価性チェックなどの検証タスクを自動化し ており、これまでよりもはるかに容易にフォーマル検証手法を導入できま ● 導入から利用までが簡単 す。また、スクリプト環境とセットアップが共通化されているため、以前作 ・ シノプシスのインプリメンテーション・ツールとの親和性が高いモデ ルとコマンドを採用。VC Formal のスクリプトは Design Compiler の Tcl スクリプトとほぼ共通です 成したスクリプトにいくつかの新しいコマンドを追加するか、GUI 画面でマ ウスをクリックするだけで新しいフォーマル検証アプリケーションを追加、 起動できます。業界標準の VCS シミュレーションおよび Verdi デバッグ・ ソリューションと統合すれば、フォーマル検証本来の威力を存分に引き出す ● 実行制御 ・ グリッド表示、一時停止 / 再開、保存 / 復元などの機能を利用できます ● 回路図への値のアノテーションやルートコーズ解析などの優れたコネク ティビティ・チェック機能 ・ 接続されていないネットのデバッグなど、大幅に改良された最先端の デバッグ ことができます。 設計および検証プロセスの適切な時点で次世代フォーマル検証を適用する ことにより、発見の難しいバグも検証スケジュールの非常に早い段階で捉 えることができ、デザインの品質向上、全体的なスケジュールの短縮、予測 性の向上につながります。 ● エンジンの解析と制御 ・ 実行中のエンジンの動作をリアルタイムに検査・制御でき、きわめて 困難な形式的問題もより確実に収束します VC CDC 次世代スタティック CDC チェック 概要 設計スタイルやメソドロジは設計チームごとに異なっており、それによっ て CDC 検証に対するニーズも変わってきます。CDC 検証が個々の設計スタ 現在の SoC には多くの機能が集積されており、先進のインターフェイス・ イルに合わせてチューニングされていないと、不要な違反報告が過剰に発 プロトコルとロジック間の相互通信が非常に複雑になっています。使用す 生する可能性があります。こうした不要な違反報告は、これまでユーザー る IP の増加、デザインの著しい大規模化、複雑なクロッキングなどの要因 が手作業でウェーバー処理を行っていましたが、これは手間がかかるだけ も重なって、クロック・ドメインをまたぐパスの数は爆発的に増大してい でなくミスも発生しやすく、バグを取りこぼしてしまう危険があります。 ます。検証工程の終盤で CDC のバグが見つかるとデバッグには大変な手間 がかかります。さらに発見が遅れてリスピンや出荷済みチップの回収とい ローパワー（LP）インプリメンテーションでは、専用のロジックを推論、合 う事態に至ると、その経済的打撃は計り知れません。このため、CDC に関 成する過程で CDC バグが混入することがあります。このため、CDC 検証は する問題を設計サイクルのなるべく早い段階で完全に見つけることが重要 ローパワー・ロジックの推論と正確に一致させ、これらの問題を RTL レベ となってきます。 ルでいち早く捉える必要があります。 シノプシスの VC CDC は、フルチップ RTL で SoC の CDC 検証が可能な包括 複雑なデザインの場合、CDC のデバッグには大変な手間がかかり、設計生 的ソリューションで、設計サイクルの早期段階で CDC の問題を見つけ、デ 産性が大きく低下します。このため、CDC の問題のルートコーズをすばや バッグが行えます。 く簡単にピンポイントで特定してくれるソリューションが待ち望まれてい ました。 クロック・ドメイン・クロッシング（CDC）スタティック検証の課題 大規模な SoC デザインの CDC 検証をフラットなフルチップ・レベルで実行 するのは非常に困難です。このため、これまでは階層型またはブロック・ベー スのメソドロジを採用せざるをえませんでした。しかしこの方法ではブロッ ク間のデザインレベルの CDC バグを見逃してしまうリスクがあります。 CDC 検証用にデザインを一からセットアップするのは大変な作業で、特に インプリメンテーション・フローとの整合性確保には非常に大きな手間が かかります。CDC 検証のセットアップとインプリメンテーションのセット アップの整合性がとれていないと、実チップにバグが混入するおそれがあ ります。 6 図 1. クロック ドメインの色分け表示とロケータ 検証特集 最新技術情報 Technology Update 時間で修正できます（図 1）。 スタティック / フォーマル トに特定します。このコンテキストに応じたガイダンスにより、問題を短 スタティックCDCチェックを行うには、クロック・リスト、非同期クロック・ News Release VC CDC は、すべての違反に関してそのルートコーズを回路図でピンポイン ● SDC（Synopsys Design Constraint）ベースのセットアップ ニュースリリース ● ビジュアル・デバッグによるルートコーズ解析 主な機能と利点 グループ、デザインに含まれる定数（スキャン・モードなど）、バウンダリ （I/O）ポート・クロックの関係などの主要なパラメータを正確に指定する必 ● 消費電力を考慮した CDC チェック 要があります。VC CDC ではこれらの情報がすべて SDC ファイルから自動 ローパワー・インプリメンテーションでは、合成後に新しい CDC パスが作 で抽出されるため、CDC 検証環境を簡単かつ正確にセットアップできます。 成されます。VC CDC は VC LP の次世代ローパワー・スタティック・チェッ ク・エンジンを利用して消費電力を考慮した CDC チェックを行い、合成後 ● Design Compiler の合成環境を再利用 に作成される CDC パスの問題を正確に予測します。このため、シノプシス VC CDC のデザイン読み込みとデザイン・クエリには、Design Compiler のローパワー・フローとの親和性に優れ、高い相関性が得られます。 のスクリプトをそのまま再利用できます。このため、最小限の習熟期間で ● 包括的なリセット検証 高度な CDC スタティック検証を実行できます。 VC CDC にはリセットの同期ディアサート、同期化回路の多段接続、リセッ ● あらゆる同期化回路を検出 ト・コンバージェンスなどのチェックを含む完全なリセット検証の機能が VC CDC は、マルチ・フリップフロップ、データ Mux、ロジック・ベース、 あります。 クロック・ゲーティング、ハンドシェイク、FIFO など、現在のデザインで Partner Highlight 使用される同期化回路を、各種バリエーションを含めすべて自動で認識、識 別します（図 2）。 F 1 F 2 F 1 F 2 F 3 ・ カスタム回路 カスタム FF 同期 INFO - SYNCMATCH _ NFF _ FULL ユーザー定義の同期化回路 モジュール M F 1 F 2 ● 業界をリードするパフォーマンスと容量 ・ きわめて大規模な SoC デザインも RTL レベルで効率よく検証 ・ 他のツールに比べ 3 ～ 5 倍の速度と容量 ● 導入から利用までが簡単 図 2. NFF 同期化回路のバリエーション ● 設計スタイルに基づく適応型の同期化回路検出 VC CDC はタイプ I エラー（バグの誤検出）を最小限に抑え、タイプ II エラー （バグの見逃し）を完全に排除するなど、最高の CDC チェック精度を実現し ています。CDC チェックにおけるバグの誤検出と見逃しの件数は、設計ス ・ VC CDC のスクリプトは Design Compiler の Tcl スクリプトとほぼ共 通（図 4） おり、非常に大規模な SoC も全体をフラットな RTL レベルで読み込んで チェックが行えます。このため、階層型の CDC ツールやメソドロジでは見 逃してしまう致命的なバグも確実に捉えることができます（図 3）。 チップの動作に 影響するバグ CDC 同期化回路 ● CDC に最適化された強力なデバッグ 検証編 VC CDC は他のツールに比べ 3 倍以上のパフォーマンスと容量を実現して Support Q&A ● SoC 全体をフラットな RTL レベルでチェックできるパフォーマンスと容量 フィジカル編 ・ タグおよびメッセージ・ベースの非常に柔軟なフィルタおよびウェー バー機能により、CDC 検証サインオフ・フローを短時間で効果的に完了 Support Q&A ● レポート、フィルタ、ウェーバー機能 論理合成編 フィギュレーション手法によって調整できます。 ・ シノプシスのインプリメンテーション・ツールとの親和性が高いモデ ルとコマンドを採用 Support Q&A タイルおよびメソドロジに基づくシノプシス独自の同期化回路検出コン R1 独自の価値 What's New in DesignWare IP? >set _ synchronizer-module M –sync _ output Q –type nff 図 4. Design Compiler / IC Compiler ライクなスクリプト ・ クロック・ドメインの色分け表示およびソースコード・ビューによる GUI ベースの CDC デバッグ ・ 入れ子式の表現や CDC の問題箇所をピンポイントで特定するロケータ など、CDC に特化した独自の視覚的なガイダンス まとめ 現在最先端の SoC デザインは規模が膨大で、非常に多くの種類のクロック 同士が複雑に関係しあっているため、CDC 検証は困難を極めます。シノプ ブロック A シスの VC CDC は誤検出の少ない高精度かつ包括的な CDC チェックが可能 R2 CDC 同期化回路 IP Accelerated F 3 ・ 不正な回路 ドメインをまたぐパス間のロジック WARN - SYNCMATCH _ NFF _ PARTIAL 組み合わせロジックを用いたマルチ FF 同期化回路 モジュール M イニシャティブ特集 F 3 ・ 正しい回路 NFF 同期化回路 INFO - SYNCMATCH _ NFF _ FULL マルチ FF 同期化回路を検出 モジュール M で、現在のきわめて大規模で複雑な SoC の検証にも対応できる容量とパ ブロック C フォーマンスを備えています。VC CDC はすでに、業界を代表する大手企業 各社の量産環境に導入されています。 ブロック B 図 3. SoC レベルのブロック間リコンバージェンス 7 スタティック / フォーマル検証特集 シノプシス、設計と検証の橋渡しをするVerification Compiler向けの次世代スタティック / フォーマル検証テクノロジを発表 前ページより続く VC LP 次世代ローパワー・スタティック・チェック ローパワー設計手法では、設計フローのさまざまな工程で新しいデザイン 概要 要素が追加されます。ローパワー設計の原則に違反したアーキテクチャ設 モバイル機器からサーバ、ネットワーク機器まで、現在の電子機器製品はほ 計上のバグは、RTL レベルでも存在することがあります。通常、アイソレー とんどが高度なパワー・マネジメントへの対応を求められており、多くの ション・セルは自動的に合成されます。合成完了後にリテンション・レジ SoC デザインがローパワー設計手法を採用するようになっています。パ スタ接続を検証した後、配置配線後にも再度検証する必要があります。マ ワ ー・ゲ ー テ ィ ン グ、リ テ ン シ ョ ン、低 Vdd ス タ ン バ イ、DVS（Dynamic ルチ Vdd デザインでは、電源ピンとグランド・ピンを所定の電源レールに Voltage Scaling）など、電圧制御によってきめ細やかなパワー・マネジメン 適切に接続する必要があります。これらすべてのケースでインプリメン トを実現する高度なローパワー手法の採用が急速に拡大しています。しかし テーションとビヘイビアの正しさを正確に検証するには、ローパワー・ス ローパワー・デザインは通常のデザインとはアーキテクチャや動作が異なる タティック・チェックは設計フローのあらゆる工程を網羅して動作する必 ため、検証は指数関数的に複雑になります。こうした複雑さに対処しながら 要があります。 検証目標を完全に達成するには、ネイティブなローパワー・シミュレーショ ンおよび高度なローパワー・スタティック検証 / サインオフが必要です。 ローパワー・デザインのスタティック検証に関する課題 VC LP VC LP はマルチ Vdd に対応したローパワー・スタティック・ルール・チェッ カで、IEEE 1801 UPF で記述されたローパワー設計意図を明確に理解し、 設計意図に忠実な先進のローパワー・デザイン・フローでは、フローの各工 UPF ローパワー設計意図が正確にインプリメントされ正しく機能している 程が完了するたびにローパワー・デザインのインプリメンテーションとビヘ ことを確認します。VC LP は充実したレポート、フィルタ、ウェーバー機能 イビアを迅速かつ完全にチェックする必要があります。また、ローパワーに を備えており、きわめて複雑なローパワー検証サインオフ・フローも短期 関する致命的なバグを設計フローの早期段階で効果的に取り除くには、違反 間で簡単に完了できます。VC LP には、ローパワー・デバッグを効率的か の解析、デバッグ、修正を簡単に効率よく行えることも条件となります。 つ効果的に実行できる機能が用意されています。また、VC LP は VC CDC ローパワー SoC デザインは複数のパワー・ドメインに分割され、それぞれ バッグ機能はこれら 3 製品でほぼ共通しており、3 つの製品をすべて使用す を 1 つまたは複数のローパワー設計手法で制御します。このため、パワー・ る場合でもデザインの読み込みとセットアップは 1 回だけで済みます。 および VC Formal との完全な統合も可能です。操作性、レポートおよびデ ドメインの数が増えると検証は指数関数的に複雑になります。また、電源 に対する要求は厳しさを増しており、複数の電源電圧を使用することが必 主な機能と利点 須となっていることや、ローパワー・デザインには通常複数の動作モード があり、各モードが 1 つまたは複数のパワー・ステートに対応していること ● ローパワー設計意図の整合性チェック も検証の複雑さを押し上げる要因となっています。ローパワー・デザイン UPF に対してシンタックスとセマンティクスのチェックを実行し、インプ を完全に検証するにはすべてのパワー・ドメイン、すべての電源電圧の組 リメンテーション前に UPF の整合性を確認します。UPF に誤りが含まれて み合わせ、すべてのパワー・ステートおよびモードを検証するだけでなく、 いると、ローパワー・デザインを正しくインプリメントすることはできま デザインがある動作モードから別の動作モードへ移る際のパワー・ステー せん。UPF の整合性をチェックすることにより、ローパワー・インプリメ トの遷移とそのシーケンスの検証も必要となります。これらの非常に複雑 ンテーションの基盤となる設計意図が構文的にも意味論的にも正しいこと なシナリオのいずれかにバグが 1 つあるだけで、チップの機能に不具合が生 を確認します。 じる可能性があります（図 1）。 永続的なレポート用 データベース 使いやすいコンソールからセットアップ / 実行 修正 ウェーバー（修正不要） report_lp でレポートを解析 修正が必要な違反かどうかを容易に 判定できるサマリ・ビュー 8 洗練された新しいツールを用いて 違反をデバッグ 図 1. VC LP フローにおけるチェック、レポート、ウェーバー ● 構造チェックとパワー / グランド（PG）チェック アイソレーション・セル、パワー・スイッチ、レベルシフタ、リテンション・ レジスタ、常時オン・セルの挿入と接続を、合成から配置配線までインプリ メンテーション・フロー全体にわたってチェックします（図 2）。 ● 機能チェック アイソレーション・セルとパワー・スイッチの機能的な正しさをチェック します。業界標準の IEEE 1801 UPF で記述したローパワー設計意図をきわ めて正確にサポートしており、量産実績も豊富です。 多数のパワー・ドメインを含むデザインでは、階層型パワー・ステート・テー ・ シノプシスのインプリメンテーション・ツールとの親和性が高いモデ ルとコマンドを採用 ・ VC LP は Design Compiler の す べ て の Tcl ク エ リ・コ マ ン ド に 加 え、 デザインに含まれるローパワー・オブジェクト専用の Tcl クエリ / デ バッグ・コマンドもサポート ・ これらのクエリ・コマンドを使用してカスタム・チェックの作成が可 能（図 3） ● レポート、フィルタ、ウェーバー機能 ・ タグおよびメッセージ・ベースの非常に柔軟なフィルタおよびウェー バー機能により、ローパワー検証サインオフ・フローを短時間で効果 的に完了（図 1） Partner Highlight ● 階層型のパワー・ステート解析 ● 導入から利用までが簡単 最新技術情報 関連のバグを設計サイクルの早期段階で見つけることができます。 ・ 他のツールに比べ 3 ～ 5 倍の速度と容量を実現しており、非常に大規 模な SoC も RTL とネットリストの両方のレベルで効率よくチェックを 実行できます Technology Update これらのチェックにより、機能上の不具合の原因となるコネクティビティ ● 業界をリードする性能と容量 検証特集 におけるデザイン内のクリティカルな信号ネットワークをチェックします。 独自の価値 スタティック / フォーマル バルにチェックします。VC LP はデザイン全体を検証し、各種電力モード News Release パワー・アーキテクチャのルールに違反している信号をRTLレベルでグロー ニュースリリース ● アーキテクチャ・チェック ブルの自動導出機能が役立ちます。VC LP はローパワー設計意図を理解し、 多数のパワー・ステートを種類別に分類してごくわずかなパワー・ステー トに落とし込みます。このため、すべてのパワー・ステート、遷移、シーケ ンスを指定して検証する手間が省けます。 ワー・ステート・テーブルをユーザーが理解し、必要に応じてデバッグも できる機能があります。 例 ：「ゼロ ISO」ストラテジ ・ VC LP の GUI 環境では、階層型インスタンスを入れ子式の回路図で表 現する機能など、ローパワーに特化した視覚的なガイダンスを利用可 能（図 4） What's New in DesignWare IP? PD1 ・ 違反メッセージはすべて UPF、回路図、ソースコード・ビューでのクロ スプローブが可能 PD2 N 64 ビット ISO デバイスなし PD1 OFF IP Accelerated 階層型パワー・ステート解析と関連して、VC LP には生成された複雑なパ ・ 主要なローパワー・オブジェクトを特定するロケータ、複雑な回路図 のパスをデバッグするためのカスタム・ラベル、回路図の任意のオブ ジェクトの詳細を調べるためのプロパティ・ウィンドウなど、強力な 回路図機能を備えた GUI ベースのローパワー・デバッグ イニシャティブ特集 ● 複雑なパワー・ステート・テーブルのデバッグ ● ローパワーに最適化した強力なデバッグ PD2 ON 128 件の関連違反 トするため、高度なローパワー設計手法の採用が急速に拡大しています。 電圧制御をベースにしたきめ細やかなローパワー設計手法では、インプリ メンテーションおよび検証フロー全体にわたって徹底的なバリデーション 検証編 ますます複雑化が進むシステムレベルのパワー・マネジメント方式をサポー Support Q&A まとめ フィジカル編 図 4. VC LP の入れ子式回路図ビュー 図 2. 違反の圧縮 Support Q&A N［0］で ISO_POLICY_MISSING 論理合成編 新機能 ： 1 件の代表的な違反 Support Q&A 64 件の ISO_POLICY_MISSING 違反 64 件の ISO_INST_MISSING 違反 とチェックが必要です。VC LP の包括的なローパワー・スタティック・ルー ル・チェックは非常に複雑なローパワー設計意図も正確に理解し、しかも きわめて大規模な SoC デザインにも対応できる容量とパフォーマンスを備 えています。VC LP はすでに、業界を代表する大手企業各社の量産環境に 導入されています。 図 3. Design Compiler / IC Compiler ライクなスクリプト 詳細はウェブサイトにも掲載中！ スタティック / フォーマル検証ソリューション：http://www.synopsys.com/JP2/Tools/Verification/static-formal-verification 9
© Copyright 2024 Paperzz
