第 4 章　研究報告
4. 1　全体概況
研究発表（件）
研究室構成
人数（名）
研究論文
国際会議
その他
VDEC 教員
55
7
30
協力教員
62
31
67
著書（冊）
特許（件）
受賞（件）
35
1
2
3
70
2
18
7
4-1
第 章
研究報告
4
4. 2　研究室構成員（平成 19 年）
浅田・池田・名倉研究室構成
Ratna Krishnamoorthy 博士 1 年
浅　田　邦　博 教授
安　藤　大　介 修士 2 年
池　田　誠 准教授
石　川　悠　司 修士 2 年
名　倉　徹 准教授
李　蓮　福 修士 2 年
佐々木　昌　浩 助手
高　飛 修士 1 年
鄭　若　彤 助手
許　金　美 修士 1 年
鈴　木　真　一 技官
田　宮　豊 研究生
谷内出　悠　介 博士 3 年（現在 キャノン）
徐　玲 研究生
金　允　璟 博士 2 年
何　凱　隆 研究生
門　馬　太　平 博士 1 年
森　下　賢　志 学部 4 年
James Tandon 博士課程研究生（現在 帰国）
Caner BASCI 修士 2 年（現在 シュルンベルジェ）
高宮研究室
金　雄　鉉 修士 2 年（現在 ＊＊）
高　宮　真 准教授
石　田　光　一 助教
Pham Hai Dinh Minh 修 士 2 年（現在 アナログ・デバ
劉　楽　昌 産学官連携研究員（ポスドク）
イセズ）
第
栗　原　健一郎 修士 2 年（現在 ファナック）
4-2
章
研究報告
4
新　山　太　郎 修士 2 年
曽我部　拓 修士 1 年
宮　本　喜　生 修士 2 年
金　鎮　明 修士 1 年
周　志　偉 修士 2 年（10 月入学）
猪　飼　啓　太 修士 1 年
坂井田　耕　輔 修士 1 年
鄭　明　奎 修士 1 年
朴　哲 修士 1 年
金　江　南 修士 1 年
安　福　正 修士 1 年
中　村　大　輔 修士 1 年
柳　至　善 修士 1 年
大　塚　泰　雅 修士 1 年
Sanad Bushnaq 修士 1 年
柴田・三田研究室構成員（平成 19 年度）
山　本　裕　介 修士 1 年（現在 休学中）
柴　田　直 教授
Dang Ngoc Lan 学部 4 年（現在 大学院修士課程 浅田・
三　田　吉　郎 准教授
池田研究室）
萬　代　新　悟 学部 4 年（現在 大学院修士課程 浅田・
池田研究室）
Devlin Benjamin Stefan 研究生（現在 大学院修士課程
浅田・池田研究室）
村　井　徹 助教
澤　村　智　紀 特任研究員
早　川　仁 博士 3 年（現在 日立製作所）
トゥロン トゥウ ブゥイ 博士 3 年　ハ オ ジ ア 博士 2 年　ロバート グロー 博士 1 年　藤田研究室
朱　弘　博 藤　田　昌　宏 教授
高　橋　徳　浩 博士 1 年　小　松　聡 助教（平成 19 年 11 月より VDEC アド
森　川　重　毅 博士 1 年　バンテスト D2T 寄附研究部門 准教授）
Bijan Malafeh Alizadeh 産 学官連携研究員（平成 19 年
8 月に退任）
Thanyapat Sakunkonchak 産 学官連携研究員（平成 19
年 9 月に退任）
博士 1 年　布　洋　平 修士 2 年（現在 富士通）
森　屋　大　輔 修士 2 年（現在 ソニーエリクソン）
陳　雋 修士 2 年（現在 ソニー LSI）
金　森　毅 修士 2 年（現在 東芝）
金　時　煥 修士 2 年（現在 サムスン）
吉　田　浩　章 産学官連携研究員
グェン タン リム 修士 2 年（現在 インテルジャパン）
松　本　剛　史 博士 3 年
仁　木　祐　介 修士 2 年（現在 東芝）
高　尚　華 博士 3 年
西　山　未　央 修士 2 年（現在 柴田・三田研 博士 1 年）
小　島　慶　久 博士 2 年
濱　口　洋　平 修士 2 年　（現在 ルネサス）
西　原　佑 博士 1 年
藤　田　和　英 修士 2 年（現在 ソニー）
馬　奕　濤 修士 2 年（現在 柴田・三田研 博士 1 年）
中　川　翔　太 学部 4 年（現在高木・竹中研修士課程）
森　井　清　仁 学部 4 年（現在高木・竹中研修士課程）
馬　文　静 修士 2 年（現在 ソニー）
今　井　義　明 修士 1 年 藤島研究室
岡　野　祐　太 修士 1 年
藤　島　実 准教授
姜　璟　煕 修士 1 年
北　澤　清　子 助教
金　俊　亨 修士 1 年
音樹アフメット 博士 3 年
中　川　琢　規 修士 1 年
本　良　瑞　樹 博士 1 年
福　岡　雄　大 修士 1 年
王　彤 修士 2 年（現在 株式会社東芝）　吉　井　一　馬 修士 1 年
後　藤　陽　介 修士 2 年（現在 松下電器産業株式会社）
包　蕊　寒 修士 1 年
孫　卓　力 学部 4 年（現在 柴田・三田研 修士 1 年）
乾　千　乗 修士 2 年（現在 ソフトバンク株式会社）
三　好　高　史 学部 4 年（現在 柴田・三田研 修士 1 年）
神　林　裕　樹 修士 2 年（現在 株式会社デンソー）
高　野　恭　弥 修士 2 年（現在 藤島研　博士 1 年）
夏　苅　洋　平 修士 1 年
高　木　信　一 教授
萬　澤　康　雄 修士 1 年
竹　中　充 講師
大　橋　翔 修士 1 年
Olivier Weber（日本学術振興会外国人特別研究員）
王　帆 修士 1 年
4-2
Sanjeewa Dissanayake 博士 1 年（工学系）
林　聖　雄 修士 1 年
星　井　拓　也 修士 2 年（現在高木・竹中研博士課程）
足　立　恵理子 修士 1 年
松　原　寛 修士 2 年（新領域）
大　橋　俊　介 学部 4 年（現在 藤島研　修士 1 年）
灰　本　隆　志 修士 1 年（工学系）
竹内研究室
中　北　要　佑 修士 1 年（工学系）
竹　内　健 准教授
笹　田　崇 修士 1 年（工学系）
4
章
研究報告
田　辺　聡 修士 2 年（工学系）
第
高木・竹中研究室構成
4. 3　研究概要
浅田・池田・名倉研究室
Asada and Ikeda Laboratory
（http://www.mos.t.u-tokyo.ac.jp）
リソグラフィを考慮した設計手法
4-3
第
章
研究報告
4
Lithography Friendly Design
浅田邦博，池田　誠，栗原健一郎，
K. Asada, M. Ikeda, T. Iizuka, K. Kurihara,
ファン ハイ ディン ミン，ダンゴク ラン
H.D.M. Pham, D.G. Lan
光学的リソグラフィ工程において光学的近接効果に
In the recent LSI technology, optical lithography
よりウェハ上に形状を忠実に投影することが困難となっ
cannot keep fidelity between drawn mask pattern and
ており，これを考慮に入れて設計を行うことが求められ
exposed one due to optical proximity effect. Therefore,
ている．本研究ではウェハ上において得られるゲートの
designers should consider this factor. In this study,
形状から等価的なゲート長を求め，それによりリーク電
we estimated equivalent gate length from an exposed
流等を得ることでセルライブラリの評価を行い，最適な
pattern and calculate leakage current. Then, we evalu-
セルを求めた．また，リソグラフィ工程の複雑化に伴い，
ated cells and selected the best layout. Meanwhile, the
工程下における露光量のずれ，あるいは焦点からのず
recent lithography process will have severe sensitiv-
れによる影響が大きくなると考えられる．これに対して，
ity of exposure and defocus. Therefore, we modeled
各変数がばらついた条件における回路の致命的欠陥を
yield of layouts considering these process variations
検出し，セルの歩留りの評価を行った．また，致命的欠
and evaluated the comprehensive generated cell lay-
陥の位置周辺についてレイアウトの補正を行い歩留まり
outs. We also improved yield by modification of layout
の向上を図った．また，マスクレス製造技術に向けた，
around detected catastrophic defect positions. We also
電子ビーム直接描画方式に対して，ダミーパタン挿入や
studied shot reduction techniques taking account of
タイミング制約に応じた配線端処理を行うことで，配線
dummy pattern insertion and wire-end treatment with
パタン密度，配線ごとのタイミング制約を満たしながら，
timing constraints for mask-less electron beam direct
スループットを向上させるためのショット数削減を目指
writing to enhance throughput.
した設計手法に関する検討を行った．
SoC のテスト手法
浅田邦博，池田　誠 , 名倉　徹，鄭　若彤，中村大輔
A Testing method for SoC
K. Asada, M. Ikeda, T. Nakura, R. Zheng,
D. Nakamura
本研究はウェブインタフェイスによる直感的なオン
The objective of this research is to construct a plat-
チップ LSI テストを行うことのできるプラットフォー
form which enables an intuitive operation of LSI test
ムを 構 築 す ることを目 的 とし て い る．当 プ ラット
by using web interface. In the platform, a small CPU,
フォームでは，ボード上に CPU，ネットワークインタ
a network interface, a wireless interface, bus interface
フェイス，無線インターフェイス，OCP 準拠のバス等
compliant with OCP and etc. are implemented on a
を搭載しており，ユーザの作成したチップのテストを
board. User of the platform can test their own chip via a
ウェブブラウザのインターフェイスから行うことが出
Web browser program We developed the on-chip CPU
来る．CPU とネットワークインターフェイスの設計を・
and network interface, and verified performance by
試作を行い，再構成可能なハードウェアを用いて正常
using re-configurable hardware. The program, written
動作を確認した．プログラムは試作した CPU のアセン
in the assembler, was verified by a prototype of the plat-
ブラで記述し，プロトタイプを実装し，動作を検証し
form. We also developed the wireless interface.
た．また，無線インターフェイスの試作を行った．
ガラス基板上のシステム構築
浅田邦博，池田　誠，金　鎮明，猪飼啓太
ガラス基板上へのシステムの集積の実現に向けて，
System on Glass Panels
K.Asada, M.Ikeda, J.Kim, K.Ikai
For presenting integrated systems on Glass, we
PMELA 結晶上の TFT を用いた回路の設計環境を構
constructed the design environments of TFT on the
築し，その環境上で無線通信回路および 500 ゲート規
PMELA cr ystal and made a wireless communication
模のデジタル回路を設計した．PMMELA 結晶上では
system by using it. PMELA is possible to grow uniform
Si 結晶が縞状に並んでおりその上に TFT を配置する
and large Si grains laterally over a large area, and the
必要がある．その制約に沿うようにデジタル回路の自
transistors formed on these active areas on the area are
動配置配線環境を整え，
トランジスタモデルを作成し，
high-performance. On the base of this design rule, we
レイアウトからのシミュレーション環境を構築した．
made transistor models, automatic P&R environments,
またばらつきの大きいプロセスで無線通信を行うため
doing layouts and simulations. Because this process
デジタルを多く用いた通信回路を設計し，実際にガラ
has a lot of substrate voltage variation, we almost used
ス基板のチップを作成して，アナログ回路では VCO
digital circuits for overcoming it. Now, we realized this
の動作，アンプの動作などを，またデジタル回路では
formula on the Glass and measured performances of
分周器の動作を確認した．
analog parts and digital parts.
4-3
design using DCVSL
浅田邦博，池田　誠，鄭　若彤，鈴木真一，曽我部拓，
K.Asada, M.Ikeda, R.Zheng, S. Suzuki, T. Sogabe,
鄭　明奎
M. Jeong
二線式論理を用いた終了検出型自己同期プロセッサ
A self-timed processor with completion detection
は一つの信号を二本の信号線で伝達し，その冗長性を
using dual rail logic detects completion of evaluation
用いて演算の終了を検出するため，微細化，低電圧化
by using redundancy of dual rail logic which delivers
にともない大きくなっている遅延変動を原因とする誤
a signal with two rails. So variations of delays that are
動作は発生しない．また電源，グラウンドノイズや宇
becoming more serious as circuits shrink and voltage
宙線中性子などによる一つの信号線が反転しても，そ
lowers don’t cause any errors in a self-timed proces-
れを検出できるため再試行することができる．そこで，
sor. The processor can detect a reversal of a signal
従来のスタティック CMOS 回路と二線式論理を実現
path caused by power/ground noise of a cosmic ray,
するDCVSL回路の電源ノイズ耐性を比較するために，
so it can retry the instruction. To compare tolerance to
それぞれのプロセッサにノイズ源を付加した回路を試
power noise, a static CMOS circuit and a DCVSL circuit
作した．また，二線式論理は一回の演算で二線の一方
with noise sources are designed. We introduced paral-
のみが遷移するため，その二線を平行に配線すること
lel routing technique of two wires of dual-rail signals for
で，EMI ノイズの低減を目指した設計フローを構築
automatic P&R tools to reduce electromagnetic noise.
した．
4
章
研究報告
非パイプライン型低雑音 CPU の設計
Low noise non-pipeline microprocessor
第
DCVSL 回路を用いた
自己同期型シリアル通信
浅田邦博，池田　誠，佐々木昌浩
Self-synchronous serial communication
K. Asada, M. Ikeda, M. Sasaki
グ ロ ー バ ル に は 非 同 期 で， 局 所 的 に は 同 期 式 で
We have developed a prototype inter face circuit
通信を行う GALS（Globally Asynchronous Locally
including a Transmitter, a Receiver, a Pseudo-Random
Synchronous）方式を採用したチップ内・チップ間通
Binar y Sequence（PRBS）Generator, a PRBS error
信用 3 線 3 相伝送方式シリアルインターフェイスの研
checker, a Voltage Controlled Oscillator（VCO）, a
究を行っている．3 線 3 相伝送方式は自己同期伝送方
Serializer/Deserializer（SERDES）circuit, and a Low
式であるため，送信データの各ビットに同期信号が内
Voltage Signaling interface for low EMI intra-chip or
在し，CDR（Clock and Data Recovery）回路が不要
inter-chip 3-phase 3-wire serial communication using
であり，設計マージンが大きく，高速化に適している．
STARC 90nm process. This inter face adopted the
IP 化 に 向 け た 要 素 回 路（Transmitter，Receiver，
GALS（Globally Asynchronous Locally Synchronous）
PRBS（Pseudo-Random Binary Sequence） 発 生
method. Since the 3-phase 3-wire transmission scheme
器，PRBS チェック回路，VCO（Voltage Controlled
is a self-synchronous transmission method, transmitted
Oscillator）
，SERDES（Serializer Deserializer）回路，
data include synchronous clocks at each bit. Therefore,
a CDR（Clock and Data Recover y）circuit becomes
ロセスを用いてシミュレーション・試作・評価を行っ
unnecessary, and this scheme is suitable for high-speed
ている．現在は，ワード同期，FFE（Feed Forward
transmission because of its wide design margin. To
Equalizer）
，DFE（Decision Feedback Equalizer）な
implement this interface as an alternative to a parallel
どの方式を検討し，パラレルインタフェースとの接続
one, we design a word synchronous method. To main-
容易性を考慮した IP としての完成を目指している．
tain signal integrity, we also design a new FFE（Feed
第
電流駆動インターフェイスなど）を STARC 90nm プ
4-3
章
研究報告
4
For ward Equalizer）and DFE（Decision Feedback
Equalizer）.
能動的基板雑音低減手法
浅田邦博，池田　誠，名倉　徹，金　鎮明
Active Substrate Noise Canceller
K. Asada, M. Ikeda, T. Nakura, J. Kim
LSI 微細化の進展による電源電圧の低電圧化にとも
As the process technology advances, the power
なって回路のノイズ耐性が低下し，SoC における基
supply voltage gets lower, resulting in degradation of
板ノイズによるアナログ回路の特性劣化が問題となっ
the noise immunity of analog circuits. Substrate noise
ている．ガードリングに基板ノイズの逆相の電荷を注
becomes one of the measure concerns for SoC design.
入することでアクティブに基板ノイズをキャンセルす
We have proposed an active substrate noise cancelling
る手法を提案した．基板ノイズの主成分はクロック周
technique which injects anti-phase signals against the
波数成分であるため，クロックに同期した信号を注入
substrate noise into the guard ring. Since the dominant
することで基板ノイズをキャンセルすることが可能で
component of the substrate noise is its CLK frequency,
ある．また，基板ノイズの影響を容易に見積もるため
the injection signals can be synchronized to the CLK.
に，回路のレイアウトから，基板ノイズの大きさの分
Also, in order to estimate the substrate noise from a
布と，ある測定点に対する影響度の分布を求めるため
layout data before real fabrication of chips, we have
の EDA プログラムを開発した．
developed an EDA tool that analyzes substrate noise
distribution along a chip. The EDA tool also analyzes an
aggressor strength distributions at a specified point on
a layout data.
高性能三次元計測システム
浅田邦博，池田　誠，谷内出悠介，金　雄鉉
本研究では，高性能 3 次元計測システム構築に向け，
High-Performance 3-D Range Finding System
K. Asada, M. Ikeda, Y. Yachide, U.H. Kim
We proposed a camera and projector calibration
球を用いた複数視点高精度キャリブレーション手法の
method based on the light section method using
提案を行った．
これにより，
従来の高精度キャリブレー
spheres for high-performance multiple vision system.
ションで必要であった各座標間の多数の対応取得作業
The proposed calibration method fits the scanning data
を行うことなく，容易に観測空間にわたり高精度の 3
based on the light-section method to the shapes of each
次元測定を可能となる．校正作業では球を撮像し，測
sphere. The calibration cost increase according to the
定点群が球の表面に再構成されるようにレンジファン
used number of the corresponding points. In the cali-
ダパラメータ決定する．さらに複数視点においては，
bration method, the many calibration points are easily
各々から観測した球の中心が同一になるようにパラ
obtained by measuring spheres, which contributes to
メータを決定する．本手法により空間中の適当な位置
prevent the calibration cost. And also, the proposed
の 15 個の球による校正を行うことで，カメラからの
method calibrates the 3-D space flexibility to the mea-
距離 700 mm-1m の距離範囲で校正後，距離 700 mm の
surement range and environment. We also calibrate the
平面を測定し，最大誤差 1.9 mm を達成した．
translation and rotation parameters utilizing the sphere
4-3
the extension of multiple-viewpoint calibration. We
achieved the high-accuracy result of the average error
calibrating around the distance of 700 - 1000 mm.
スマートイメージセンサに関する研究
浅田邦博，池田　誠，金　允璟，門馬太平，
K. Asada, M. Ikeda, Y.K. Kim, T. Monma,
Basci Caner，大塚泰雅，金　江南 , 萬代新悟
B. Caner, Y. Ohtsuka, K. Kim, S. Mandai
カラーイメージセンサをカラーフィルターアレイ無
We re-arranged the dielectric multi-layer for a color
しに再現することを目指し，多層配線層を利用した．
image sensor without color filter array. We have pro-
また，オンチップコイル付 MAGFET の電気特性によ
posed a new device based on MAGFET having an
り光伝搬法における高精度距離計測を実現できると期
on-chip coil for a high-accuracy time-of-flight range
待される．さらに，蓄積時間とバイアス電圧の自動制
finding system, also. Furthermore we have proposed
御を用いた高ダイナミックレンジを実現した．背景の
a novel system with control automation of integration
光を抑圧できるともっと高ダイナミックレンジの実現
time and a bias voltage for wide dynamic range. We
も期待できる．3D 計測の分野には，ピクセル構造を
have shown a light diffraction and a light polarization
斜めにすることにより，細かい検出ができることが期
using a scaled metal pattern on a chip in the latest
待される．さらに，チップ上に二つのアレイを並べ光
process technology. We have proposed a new ambient
切断法に基づいた高速撮像モードと高精度撮像モード
light suppression method for wide dynamic range. In
を備えたセンサも研究されている．
3-dimensional measure field, we proposed a new pixel
array which have skewed pixel array for high accuracy.
Furthermore, dual imager core on one chip is designed
and it is used for a range finding system based on light
section method. This Imager can get range map by two
methods of high speed and high accurate 3-D capturing.
4
章
研究報告
of 1.9 mm at the measurement distance of 700mm by
第
center positions from multiple viewpoints in case of
藤田研究室
Fujita Laboratory
（http://www.cad.t.u-tokyo.ac.jp/）
プロトコル変換器の自動合成に関する研究
藤田昌宏，小松　聡，石川悠司
Automatic protocol transducer synthesis
Masahiro FUJITA, Satoshi KOMATSU,
Yuji ISHIKAWA
IP 再利用に基づく設計生産性の向上を達成するた
To improve design productivity by IP-reuse, func-
めには，異なるプロトコルを用いる機能ブロック同士
tion blocks having incompatible protocols should be
を簡単に接続できるようにする必要がある．システム
connected easily. Protocols for system LSI design have
LSI で利用されるプロトコルにはノンブロッキング転
advanced features such as nonblocking transaction and
送やバースト転送などの高度な機能が採用されるよう
burst transaction, which makes both design and veri-
になり，インターフェース回路の設計および機能検証
fication of interface circuits more difficult. Therefore,
が難しくなってきている．このため，従来のプロトコ
existing automatic protocol transducer synthesis methods cannot support practical protocols. Our method
囲や，生成した変換器にバグが含まれる可能性などの
divides specifications of target protocols into smaller
点で問題があった．我々の手法では，変換対象となる
units called sequences. Our method synthesizes par-
第
ル変換器自動合成手法は，適用可能なプロトコルの範
4-3
章
研究報告
4
プロトコルの仕様をSequenceと呼ばれる小単位に分割
tial transducers from the sequences and then unifies
して与え，各 Sequence 間を変換する部分変換器を合
the par tial transducers into the whole transducer.
成した後，
統合を行う．合成されたプロトコル変換器は，
Synthesized transducers consist of several FSMs to
制御フローを変換するいくつかの FSM と，FSM 間で
translate control flows and buf fers to synchronize
同期をとるためのバッファから構成されており，プロ
behavior of FSMs. By selecting a suitable architecture
トコルの合った変換器構造を選択することで複雑なプ
of a transducer for target protocols, we can automati-
ロトコルを扱えるようになる．提案する手法を用いる
cally synthesize complicated practical protocols such
ことで，OCP や AXI といった最新のプロトコル間を変
as OCP, AXI, etc. Along with improvements on the syn-
換するプロトコル変換器の自動合成が可能になった．
thesis method, we also proposed a framework to verify
合成手法の改善に併せて，合成した変換器が機能的に
functionality of the synthesized transducers.
正しいことを検証する仕組みも提案している．
ソフトウェア・ハードウェア協調システムの
設計に関する研究
藤田昌宏，小松　聡，吉田浩章，森下賢志
Performance improvement using hardware/
software collaborative execution
Masahiro FUJITA, Satoshi KOMATSU,
Hiroaki YOSHIDA, Satoshi MORISHITA
ソフトウェア・ハードウェア協調システムは，ソフ
Software/Hardware collaborative systems can speed-
トウェアのみの実装に比べて，実行を高速化できる可
up the execution of a system compared to the execu-
能性がある．
本研究では，
コンパイルドシミュレーショ
tion only by software. In this research, we proposed
ンによる準形式的限定モデル検査手法を，その手続き
a method to speed-up a semi-formal bounded model
を最適化することとソフトウェア・ハードウェア協調
checking method based on compiled simulation, by
システムとして実装することにより高速化する手法を
optimizing the procedures and implementing as soft-
提案した．手続きの最適化として，二分決定グラフの
ware/hardware collaborative system. First, the proce-
処理を本システムに特化したものに変更した．また，
dures of binary decision diagram have been optimized
論理回路のシミュレーションやスキップキューブと
for the model checking method. Then, we have decided
呼ばれる論理式の計算は並列実行が可能であるため，
to implement logic circuit simulation and skip cube
ハードウェア実装とすることにより高速化した．全体
computation in hardware, since they could be executed
の高速化のためには，ハードウェア・ソフトウェア間
concurrently. To speed-up the entire system, the com-
の通信コスト減少が必須であり，本研究では，投機的
munication cost between software and hardware should
実行を導入することによってそれを達成した．提案さ
be reduced. In the proposed system, it was achieved by
れた協調システムは，ソフトウェアのみの実装に比べ
introducing speculative execution. The implemented
て，7 倍程度高速であることを確認することができた．
system performs seven times faster than the software
implementation.
設計の自動合成に関する研究
High-level design automation and optimization
藤田昌宏，小松　聡，吉田浩章，高　尚華，
Masahiro FUJITA, Satoshi KOMATSU, Hiroaki
Ratna Krishnamoorthy
YOSHIDA, Shanghua GAO,
Ratna KRISHNAMOORTHY
As the VLSI technology advances, it has been becom-
なってくるにつれて，これまで無視してきた影響が無
ing essential to account for physical effects which have
視できなくなってきている．特に配線が性能へ及ぼす
been ignored. The impact of interconnect on perfor-
影響は支配的になりつつあり，レイアウト・論理設
mance has been becoming dominant, hence a number
計においては配線を考慮した設計技術が確立されてい
of studies have already been proposed for interconnect-
4-3
る．本研究室では，近年普及が進む高位合成，特にパ
aware logic synthesis. We proposed a high-level synthe-
イプライン合成において配線を考慮する手法を提案し
sis method considering the interconnect effect, particu-
た．また，高度化が進む組み込み機器分野において，
larly a pipeline synthesis method. Dynamically recon-
逐次処理型プロセッサのみではその実現が困難となっ
figurable processors（DRPs）can achieve high flexibil-
ている．一方で特定用途向け VLSI はその高並列性に
ity, high performance and low power simultaneously.
より高性能・低消費電力を実現可能であるが，設計が
However, designing applications for DRPs requires
難しい・変更が不可能・高コスト等といった問題があ
considerable manual effort and is hence a challenging
る．実行中に機能を変更できる動的再構成可能ハード
problem. We have been developing a compiler frame-
ウェアは柔軟性と高性能・低消費電力を両立する技術
work for DRPs and also conducting a research on the
として期待されている．本研究では開発の効率化およ
automation of typical optimization techniques which are
び過去の開発資産の有効活用を重視し，逐次的プログ
currently performed manually.
ア向け回路を合成する技術の研究を行っている．
再利用と検証を考慮した SoC の
上位設計方法論に関する研究
High-level design methodology considering
reuse and verification of SoC
藤田昌宏，小松　聡，吉田浩章，松本剛史，小島慶久，
Masahiro FUJITA, Satoshi KOMATSU,
西原　佑，石川悠司，李　蓮福
Hiroaki YOSHIDA, Takeshi MATSUMOTO,
Yoshihisa KOJIMA, Tasuku NISHIHARA,
Yuji ISHIKAWA, Yeonbok LEE
設計の複雑さの増大と Time-to-Market の短縮によ
The development process of SoC is getting harder
り，SoC 開発はますます難しくなりつつある．特に，
due to the rising complexity and time-to-market pres-
上位設計における記述スタイルのばらつきによる仕様
sure. Especially, misunderstanding of specifications
の誤読や，仕様と設計の間に存在するギャップは設計
due to the varied writing styles and gaps between speci-
生産性を低下させる原因となっている．この問題を防
fication and design decrease the design productivity.　ぐため，UML（Unified Modeling Language）の上位
UML is drawing a lot of notice as one of the most well-
設計での利用が注目を集めている．本研究では，まず
chosen description methods to address that problem.
要求記述と実際の設計記述間のギャップを埋める設計
In this research, we proposed a design methodology,
4
章
研究報告
ラムから自動的に高効率な動的再構成可能ハードウェ
第
集積回路製造技術の向上に伴いプロセスが複雑に
フローを提案した．その過程で生成されたすべてのモ
which connects the gap between the requirement
デルはUMLとXMLにより構成される提案フォーマッ
statements and the actual design description. All mod-
トにより記述され，
記録される．そのため，
提案フロー
els generated in the process are to be described and
では容易に設計再利用を行うことができる．また，本
recorded in the proposed format consisting of UML
研究では UML モデルから機能検証に用いられる完全
and XML（eXtensible Meta Language）. Therefore, we
なプロパティ集合を生成することも提案している．提
can reuse pre-designed models easily. Furthermore, we
案手法の有効性を確認するため，デジタルカメラ設計
are working to generate a complete set of properties
を例題として評価を進めている．
from UML models for functional verification. To evaluate the proposed design flow, we are designing a digital
camera along the flow.
設計の形式的検証に関する研究
Formal verification of designs
藤田昌宏，小松　聡，Thanyapat Sakunkonchak，
Masahiro FUJITA, Satoshi KOMATSU,
Bijan Alizadeh，小島慶久，松本剛史，西原　祐，
Thanyapat SAKUNKONCHAK, Bijan ALIZADEH,
安藤大介，高　飛
Yoshihisa KOJIMA, Takeshi MATSUMOTO,
Tasuku NISHIHARA, Daisuke ANDO, Fei GAO
4-3
第
10
章
研究報告
4
現在のシステム LSI は非常に大規模で複雑になって
As system LSIs become larger and more compli-
おり，その設計の正しさを確かめるための検証がより
cated, design verification also becomes more impor-
重要となってきている．中でも，テストパタンに依存
tant. Especially, formal methods attract much attention
せず網羅的な検証を行うことができる形式的検証手法
since they can achieve exhaustive verification without
が注目を集めている．本研究では，C ベース言語によ
test patterns. In this work, we have developed a formal
る上位設計記述を対象とした形式的な等価性検証ツー
equivalence checker for C-based high-level descrip-
ルの開発を行った．開発したツールは，動作記述と
tions. The equivalence checker transforms given
RTL 記述に対して拡張システム依存グラフを構築し，
C-based behavior-level or RTL design descriptions into
それらを参照しながら，差異の抽出・並列動作の順序
Extended System Dependence Graphs, then verifies
化・記号シミュレーションを実行することによって，
the equivalence by performing difference extraction,
ユーザーが指定した等価性を検証する．逆離散コサイ
sequentialization, symbolic simulation referring to the
ン変換やエレベータ制御などの実例題に対して，こ
graphs. It can verify some practical designs such as
の検証ツールによって検証が可能であることを確認し
an inverse discrete cosine transform and an elevator
た．また，プロパティ検証においては，高品質なプロ
controller. In addition, we are working on generating
パティの生成が重要である．そこで，プロトコル変換
a complete set of properties of a given R TL design,
器の RTL 設計を例題として，初期状態から到達可能
which covers all state transitions reachable from the
な全ての状態遷移を含むような完全なプロパティの作
initial states.
成とそれを用いた検証に取り組んでいる．
設計の理解・デバッグ支援のための解析に関する研究
藤田昌宏，小松　聡，松本剛史，小島慶久，西原　佑，
安藤大介，許　金美
Analysis methods for understanding and
debugging designs
Masahiro FUJITA, Satoshi KOMATSU,
Takeshi MATSUMOTO, Yoshihisa KOJIMA,
Tasuku NISHIHARA, Daisuke ANDO, Jinmei XU
The design size of system LSIs or SoCs is increasing year by year as the advance of the technology of
が発見された場合のデバッグや設計の理解がより困難
semiconductor manufacturing. This fact results in that
になっている．本研究では，システムレベル設計の理
debugging and understanding large designs are becom-
解やデバッグ支援のための手法を提案した．設計記述
ing more difficult. In this work, we have proposed sev-
の最大遅延時間を見積もる手法は，ハードウェア・ソ
eral analysis methods to support design understanding
フトウェア分割において重要な要素技術であり，提案
and debugging. Worse-case performance estimation
手法は設計を分割して処理することにより大規模な設
can provide an important aspect of a design to decide
計にも適用可能である．また，デッドロックや競合
hardware/software partitioning. Our proposed method
アクセスなどの典型的な記述誤りを静的に検出する手
can handle large designs by analyzing them after
法，設計に対して対話的に具体値・記号値を用いてシ
divided into smaller portions. To support design debug-
4-3
ミュレーションする手法を提案した．
これらの手法は，
ging, we have proposed a method to detect common
設計のデバッグに対して非常に有用である．加えて，
11
design errors such as deadlocks or race conditions and
2 つの設計の間で成り立っている等価性を自動的に類
a method to simulate designs with both symbolic and
推する手法の研究も行っている．これは，複雑な等価
concrete values. These methods can be very useful to
性を検証する場合に，設計者が検証する等価性を指定
analyze the cause of bugs when a given design is very
することを助けることができる．
large. In addition, we are working on a method to guess
can be used to specify the complicated equivalence in
equivalence checking.
設計解析技術のシステムバイオロジーへの応用に
関する研究
Application of design analysis techniques to
systems biology
藤田昌宏，小松　聡，小島慶久，松本剛史，西原　佑，
Masahiro FUJITA, Satoshi KOMATSU,
李　蓮福
Yoshihisa KOJIMA, Takeshi MATSUMOTO,
Tasuku NISHIHARA, Yeonbok LEE
生物学の発展に伴い生体内の様々な働きの原理が解
Recent rapid growth of biology has clarified various
明され，現在では生物学的生体システムを計算機に
fundamental rules of bio-chemical systems, and now
よってシミュレーションすることが可能となってきて
such systems can be simulated by computers. Such
いる．計算機によるシミュレーションは実物による実
simulations are safer, consumes lower cost, and has
験や治療と比べて，安全性，コスト，観測性の面で有
higher observability than actual experiments, so that
利であり，患者の病気に対する治療や，実際の実験で
there are many proposals about applications to medical
は観測が難しいような反応に対する応用が提案されて
treatments and analyses of reactions which cannot be
いる．しかしながら，生体システムのシミュレーショ
obser ved from the outside. However, since the com-
ンは計算量が膨大であるため，既存のソフトウェアに
putation amounts of those simulations are huge, it is
よるシミュレーションでは，複雑な反応経路や長いサ
difficult to simulate complex reaction systems or reac-
イクルのシミュレーションは困難である．そこで，本
tions which takes large number of simulation cycles on
研究テーマでは，これらの生体システムのシミュレー
software. Therefore, in this research, we are going to
ションを FPGA などのリコンフィギュラブル素子を
implement such bio-chemical simulations on hardware
4
章
研究報告
the equivalence that must be satisfied in a design. This
第
半導体製造技術の向上に伴い，システム LSI や SoC
の設計規模は年々増大している．そのため，設計誤り
用いてハードウェア実装することを目標に，例題とし
（with reconfigurable blocks, such as FPGA）
. We have
て用いる実際的な生体システム，モデリング方法，既
investigated practical bio-chemical reaction system
存のソフトウェアシミュレーション手法およびその
examples, modeling methods, existing software simu-
ハードウェア実装についての調査を行った．既存のモ
lation methods, and their hardware implementations.
デリング手法は統計的なアプローチと微分方程式にモ
Existing bio-chemical models can be classified into two
デル化する手法の二種類が存在し，それらはモンテカ
types, such as stochastic approaches and differential
ルロ手法によりシミュレーションされる．既存のハー
equation models, and they are executed with Monte
ドウェア実装はそれらをそのままハードウェアで実行
Carlo simulation approaches. Existing hardware imple-
しており，並列化，パイプライン化，および浮動小数
mentations directly execute those simulations. The
点演算の高速実行が主な研究課題となっている．
main research issues are parallelization, pipelining, and
fast floating point operation execution.
宇宙用途電子機器の上位設計ツールの評価に関する研究
藤田昌宏，小松　聡，松本剛史，石川悠司，高　飛，
許　金美，森下賢志
Evaluation of high-level design environment
for space electronic systems
Masahiro FUJITA, Satoshi KOMATSU,
Takeshi MATSUMOTO, Yuji ISHIKAWA, Fei GAO,
4-3
第
12
章
研究報告
4
人工衛星などの宇宙用途向けに設計される電子機器
Jinmei XU, Satoshi MORISHITA
も，一般の電子機器と同様に高機能化しており，上
位設計と形式的検証を適用することによって，より信
Recently, electronic systems for space have higher
頼性が高い製品を効率的に設計することが検討されて
functions. To design reliable systems for space effi-
いる．本研究では，本年度に新たに開発された SpecC
ciently, high-level design and formal verification
言語ベースの上位システム設計 / 検証ツールの評価を
come to be considered. In this work, we have evalu-
行った．設計ツールの評価では，3DES（Triple Data
ated new SpecC-based high-level design/verification
Encryption Standard）の上位設計を実際に行い，従
tools for space electronic systems. In the evaluation
来から宇宙用途に用いられているプロセッサとアーキ
of the design tool, we designed 3DES（Triple Data
テクチャに対して，設計詳細化やシミュレーションが
Encryption Standard）with a processer and an archi-
可能であることを確認した．等価性検証ツールの評価
tecture that were used in electronic systems for space,
では，
文法事項を網羅するテストケースを作成し，ツー
and confirmed that design refinement and simulation
ルが持つ不具合を数多く検出することに成功した．現
could be carried out with the tool. In the evaluation of
在，上位設計は，宇宙用途機器の設計には行われてお
the formal equivalence checker, we prepared a number
らず，設計者にとっては新しいものとなるため，この
of test cases to cover all syntax elements of SpecC, and
開発環境を導入する際に必要なチュートリアルの作成
detected many bugs through testing. To suppor t to
も併せて行った．
start using the high-level design environment, we created tutorials of the tools for designers who are working
for electronic systems for space and not familiar with
high-level design.
高宮研究室
Takamiya Laboratory
（http://icdesign.iis.u-tokyo.ac.jp/）
有機トランジスタを用いた
大面積エレクトロニクス向けの回路技術
高宮　真
（桜井貴康教授，染谷隆夫助教授との共同研究）
Circuits Technologies for Large Area
Electronics with Organic FETs
Makoto Takamiya
（Collaborative research with Prof. Takayasu Sakurai
and Prof. Takao Someya）
Large area electronics is a new frontier in electronics
に，インテリジェントな電子デバイスを分散して配置
where intelligent electronic devices are distributed on a
することにより，人間生活を快適にサポートする大面
flexible square, 10 cm to 10 m on a side, for the human
積エレクトロニクスという新しいアプリケーションに
inter face and the comfor table daily life. Flexible
注目している．フレキシブルで低コストの有機トラン
and low-cost organic FETs（OFETs）are suitable for
ジスタは大面積エレクトロニクスに適しており，硬く
large-area electronics and have great potential as a
て高価なシリコン MOSFET を補完するデバイスとし
supplement of solid and expensive silicon MOSFETs.
4-3
ても有望である．しかし，シリコン MOSFET と比べ
Compared with the silicon MOSFETs, however, the
ると，有機トランジスタは製造技術がまだ未熟である
operation speed of OFETs is slow（μs ~ ms）and the
13
ため，動作速度がμs ～ ms と遅く，デバイスの寿命
device lifetime of OFETs is shor t（days ~ months）,
も数日～数ヶ月と短い．そこで，遅くて信頼度の低い
because fabrication technologies for OFETs are not yet
有機トランジスタの欠点を補う回路技術の開発を行っ
mature. We have developed circuits technologies to
ている．大面積エレクトロニクスの一例として，有機
help the slow and unreliable OFETs and demonstrated
トランジスタとプラスチック MEMS スイッチを集積
a wireless power transmission sheet where plastic
化したフレキシブルな「無線電力伝送シート」の開発
MEMS switches and OFETs are integrated. The cir-
を行った．対向するコイル間の電磁誘導により無線で
cuit technologies for the wireless power transmission
電力伝送を行う．
sheet to reduce the cost and to enhance the reliability
を実現するために，有機トランジスタを用いた新しい
レベルシフタ回路を開発した．また，送電 / 受電コイ
ル間の位置合わせを不要にするコイル活性化技術や，
電力伝送用コイルと受電物体位置検出用コイルを共有
化する有機トランジスタ /MEMS の混合回路技術を開
発した．これらの回路技術はコストや信頼性が課題と
なる大面積エレクトロニクスを実現する上で，キー技
術になると考えている．
were developed, which will be essential for future largearea electronics made with OFETs.
4
章
研究報告
40 V 以上で動作する有機トランジスタや MEMS と，
5 V以下で動作するシリコンVLSIの間で信号の送受信
第
10 cm 角から 10 m 角の大きな柔らかいシートの上
柴田・三田研究室
intelligent Semiconductor Microsystems Laboratory（iSML）
（http://www.else.k.u-tokyo.ac.jp）
右脳型ソフトコンピューティング VLSI :
連想プロセッサ・システム
4-3
第
14
章
研究報告
4
Right-Brain-Computing Integrated Circuits:
Associative Processing Systems
柴田　直，トゥロン トゥウ ブゥイ，馬　奕濤，
T. Shibata, Trong Tu Bui, Ma Yitao,
姜　璟煕
Kang Kyunghee
現在のコンピュータは四則演算の超高速処理に特化
Digital computers are dedicated machines for vary
したマシンであり，人間のように「ものを見て柔軟に
fast execution of numerical calculations. However, their
判断・理解し，即座に適切な行動をとる」といった
performance is extremely poor in such tasks like see-
情報処理は非常に不得手である．入力情報に対し，過
ing, recognizing, and taking immediate actions, which
去の膨大な記憶の中から最も近しい事例を瞬時に想起
are effortless tasks in our daily life. This research aims
しこれによって次の行動を決定する．こんなアーキテ
at building intelligent VLSI systems based on the psy-
クチャを持つコンピュータの基本ハードウェアを，シ
chological model of a brain. In our system past experi-
リコン超 LSI 技術で実現する研究を進めている．論理
ence is stored as template vectors in non-volatile vast
演算を得意とする現在のマイクロプロセッサに対し，
memories and the maximum-likelihood event to the
直感・連想・推論といった処理を得意とした LSI チッ
current event is recalled in real time by a fully paral-
プを設計・試作してシステムを構成する．単体で脳
lel proc-essing. The key ingredient of the system is a
細胞ニューロンと類似の機能を持つ高機能トランジ
new functional device called “Neuron MOS Transistor”
スタ（ニューロン MOS，neuMOS）を導入，膨大な
（neuMOS or ν MOS）which mimics the action of a
template 群の中から最短距離ベクトルを完全並列探
nerve cell neuron at a single transistor level. Based on
索するアナログ連想プロセッサ，0.18 ミクロン CMOS
such architecture that "association" is the very comput-
技術を用いた超高速ディジタル連想プロセッサ等を，
ing primitive, we are pursuing human-like intelligence
これまで開発した．今後連想を階層的に連鎖させヒ
system implementation directly in silicon integrated
トのように思考できるシステムをこれらのチップ用
circuits. Currently research is in progress for robust
いて構築して行く．そのために我々の思考過程を柔
image recognition and voice recognition processing.
軟に記述できる APROL（Association Programming
The sate-of-the-art silicon technology has been utilized
Language）の開発も行う．四則演算に代わり連想を
to implement such associative processors in both ana-
“computing primitive” とする実時間事象認識知能シ
log and digital CMOS VLSI chips. As a practical applica-
ステム実現を目指す研究である．現在，画像認識・音
tion of the circuit technology de-veloped for the associa-
声認識をテーマに研究を進めている．ここで開発した
tive processor chips, CDMA matched filter chips have
VLSI 回路技術は，実用的な応用として，CDMA マッ
also been developed.
チトフィルタへの応用技術等も開発している．
画像の特徴ベクトル抽出 VLSI 及び
そのパターン認識への応用
柴田　直，ロバート グロー，朱　弘博，高橋徳浩，
森川重毅，陳　雋，金森　毅，グエン タン リム ,
中川琢規，三好高史，孫　卓力
A Robust Feature-Vector Generation VLSI’s
and their Application to Handwriting Pattern
Recognition and Medical X-ray Analysis
T. Shibata, Robert Grou, Zhu Hongbo, N. Takahashi,
S. Morikawa, Chen Jun, T. Kanamori,
Nguyen Thanh Liem, T. Nakagawa, T. Miyoshi,
Sun Zhuoli
Since image data are massive in quantity, an effective
に用いるには，2 次元の画像情報を特徴ベクトル，即
dimensionality reduction technique is quite essential
ち一次元の数値列で表現しなければならない．我々
in recognition problems. The maximum-likelihood
はこの目的で，主方向線分投影法（PPED: Pro-jected
search VLSI chips we are developing accept image data
Principal-Edge Distribution）と呼ぶ新たな特徴ベク
in the form of a vector. Therefore we need to generate
トル表現法を開発した．2 次元画像に対し，縦・横・
a feature vector, well representing the characteristic
斜め 2 方向，計 4 方向の線分を抽出してフィーチャー
features of the original image. In the representation,
マップを作成，そのビットフラッグを線分検出方向に
human perception of similarity among images must
垂直な主軸上にそれぞれ投影加算して 4 組の一次元数
be preser ved in the vector space. A robust image
4-3
値列を形成する．これらをつなぎ合わせて 64 次元ベ
representation technique for recognition has been
クトルとし，64 × 64 ピクセルの画像を表現する．こ
15
developed based on a hardware intensive algorithm.
れは，元画像の特徴を実にうまく表現しており，手書
An input image either in a binary or grayscale format
きによるパターンの変形，歪みに対しほとんど影響を
is subjected to adaptive spatial filter-ing to generate
受けない．従って，単純なテンプレートマッチングの
feature maps, which are reduced to a 64-dimension vec-
手法で手書き文字やパターンの認識が大変ロバストに
tor by "Projected Principal-Edge Distribu-tion（PPED）"
実行できる．特にこれまで認知の問題として困難だっ
algorithm. The representation has been applied to
た重なりパターンの分離認識もできることがわかっ
handwriting pattern recognition and the cepha-lometric
た．さらにこの手法を矯正歯科診療におけるセファロ
landmark identification（the clinical practice in ortho-
X 線写真解析に応用，歯学部学生にとっても高度な訓
dontics in dentistry）, to investigate the performance.
練を必要とする解剖学的特徴点抽出の困難な作業が，
Interestingly, in hand written pattern recognition, it is
専門医と同様にできることがわかった．今後，連想
shown the separation of handwritten overlapping pat-
プロセッサと統合し，一般的な知的画像認識システム
terns has been successfully carried out based on the
構築へと発展させていく．このベクトル抽出はソフト
representation, although it is a dif ficult problem in
ウェアでは非常に時間のかかる処理であり，neuMOS
artificial intel-ligence. Using a simple template match-
を用いたアナログ CMOS 回路技術，および最先端の
ing technique, identification of Sella（pituritary grand）,
ディジタル CMOS 回路技術の両方を用いて，独自の
Nasion, and Orbi-tale has been successfully carried out.
アーキテクチャを持つ特徴ベクトル生成 VLSI チップ
Since the vector formation processing is computation-
の開発を行っている．
ally ver y expensive, dedicated VLSI chips have been
CMOS technology.
4
章
研究報告
developed both in digital CMOS technology and analog
第
我々の連想プロセサアーキテクチャを画像認識
実時間動画像処理プロセッサ
柴田　直，仁木祐介，藤田和英，馬　文静，岡野裕太，
福岡雄大，吉井一馬，包　蕊寒
Real-Time Moving Image Processing VLSI
Systems
T. Shibata, Y. Niki, K. Fujita, Ma Wenjing, Y. Okano,
Y. Fukuoka, K. Yoshii, Bao Ruihan
リアルワールド画像の実時間情報処理を目標に，
Aiming at real time processing of moving images, a
視 野 中 の 運 動 物 体 を 着 目・ 連 続 追 尾 す る Saliency
saliency catcher chip that detects objects in motion in
Catcher，及びキャッチした物体の 3 次元計測を瞬
non-stationary complicated background sceneries has
時 に行 える VLSI プロセッサの研究を行ってい る．
been developed. Due to the new quasi-two dimensional
Saliency Catcher については，擬似二次元処理と呼ぶ
processing algorithm we have developed, the chip
新たな手法を導入，すべての処理回路をフォトダイ
contains the processing circuit only at the peripher-
オードアレイの周辺部に配置する構成がとれるため，
ies of the photo sensor array. As a result, a very large
各画素部では大きなフィルファクタが実現できた．
fill factor has been obtained in each pixel processor.
フィルファクタとは，各ピクセルプロセッサ内でフォ
Furthermore, a VLSI system that extracts three-dimen-
トダイオードが占める面積の割合で，これが大きいほ
sional information from the object of interest has been
also developed. Since charge redistribution among mul-
複雑な背景の中から複数の動いている物体を，動きの
tiple capacitors are utilized for computation, it enables
16
大きさとともに検出できる．さらにカメラ自身がブレ
us to build very low-power systems. In these two VLSI
て背景が動いていても検出できるという特徴をもつ．
systems, neuron MOS technology has been utilized in
実際にチップで基本性能を確認した．さらに運動物体
realizing flexible hardware processing.
第
ど多くの画像情報が処理に取り込める．
このチップは，
4-3
章
研究報告
4
の3次元計測をリアルタイムで行うチップも開発した．
これはキャパシタ間での電荷の再配置のみを演算に使
う回路であり，究極の低消費電力システム実現の可能
性を秘めている．
方向性エッジベクトル表現を用いたロバストな
顔検出並びに顔認証システム
柴田　直，森屋大輔
Robust Face-Detection and Face-
Identification Systems Using Directional-
Edge-Based Image Feature Representations
T. Shibata, D. Moriya
顔の検出は，ヒューマンインタフェースの研究に
Face localization and identification of individuals by
お い て 重 要 な 課 題 で あ る． 従 来， 肌 色 に 着 目 し た
facial images are important issues in the development
り，ニューラルネットによる分類等さまざまな手法
of new generation human-computer interfaces. There
が開発されているが，写真の撮影条件の影響を受け
have been many approaches such as skin color detec-
たり，あるいは本当の顔を逃してしまう，いわゆる
tion and using neural networks. They have, however,
false negative の発生といった問題が多かった．本研
many problems such as high sensitivity to photograph
究では，多少の false positive（顔以外のものでも似て
exposure conditions, and existence of "false negatives".
いると顔として検出）はあっても，
「本当の顔を絶対
The objective in our approach is to try to minimize the
に逃さない」ことを目標とするロバストな顔検出アル
number of "false negatives", even it might increase
ゴリズムの基礎を，これまでの成果であるエッジベー
the number of "false positives". Our algorithm can
スのベクトル表現法（PPED）を発展させて確立し
detect non-face im-ages that are very similar to faces.
た．PPED 法による検出は，例えば壁のしみでも眺め
A preliminary research is done by extending our edge-
ていると人間の顔に見えてくるといった，人間の認識
based vector image representation method（PPED）.
に非常に近い検出アルゴリズムであるが，本研究では
Besides the PPED-based detection method, two other
PPED とは補完的な性質を持つ，新たな 2 つのベクト
new vector representations, which are complementary
ル表現法を開発，オリジナル PPED ベクトルと同時
to PPED, have been developed. Using the multiple clue
に用いた多重照合法（multiple cluematching）の開発
method with these three rep-resentations, a very robust
により，大変ロバストな顔検出を実現した．さらに，
performance in face detection has been achieved. We
顔画像を各部分を構成する微小画像の 2 次元シーケン
also developed a face identifica-tion system in which a
スとして扱い，シーケンスマッチングの手法を用いて
face image is treated as a two dimensional sequence
顔認証を行うシステムも構築した．これにより，照明
of partial images also represented by directional edge-
条件の変化に強いロバストな顔認証システムが実現し
based vectors, thus showing a robust identification per-
た．
formance under a variety of illumination conditions.
動画像認識システム
Moving Image Recognition System
柴田　直，早川　仁，ハオ・ジア，金　時煥，
T. Shibata, H. Hayakawa, Hao Jia, Kim Sihwan,
西山未央
M. Nishiyama
So far we have shown directional edge information
をすることを我々はこれまで様々な事例で実証してき
plays an essential role in a variety of still image recogni-
た．本研究テーマは，動画像シーケンスから動きの情
tion applications. In this project, we are developing
報を取り出し，これによって動作の理解を行う研究で
moving image recognition systems also utilizing direc-
あり，これもエッジ情報を用いて行っている．人間の
tional edge information. In the human brain, it is known
4-3
脳は，まず第一視覚野で様々な方向性エッジ情報が抽
that edges of various orientations are firstly extracted
出し，これを用いて形状認識と動き認識を，それぞれ
17
from retinal images and then being processed through
別々の pass way で実行している．我々もこれに習っ
separate pass ways for motion recognition and object
た．エッジ情報によって物体の形状を認識し，その形
shape recognition. We have followed such a biologi-
状を順次追いかけて行く手法でオブジェクトトラッキ
cal principle. As an example, we have developed an
ングシステムを開発した．追跡物体が複雑な背景の中
object tracking system utilizing the edge information to
に入っても，途中で形状や動作速度を変えても，また
represent the object appearance. Our system shows a
照明条件が変化しても正確に追跡していける．環境の
very robust track-ing performance for an object moving
中で人が移動すると環境の視覚画像もそれに応じて変
under variety of disturbing conditions such as changing
化するが，その変化から自分の動きを理解するいわゆ
illumination, con-fusing busy background, object shape
る ego mo-tion perception も，方向性エッジ情報を用
transformation, changing speed, partial occlusion etc. A
いて実現した．照明条件の変化や，明確なテクスチャ
robust ego-motion perception algorithm has also been
の少ない環境，あるいは視野内に別の動きをする物体
developed based on the edge information. In order
が存在する場合にも，ロバストな ego motion 検出が
to understand the gesture of a person form motion
できる．さらに，画面の中で動作する人物のジェス
pictures, a vector representation of an instantaneous
チャーを認識するシステムも開発中である．各時刻に
motion has been developed. A temporal sequence of
おけるオプティカル・フローをベクトル表現し，ベク
such vectors is analyzed by Hidden Markov Models
トルの時間シーケンスを隠れマルコフモデル（HMM）
（HMMs）. For this purpose, a new HMM has been
を用いて理解するシステムである．この目的のため，
developed which we call Self-Evaluating HMM.
相対評価ではなく絶対評価可能な，新たな隠れマルコ
With this new model, it is possible for a single Self-
フモデルを考案し，その有効性を実証した．
Evaluating HMM to judge if an input sequence matches
liminar y experiments of simple gesture recognition
have confirmed the effectiveness of this approach.
4
章
研究報告
to the model without referring to other models. Pre-
第
方向性エッジ情報が，静止画の認識に重要な働き
初期視覚プロセッシングシステム
三田吉郎，布　洋平，柴田　直
Early-vision processing systems
Y. Mita, Y. Nuno, T. Shibata
フォトセンサと情報処理回路を融合した高機能イ
Intelligent image sensor array system is an integral
メージセンサは発展が期待できる．本研究では，イ
part in humanlike versatile systems. An image-sensor
メージセンサを内蔵して，外界の状況から特徴を瞬
integrated smart feature extraction VLSI is under inves-
時に抽出する知的情報処理 VLSI の研究を行なってい
tigation in this project. Distributed cellular architecture
る．これは本研究室の「右脳的情報処理システム」の
is popular for these systems: a photodiode sensor and
入力フロントエンドとして用いる予定である．このよ
some information processing circuits compose a unit
うな VLSI は，フォトダイオードと処理回路とで演算
“cell” and the array of cells constitutes the system.
単位「セル」を構成し，セルを碁盤の目状に並べる構
However, if the cellular architecture tries to physically
造が一般的であるが，生体で行なわれているようにセ
imitate living body, three-dimensional wiring is manda-
ル間を配線するためには三次元配線が必要となる．ひ
tory. However, VLSI wiring is 2-dimensional in nature
るがえってVLSIの配線は原理的に二次元であるから，
so that some architectural innovation to augment the
セル同士の配線をいかに工夫して行なうかが問題とな
missing-one-dimension is necessary. We have proposed
architecture where:（1）photodiode is placed at the
一旦情報処理を行なった結果のみを近接セルに転送す
intersection of 4 cell borders and（2）photodiode image
18
る二段階方式を用いることで，3 近傍セルまでの演算
is first preprocess-ed at each connecting cells and only
をできることを提唱した．0.35μm テクノロジにおい
the preprossed information is exchanged. By this
てチップを試作しリアルタイム動作を行なうことに成
architecture, information up to next nearest neighbor
功した．また基礎的データを収集するため，0.35μ m
cell is collectable. A real-time demonstration using
バルク基板，0.15μm SOI 基板において光電変換効率
0.35 µm technologies VLSI is successful. Also, efficien-
の測定を行なった．
cy of both 0.35 µm bulk and 0.15 µm SOI technology is
第
る．センサをセル同士の交点にずらし，また各セルで
4-3
章
研究報告
4
measured.
深掘エッチングを応用した MEMS-LSI 融合デバイス
三田吉郎，澤村智紀，濱口洋平，今井義明，金　俊亨
LSI-MEMS integrated device by deep reactive
ion etching technology
Y. Mita, T. Sawamura, Y. Hamaguchi, Y. Imai, Kim
Jun Hyoung
VDEC 所有 EB 装置を利用してナノリソグラフィを
Silicon deep nano-fabrication technology of struc-
行ない，武田先端知ビル等の深掘り RIE 装置でエッチ
tures having both electron-device-scale（10µm downto
ングを行なって，深掘ナノサイズ構造を作製，電子デ
less than 1µm）lateral resolution and MEMS-scale
バイスサイズ（10 〜 1 ミクロン以下）のパターン精度
（more than 40 µm）depth, and application to electron
でかつマイクロマシンサイズ（40 ミクロン以上）の
devices is developed. VDEC’s EB writer per forms
深さを持つ垂直構造を積極的に利用した電子デバイス
lithography and Deep RIE at Takeda Building per-
応用を試みている．最小サイズ 370 ナノメートル，ア
forms etching. Our top data is aspect ratio 1:107 for
スペクト比 1 : 107 のトレンチ構造を作製することがで
trenches of 370nm. This is the record ten times deeper
きるようになった．MEMS 用サブミクロンサイズの
as compared to ordinal submicron Deep-RIE technol-
深掘り構造は，これまでせいぜいアスペクト比 1:10 程
ogy. Based on the technology, a couple of new-concept
度であったが，本研究では一桁優れた結果を出してい
devices are appearing such as:（1）a “vertical photo-
る．このエッチング技術を基礎に，シリコンの垂直面
diode” that is made by thermal diffusion on the verti-
の表面から不純物拡散を行って PN 接合とした「垂直
cal wall of Si Deep Reactive Ion Etching（DRIE）and
フォトダイオード」を作製，既存の平面型ダイオー
showed from 25 ％ to 80 ％ of photocurrent increase
ドに比較して 25 ％～ 80 ％の効率向上ならびにクロス
and crosstalk suppression as com-pared to conventional
トーク軽減ができることを示した研究，蒸着するだけ
planar photodiode,（2）“Self-cut patterning method”
で三次元配線のできる「セルフカットパターニング
that is a three-dimensional wiring technology by a
法」とその垂直型コイルへの応用，VDEC で試作した
simple evaporation on profile-controlled 3-D structure
0.15µm 完全空乏型 Silicon on Insulator（FDSOI）LSI
with an application of vertically-winded coils, and（3）
を，シリコーンゴム（PDMS）やガラス基板に接着し，
“Silicon on PDMS” devices that is made by an active-
支持層シリコンを完全にエッチングすることで活性部
layer transfer ring technology using 0.15µm Fully-
分だけを任意の表面に転写する「Silicon on PDMS」
Depleted Silicon on Insulator（FDSOI）LSI pasted on
デバイスなどが新たに開発された．
silicone rubber（PDMS）or glass substrate and lostwafer etching.
高木・竹中研究室
Takagi -Takenaka Laboratory
（http://www.mosfet.k.u-tokyo.ac.jp/）
Ge Metal-Insulator-Semiconductor（MIS）
界面形成技術に関する研究
高木信一，竹中　充，松原　寛，笹田　崇
Ge Metal-Insulator-Semiconductor（MIS）
interface properties
S. Takagi, M. Takenaka, H. Matsubara, T. Sasada
4-3
第
19
One of the most critical issues on realizing high
は，良好な MIS 界面特性の実現である．Ge 上の MIS
per formance Ge MISFETs is the formation of MIS
界面形成方法として，Ge 基板を直接熱酸化すること
interfaces with high quality interface properties. We
により形成した GeO2/Ge 界面の電気的特性を調べた
have fabricated GeO2/Ge MOS inter faces by using
ところ，10 cm 台後半の良好な界面特性が得られる
thermal oxidation. It is found from these capacitors
ことが明らかとなった．
また，
界面準位が
（100），
（110），
that the minimum values of the interface state density
10
-2
（111）の面方位に対してほとんど同じであることを見
are less than 1011 cm-2 order and that the interface state
出した．また，Ge MOS 界面準位のエネルギー分布を
densities of the GeO2/Ge MOS capacitors on（100）,
幅広く定量的に調べる方法として，温度可変の低温コ
（110）,（111）Ge substrates are almost same. Also, we
ンダクタンス法を提案し，Ge の価電子帯から伝導帯
have proposed a temperature-dependent conductance
に渡って，バンド端近くまで，界面準位が測定できる
method in order to examine the energy distribution of
ことを示した．
interface state densities. It is found that this method
allows us to evaluate the interface state density over
a wide range of the surface potential from the valence
band edge to the conduction band edge.
4
章
研究報告
高性能 Ge MISFET を実現するための最大の課題
Ge Metal-Insulator-Semiconductor（MIS）
FET に関する研究
高木信一，竹中　充，Sanjeewa Dissanayake，
Ge Metal-Insulator-Semiconductor（MIS）FETs
S. Takagi, S. Sugahara, T. Uehara, S. Dissanayake,
S. Tanabe, Y. Nakakita, K. Morii
田辺　聡，中北要佑，森井清仁
4-3
第
20
章
研究報告
4
低界面準位が得られることが分かった Ge 直接熱酸
We have successfully fabricated Ge pMOSFET by
化 MOS 界面を用いた MOSFET の作製にはじめて成
using GeO2/Ge MOS interface with Dit of around 1012
功した．Al メタルゲートをマスクとしたセルフアラ
cm2 eV -1. The front gate MOSFET exhibited around
インプロセスによりフロントゲート動作を達成し，Si
2 × mobility of the Si universal mobility. Another criti-
のユニバーサル移動度に対して 2 倍以上の移動度が得
cal issue on realizing high performance Ge MISFETs
られることを実証することに成功した．また，高性
is the establishment of the formation technologies of
能 Ge MISFET を実現するためのもうひとつの課題
high quality Ge channels, particularly, ultrathin Ge-On-
は，高品位の Ge チャネル層形成，特に極薄の Ge-On-
Insulator（GOI）channels accompanied by the new
Insulator（GOI）構造の形成と新しい高移動度チャネ
channerl structures. We have succeeded in fabricat-
ル構造の実現である．今回，正孔移動度として極め
ing（110）surface ultrathin GOI structures, which are
て高い値が期待できる（110）面をもつ GOI 層を，酸
expected to provde high hole mobility, by using the
化濃縮法による実現することに初めて成功するととも
Ge condensation technique. We have also successfully
に，バックゲートによる MOSFET の動作を実証した．
realized the MOSFET operation of the channels under
これは，
（110）面 Ge MOSFET の初めてのデバイス
the back gate operation. This is the first demonstra-
動作実証である．移動度向上率は，Si のユニバーサ
tion of（110）surface Ge MOSFETs. The hole mobil-
ル移動度と比較して，約 1.4 倍程度であり，今後更に，
ity enhancement factor is around 1.4, which can be
結晶性や界面特性の改善を図る必要がある．
improved by optimizing the crystal quality of the GOI
layers and the MOS interface properties.
ひずみ Si MOSFET の電気特性に関する研究
高木信一，竹中　充，Olivier Weber
Electrical Properties of Strained-Si MOSFETs
S. Takagi, M. Takenaka, O. Weber
Local ひ ず み 技 術 に よ る 一 軸 ひ ず み 技 術 は，Si
The uni-axial strain technology using local strain
MOSFET の駆動力向上のために，すでに実用化され
techniques for enhancing the cur rent drive of Si
ているが，グローバルひずみ基板上での二軸ひずみと
MOSFETs has alr eady been in a practical use.
一軸ひずみが共存する場合の，移動度への影響はよく
However, the impact of the combination of bi-axial
理解されていない．そこで，緩和 SiGe 上の二軸引張
strain introduced by global strain substrates with the
りひずみ Si チャネルに一軸の機械ひずみを印加して，
uni-axial strain on the mobility of Si MOSFETs has not
移動度へ与える影響を系統的に調べた．結果として，
been understood yet. Thus, we have systematically
nMOSFET では，二軸引張りひずみと <110> 方向の
studied the effects of the mechanical uni-axial strain
一軸引張りひずみの組み合わせは，せん断応力ひずみ
on the electron and hole mobility of bi-axial strain Si
の有効性から，移動度向上に極めて効果的であること
MOSFETs on SiGe relaxed substrates. As a result, it
が明らかとなった．一方，pMOSFET では，せん断
has been demonstrated that, as for n-MOSFETs, the
応力ひずみの移動度向上率が二軸引張りひずみにより
combination of bi-axial strain and uni-axial strain along
大きく低下してしまうことから，二軸引張りひずみ
と一軸ひずみの組み合わせは有効でないことが分かっ
た．
Si 基板上の III-V 族化合物半導体 Metal-InsulatorSemiconductor（MIS）FET に関する研究
高木信一，竹中　充，星井拓也，灰本隆志，中川翔太
III-V compound semiconductor Metal-
Insulator-Semiconductor（MIS）FET on Si
substrates
S. Takagi, M. Takenaka, T. Hoshii, T. Haimoto,
S. Nakagawa
Enhancement of car rier transpor t proper ties in
MOS channels is regarded as mandatory for continu-
が不可欠であるが，n-MOSFET は，二軸の引っ張り
ous increase in the current drive under deep sub-100
ひずみによる移動度向上以上の手段に欠けている．
nm regime. As for n-channel MOSFETs, however, any
このため，近年，電子移動度の高い III-V 族半導体
promising technologies after bi-axial tensile strain,
MISFET が興味をもたれている．我々は，このデバ
which can provide the mobility enhancement of twice
イス実現のために，理論解析，Si 及び SiO2 上への高品
as high as in conventional Si n-MOSFETs, are still lack-
質 III-V 薄膜層形成，高品質の III-V MIS 構造の形成の
ing. Thus, III-V semiconductor MISFETs, expected to
観点で検討を進めている．今年度，III-V 薄膜層形成
have higher electron mobility, has recently stirred a
に関して，我々が提案するマイクロチャネルエピタキ
strong interest. We have started to examine the feasi-
シー法により，MOVPE を用いて Si 基板上に InGaAs
bility of III-V semiconductor MISFETs on Si platform
4-3
薄膜や InAs ピラーが形成できることを示した．また，
from the both aspects of theoretical predictions, the for-
InAlAs/InP 構造を直接酸化することで，界面準位密
21
mation of III-V films on Si and SiO2 and MIS interface
度が 1012-1013 cm-2eV-1 程度と比較的良好な MOS 界
formation technologies on III-V. As for the formation of
面が得られことを見出した．
III-V films, we have demonstrated the epitaxial growth
by using the micro-channel epitaxy method. We have
also demonstrate the MOS interface with Dit of around
1012 – 1013 cm -2 eV -1 by thermal wet oxidation of the
InAlAs/InP structure.
4
章
研究報告
of the InGaAs film and InAs pillar on（111）Si substrate
第
ディープサブ 100nm 世代では，電流駆動力の増大
のためは，キャリア輸送特性を向上させ続けること
藤島研究室
Fujishima Laboratory
（http://www.axcel.k.u-tokyo.ac.jp/）
ミリ波 CMOS 回路の自動設計
藤島　実，後藤陽介，萬澤康雄
Design Automation for millimeter-wave CMOS
circuits
Minoru Fujishima, Yosuke Goto and
Yasuo Manzawa.
4-3
第
22
章
研究報告
4
近年，1Gbps を越える超高速通信を実現する可能性
Recently, millimeter-wave（MMW）applications have
からミリ波帯が注目されている．ミリ波トランシーバ
attracted much attention for their use in ultrahigh-
の研究は化合物半導体を中心に進んできたが，高い集
speed wireless communication. Although MMW
積性，低コスト，低消費電力という特徴から CMOS
transceivers were mainly developed using compound
によるミリ波トランシーバの実現が期待されている．
semiconductors, realization of MMW CMOS circuits is
ミリ波 CMOS 回路では受動素子の損失が大きいとい
demanded due to high integration, low fabrication cost,
う問題がある．受動素子の損失は電力効率や雑音指
and low power consumption. However, large energy
数の悪化に直結してしまうため，受動回路の損失を
loss in the passive components in an MMW CMOS cir-
最小化する設計が求められる．損失まで考慮した受
cuit is a significant issue. Therefore, loss minimization
動回路の最適化は複雑な計算を要するため計算機を
in matching network is important, because increase in
用いて行うことが適切である．そこで私達はミリ波
the loss of the matching network directly deteriorates
CMOS 回路の最適設計手法の研究を行っている．既
the power gain and noise figure of the circuit. Since
に最適化ツール PREMICS（Productivity Expander
optimization of the passive component network, with
for Millimeter-Wave Integrated Circuits）を提案し，
taking loss into account, is generally a complicated
実際に雑音指数までを含めた低雑音増幅器の最適化を
task, computer-aided optimization is effective for the
実現した．今後は大信号特性を考慮した最適化を実現
MMW LNA circuits having lossy passive components.
していく予定である．
In this study, design optimization technique of the
MMW CMOS circuit is developed, where PREMICS
（Productivity Expander for Millimeter-Wave Integrated
Circuits）has been proposed, and the optimization of
the low noise amplifier including the noise figure has
been already achieved. Design optimization for largesignal operation is currently under consideration.
高速大容量ミリ波 CMOS 無線トランシーバ
藤島　実，本良瑞樹，乾　千乗，神林裕樹，大橋　翔，
林　聖雄，大橋俊介
Millimeter Wave CMOS Transceiver for High
Data-Rate Wireless Communication
Minoru Fujishima, Mizuki Motoyoshi, Chiaki Inui,
Yuki Kambayashi, Sho Ohashi, Lim Seong Woong
and Shunsuke Ohashi
Recently, indoor high data-rate wireless communications have become popular with increasing the infor-
費電力な無線通信デバイスが求められるようになって
mation capacity such as that in high-definition videos.
きている．そこで高速な無線通信を実現するために，
Thus, the wireless communication devices which
7 GHz という広い周波数帯域が 10 dBm の高出力にお
operate at high speed and low power consumption are
いて免許無しで使用可能な 60 GHz 帯が注目されてい
needed. At millimeter-wave band around 60 GHz, unli-
る．そこでわれわれは 60 GHz 帯を用いた無線通信を
censed band with 7 GHz bandwidth and 10 dBm output
CMOS で実現することに取り組んでいる．これまで
power is available, which is attractive for the realization
トランシーバを構成する LNA，PA，MIXER，PLL
of high data-rate wireless communication. Therefore,
を各部分ごとに低消費電力化や高利得化などを図って
a high data-rate transceiver in 60 GHz band is studied.
きた．これからはトランシーバ全体の実現および低消
Until now, we have fabricated each building block in
4-3
費電力などの機能向上を図っていく．
the transceiver such as LNA, PA, MIXER and PLL.
23
From now, the entire transceiver system will be opti-
ミリ波パルス通信用 CMOS 受信回路
藤島実，音樹アフメット，夏苅洋平
Millimeter-Wave CMOS Receiver for LowPower Pulse Communication
Minoru Fujishima, Ahmet oncu and Youhei
Natsukari
近年，家庭やオフィスでもギガヘルツ級の無線通信
Recently, new indoor wireless electronic appliances
が登場し，高速で低消費電力な無線通信デバイスが求
with over-Gbps data rate have appeared. The devices
められるようになってきている．高速な無線通信を実
used in the over-Gbps wireless communication have
現するためには，7 GHz の広い帯域と 10 dBm の高出
to operate with low power for reducing physical size
力が許されている 60 GHz 帯が注目されている．私た
and production cost. The 60GHz millimeter-wave band,
ちはその 60 GHz 帯を用いることに加え，低消費電力
having 7GHz license free bandwidth and 10dBm output
化のために，パルスを用いた通信を CMOS で実現す
power, has a capacity to provide over-Gbps wireless
ることを提案した．これまでに，1P6M の標準 CMOS
communication. However, it is still under discussion
プロセスを用いてレシーバーを設計・試作し，それが
whether over-Gbps wireless communication is realiz-
消費電力 19.2 mW，2 Gbps で動作することを確認した．
able with low-power operation at 60GHz band using
この性能は，これまでに発表されている 60GHz レシー
CMOS. In this research novel low-power millimeter-
バーの中で，もっとも低消費電力で動作するもので
wave CMOS pulse receiver for over-Gbps pulse-
あった．
communications are studied. Using a 1P6M standard
CMOS process, a 19.2mW 2Gbps pulse receiver circuit
for 60GHz wireless communication was designed. The
fabricated receiver consumes the lowest power among
recently reported 60GHz receivers. The performance
of this pulse receiver indicates that over-Gbps wireless
communication can be obtained at the 60GHz band
with low-power operation.
4
章
研究報告
mized.
第
近年，家庭やオフィスにおいて，映像のような大
容量の情報の無線通信への需要により，高速で低消
超低消費電力超広帯域 CMOS ミリ波周波数シンセサイザ
藤島　実，本良瑞樹，林　聖雄
Millimeter Wave CMOS Receiver Designs
for Low-Power Over-Gbps Wireless PulseCommunication
Minoru Fujishima, Mizuki Motoyoshi and
Lim Seong Woong
4-3
第
24
章
研究報告
4
近年，半導体プロセス技術の進展と共にミリ波を
Recently, the millimeter-wave transceiver widely
用いるトランシーバの開発が広く行われている．特
developed with semiconductor process advancement.
に 60GHz 帯は Gbps 級無線通信用として世界各国で注
In particular, 60GHz-band is paid attention to in world-
目されているが，現在，化合物半導体で実現されてい
wide for over Gbps wireless communication. However,
る．これを CMOS プロセスで実現できればミリ波ト
since current millimeter-wave circuits are based on
ランシーバの低消費電力化や低価格化が期待できる．
compound-semiconductor devices, the entire system is
CMOSプロセスでは動作周波数や周波数帯域などの特
large and expensive. When the millimeter-wave circuit
性において実用的な性能を実現しにくい．
本研究では，
can be realized by CMOS process, low power and low
インダクタレスで各コンポーネントを実現すると共に
cost can be realized. Practicable performances satisfy-
高調波を効率的に利用することで，低消費電力かつ超
ing both high frequency and wide-range operation are
広帯域な電圧制御発振器（Max2mW，25.4-75.7GHz）
not realized easily in CMOS process. In this research,
と周波数分周器（Max1.35mW，10.4-74.1GHz）を実
a voltage-controlled oscillator and a frequency divider
現した．本研究により検討されたテクニックを用いる
are realized with low power and ultra wide range by a
ことで超低消費電力超広帯域 CMOS ミリ波周波数シ
inductor-less harmonic oscillator. The CMOS millime-
ンセサイザの実現が期待できる．
ter wave frequency synthesizer with ultra low power
and ultra wide range can be achieved by using the technique proposed in this research.
ミリ波帯オンチップアンテナ
藤島実，王　帆
近年，急速に HDMI が普及している．HDMI はさ
Millimeter-Wave On-Chip antenna
Minoru Fujishima and Fan Wang
Recently, HDMI（High Definition Multimedia
らに室内用にワイヤレス化が検討され始めている．
Inter face）has rapidly spread, and indoor wireless
ワ イ ヤ レ ス HDMI の 実 現 に は， ミ リ 波 帯 を 使 っ た
HDMI is currently being studied using millimeter
2 Gbps 以上の高速伝送無線技術が必要となる．我々
wave, which realizes high-speed communication more
は 59 GHz-66 GHz 帯において，複数の帯域や偏波を利
than 2Gbps. To improve portability, we are studying a
用する 7.5 Gbps の無線通信可能のオンチップアンテナ
millimeter-wave on-chip antenna for realizing 7.5Gbps
の開発に取り組んでいる．これまでに，HFSS シミュ
data rate using multiple bands and polarizations at
レーションを使って，スパイラルアンテナの設計を
59-66GHz band. Until now, the performance of spiral
行った．今後 IEEE 802.15.3c の 3 チャネルを同時に
antenna is estimated using three-dimensional electro-
利用し，1 チャンネル内で左右円偏波アンテナを用い
magnetic simulation. For simultaneous utilization of the
ることにより，6 個アンテナを並列にし，通信速度を
three channels in IEEE 802.15.3c, right- and left-handed
1.125 Gbps/ch の実現を目指す．
circularly-polarized antennas will be designed in each
channel. Consequently, six circularly-polarized antennas with data rate of 1.125Gbps/ch will be realized.
HDMI 用超小型周波数合成器
藤島　実，王　彤，王　帆
Compact Frequency Synthesizer for HDMI
Minoru Fujishima, Tong Wang and Fan Wang
近年，HDMI という家電向け画像，音声伝送規格が
Recently, the high-definition multimedia interface
急速に普及している．携帯用マルチメディアへの搭載
（HDMI）as a licensable compact audio/video wire-
も期待されているため，HDMI トランシーバの中で用
line interface has been rapidly spreading. There is an
いられる周波数合成器の低コスト化，小型化及び広帯
increasing requirement for a low-cost, compact fre-
域化に対する要求が高まっている．しかし，従来のア
quency synthesizer with a wide tuning range for HDMI
ナログ周波数合成器では大きなキャパシタを用いられ
transceiver used in mobile applications. However, since
るので微細化できない．そこで，我々は微細化可能な
the conventional frequency synthesizers require large
新しい周波数合成器アーキテクチャを提案した．これ
capacitors in a loop filter, they can not be scaled down
までに，提案するシステムの部分回路として 1.6 GHz
with scaling MOSFETs. Thus, we proposed a new scal-
～ 3.7 GHz のチューニングレンジを持った直行出力電
able frequency synthesizer. In the system, we realized
圧制御発振器を実現した．今後，広いチューニングレ
a CMOS voltage controlled oscillator with quadrature
ンジを持った超小型周波数合成器システムの実現を目
outputs and 1.6GHz~3.7GHz tuning range. The com-
指す．
pact frequency synthesizer with a wide tuning range is
currently studying by using the proposed architecture
and technique in this research.
4-3
第
25
藤島　実，高野恭弥，足立恵理子
Ultra-low-power CMOS wireless transceiver
Minoru Fujishima, Kyoya Takano and Eriko Adachi
近年，ワイヤレスセンサネットワーク（WSN）が
Recently, wireless sensor networks（WSNs）have
注目を集めている．WSN 用無線トランシーバはバッ
become popular. Since the transceiver for WSNs oper-
テリによって駆動されるため，低消費電力化が必要で
ates by a batter y, ultra-low-power consumption is
ある．そこで，我々は CMOS を使用し，極低消費電
necessar y. Therefore, we are studying an ultra-low-
力な無線トランシーバの実現に取り組んでいる．これ
power transceiver. In this study, we proposed a pulse-
までに，トランシーバの最も重要な構成要素である
injection-locked frequency multiplier to realize an ultra-
Phase-locked loop の極低消費電力化を実現するため
low-power phase-locked loop that is the most important
に，新しくパルス注入同期型周波数逓倍器を提案し，
component of a transceiver. And the operation of the
2.4 GHzで255µWの消費電力で十逓倍動作を実現した．
ten-time multiplication of a frequency was realized with
今後，この技術を応用し，無線トランシーバの極低消
255µW at 2.4GHz. In the future, we will realize an ultra-
費電力化を目指す．
low-power transceiver using this technology.
4
章
研究報告
極低消費電力 CMOS 無線トランシーバ
竹内研究室
Takeuchi Laboratory
（http://www.lsi.t.u-tokyo.ac.jp/）
Fe-NAND フラッシュメモリの研究
4-3
第
26
Fe（Ferroelectric）-NAND Flash Memory
竹内　健，産総研酒井グループ，
Ken Takeuchi, Sakai Group at AIST, Sakurai and
生産技術研究所桜井・高宮研究室
Takamiya Laboratory at University of Tokyo
メモリカードや携帯電話に使われているフラッシュ
Takeuchi Lab. is developing a Fe-NAND flash memo-
メモリを更に大容量化する可能性を持った Fe-NAND
ry. The research objective is to realize a Tera-bit capac-
フラッシュメモリを世界で最初に提案し，2015 年に
ity non-volatile memory in 2015. Fe-NAND is composed
テラビットの容量を実現することを目指しています．
of ferroelectric field-effect transistors（FeFET）whose
Fe-NAND はメモリトランジスタのゲート絶縁膜が強
gate dielectric consists of a ferroelectric layer, SrBiTaO
誘電体膜 SrBiTaO と絶縁膜 HfAlO の積層で構成され，
and a high-K dielectric layer, HfAlO.
従来の LSI では使われていない強誘電性物質を採用し
It is difficult to scale down the conventional floating-
ているところが特徴です．Fe-NANDでは，
電界によっ
gate（FG）NAND flash memories below 30nm due to
て強誘電体の結晶格子内のイオンを移動させて情報を
the serious interference with neighboring cells. The
記憶するため，数ナノメーター（格子サイズ）の極限
charge-trap memories like MONOS have short data
まで微細化できることが期待されています．
retention problems. Current-driven resistive switching
4
章
研究報告
memories such as MRAM, PRAM and RRAM are unscalable below 20nm because of the significant IR drop
of the bit-line.
Fe-NAND is in principle scalable below 10nm to the
crystal unit-cell size because the data is stored with an
electric polarization in a ferroelectric gate insulator.
Due to the voltage-driven, low-voltage operation and
scalable properties, Fe-NAND is a promising candidate
for the future sub-10nm Tera-bit capacity NAND flash
memories.
3 次元 LSI 回路設計の研究
竹内　健，生産技術研究所桜井・高宮研究室
3D-LSI Circuit Design
Ken Takeuchi, Sakurai and Takamiya Laboratory at
University of Tokyo
LSI を小型化・高機能化・低電力化する技術として，
Takeuchi Lab. is developing circuit technologies
マイクロプロセッサー・イメージセンサー・アナログ
of a three dimensional LSI where multiple LSIs such
回路・DRAM・フラッシュメモリなど複数の LSI を 1
as micro processors, image sensors, analog circuits,
個のパッケージ内に積み重ね，1 つの LSI として機能
DRAMs and flash memories are stacked in one pack-
させる 3 次元 LSI の研究を行っています．従来の研究
age. 3D-LSI is expected to realize a small form factor,
では各種 LSI は独立して最適化されました．当研究室
multi-functional, high-speed and low power consump-
では異種 LSI 間のレイヤーを超えて，領域を横断して
tion solution. Takeuchi Lab. is developing a highly
最適化することで，低電力・高機能な 3 次元 LSI を実
efficient low cost power supply circuits, key circuits to
現するような回路の研究を行っています．
realize a 3D LSI.
SSD（Solid-State Drive）システムの研究
竹内健
システム分野では，パソコンの記憶媒体として注目
SSD（Solid-State Drive）System
Ken Takeuchi
Takeuchi Lab. is developing a low-power high-speed
されている，Solid-State Drive の研究を行っています．
SSD, Solid-State Drive. As the capacity of NAND flash
フラッシュメモリと，それを制御するコントローラー
memories drastically increases, SSD that uses NAND
チップのアーキテクチャーの革新により，消費電力を
as a mass storage of PC is attracting much attention.
半減することに成功しました．現在，インターネッ
SSD is composed of as many as 64 NAND flash memo-
ト上で扱われるデータの量が爆発的に増加した結果，
ries, RAM and NAND controllers. By co-designing
サーバーのハードディスクの発熱の増大が問題になっ
NAND flash memor y and NAND controller circuits,
ています．グーグルやアマゾンドットコムなどの大規
we succeeded in best optimize both NAND and NAND
模なサーバーでは，冷却のために一社で年間 1 兆円以
controllers. As a result, at sub-30nm generation, the
上の電気代がかかっています．メモリシステムの電力
SSD speed would be improved by 150 ％ without a cost
を劇的に削減することで，地球環境の改善に貢献した
penalty or circuit noise.
いと考えています．
4-3
第
27
章
研究報告
4
4. 4　研究発表　浅田・池田・名倉研究室
研究論文
第
28
章
研究報告
4
293 - 296, Dec. 2007.
[6] M. Ikeda, K. Ishi, T. Sokabe and K. Asada,
[1] T. Iizuka, M. Ikeda and K. Asada,”Timing-
“Datapath Delay Distributions for Data/
Aware Cell Layout De-Compaction for Yield
Instruction Against PVT Variations in 90nm
Optimization by Critical Area Minimization,"
CMOS," Proc. of IEEE International Conference
Very Large Scale Integration（VLSI）Systems,
on Electronics, Circuits and Systems（ICECS）
,
IEEE Transactions, Vol.15, Issue 6, pp. 716-720,
A4L-E04, pp. 154 - 157, Dec. 2007.
Jun. 2007.
4-4
Field-Programmable Technology（ICFPT）
, pp.
[7] M. Sasaki, M. Ikeda and K. Asada, “3.5-Gb/S
[2] Y. Yachide, M. Ikeda and K. Asada, “Time-
Extended Frequency Range Wave-Pipeline
D i v i s i o n - B a s e d M u l t i p l e - V i e w p o i n t 3- D
PRBS Generator in 0.18-um CMOS," Proc. of
Measurement System for Real-Time, High-
IEEE International Conference on Electronics,
Speed, and High-Accuracy Model Movie
Circuits and Systems（ICECS）, C4L-F04, pp.
Acquisition", Journal of the Institute of Image
1296 - 1299, Dec. 2007.
Information and Television Engineers, Vol. 62,
No.3, pp. 392-397, Mar. 2008.（in Japanese）
[8] K. Kurihara, T. Iizuka, M. Ikeda and K. Asada,
“Process Variation Aware Comprehensive
Layout Synthesis for Yield Enhancement in
国際会議論文
Nano-Meter CMOS," Proc. of IEEE International
[1] Z. Liang, M. Ikeda and K. Asada, “Analysis
Conference on Electronics, Circuits and
of Noise Margins Due to Device Parameter
Systems（ICECS）, C4L-F04, pp. 1296 - 1299,
Variations in Sub-100nm CMOS Technology,”
Dec. 2007.
the IEEE Workshop on Design and Diagnostics
of Electronic Circuits and Systems（DDECS）,
pp. 1-6, Apr. 2007.
[9] [Invited] M. Ikeda, “Wide Dynamic Range on
Pixel Level," ISSCC2008, Imager Design Forum:
Wide-Dynamic-Range Imaging, Feb. 2008.
[2] [Invited] M. Ikeda,”Power Control for Self-
[10] H. D. M. Pham, T. Iizuka, M. Ikeda and K.
Synchronous System --Instruction and Data
Asada, “Shot minimization for throughput
Grain Power Control for Self-Synchronous
improvement of character projection electron-
System with Dynamic Voltage Scaling--,” IEEE
beam direct writing,” SPIE 2008, Feb. 2008.
2007 VAIL Computer Elements Workshop, Jun.
2007.
シンポジウム・研究会・大会等発表
[3] M. Sasaki, T. Inoue, M. Ikeda and K. Asada,
[1] Y.K. Kim, M. Ikeda and K. Asada, “Analysis
“40 Frames/sec 16x16 Temperature Probe
of light`s attenuation on multi-dielectric layers
Array using 90nm 1V CMOS for On line
of a CMOS image sensor,” IEICE Society
Thermal Monitoring on VLSI Chip,” in Proc.
of IEEE Asian Solid-State Circuits Conference
（A-SSCC）
, pp. 264-267, Nov. 2007.
[4] Y . Y a c h i d e , M . I k e d a a n d K . A s a d a ,
“Triangulation-based calibration method
Conference, A-3-17, Sep. 2007.（in Japanese）
[2] Y. Yachide, M. Ikeda and K. Asada, “Real-time
and high-speed 3-D measurement based on
FPGA-based 3-D calculation,” IEICE Society
Conference, A-3-6, Sep. 2007.（in Japanese）
based on light-section method using spheres,”
[3] H.D.M. Pham, T. Iizuka, M. Ikeda and K.
Proc. of International Conference on Sensing
Asada, “Shot Count Reduction Methodology
Technology（ICST）
, pp. 399-403, Nov. 2007.
for Character Projection Electron Beam
[5] Y. Yachide, M. Ikeda and K. Asada, “FPGAB a s e d 3- D E n g i n e f o r H i g h - s p e e d 3- D
Direct Writing（CP-EBDW）,” IEICE Society
Conference, A-3-12, Sep. 2007.（in Japanese）
Measurement Based on Light-Section Method,”
[4] K. Ikai, M. Ikeda and K. Asada, “Digital
Proc. of IEEE International Conference on
Integrated Circuit Design for Stripe-Shaped
TFT,” IEICE Society Conference, A-3-13, Sep.
Proc. of International Embedded Systems
2007.（in Japanese）
Symposium 2007, pp. 121-134, May 2007.
[5] K . K u r ihara, T. Iizuka, M. Ikeda a n d K .
[3] Y. Lee, Y. Ishikawa, S. Kang, G. Park, S.
Asada, “Evaluation of Cell Layout Considering
Watanabe, K. Seto, S. Komatsu, H. Hamamura,
Lithography Variation Tolerance,” IEICE
and Masahiro Fujita, "UML-based Specification
Society Conference, A-3-15, Sep. 2007.（in
Method of Hardware IPs for Efficient IP Reuse,"
Japanese）
Proc. of International UML-SoC Workshop at
[6] C. Basci, M. Ikeda and K. Asada, “A CurrentMode Pixed-Level Ambient Light Suppression
Scheme for CMOS Smart Image Sensors,”
IEICE Society Conference, C-12-7, Sep. 2007.
Design Automation Conference, pp. 23-30, June
2007.
[4] B . A l i z a d e h a n d M . F u j i t a , " A u t o m a t i c
Merge-point Detection for Sequential
[7] T. Nakura, T. Kazama, M. Ikeda and K. Asada,
Equivalence Checking of System-level and
“Study on Active Substrate Noise Cancelling
RTL Descriptions," Proc. of 5th International
Technique using Power Line di/dt Detector,”
Symposium on Automated Technology for
CPM2007-128, ICD2007-139, pp. 11-16, Nov. 2007.
Verification and Analysis, pp. 129-144, Oct. 2007.
[5] T. Sakunkonchak, S. Komatsu, and M. Fujita,
timed Processor with Dynamic Voltage Scaling,”
"Using Counterexample Analysis to Minimize
VLD2007-158, ICD2007-181, pp. 13-18, Mar. 2008.
the Number of Predicates for Predicate
4-4
A b s t r a c t i o n , " P r o c . o f 5t h I n t e r n a t i o n a l
29
[9] U.H. Kim, “3D Modeling Method for Associative
Processor,” Prof. IIITE Mar. 2008.（in Japanese）
Symposium on Automated Technology for
藤田研究室
研究論文
[1] T. Nishihara, T. Matsumoto, S. Komatsu, and
[6] B. Alizadeh and M. Fujita, "A Novel Formal
Approach to Generate High-level Test Vectors
without ILP and SAT Solvers," Proc. of IEEE
International Workshop on High Level Design
M. Fujita, "Formal Verification of Hardware/
Validation and Test, pp. 97-104, Nov. 2007.
Software Co-designs with Translation
[7] S. Komatsu, H. Yoshida, and M. Fujita, "High-
into Representations in State Transitions,"
Level VLSI Design Methodology," G-COE
Electronics and Communications in Japan, Part
2007 Workshop between National Chiao Tung
2 Electronics, Vol.9, No.7, pp. 11-19, July 2007.
University & The University of Tokyo, Dec.
[2] S. Sasaki, T. Nishihara, D. Ando, and M. Fujita,
2007.
"Hardware/Software Co-design and Verification
[8] M . F u j i t a , Y . K o j i m a , T . M a t s u m o t o , T .
Methodology from System Level Based
Nishihara, and D. Ando, "Static Checking
on System Dependence Graph," Journal of
and Formal Verification Using ExSDGs for
Universal Computer Science, Vol.13, No.13, pp.
Reliable System-Level SoC Designs," Proc.
1972-2001, 2007.
of International Symposium on Secure-Life
国際会議
Electronics, pp. 441-447, March 2008.
[9] M. Fujita, H. Yoshida, S. Gao, Y. Lee, and Y.
[1] T. Nishihara, D. Ando, T. Matsumoto, and M.
Ishikawa, "System-Level Design Methodology
Fujita, "ExSDG: Unified Dependence Graph
for Next-Generation System-on-Chips," Proc.
Representation of Hardware Design from
of International Symposium on Secure-Life
System Level down to RTL for Formal Analysis
Electronics, pp. 449-455, March 2008.
and Verification," Proc. of the International
[10] H. Yoshida and M. Fujita, "Performance-
Workshop of Logic and Synthesis, pp. 83-90,
Constrained Different Cell Count Minimization
May 2007.
for Continuously-Sized Circuits," Proc. of Design,
[2] S. Gao, K. Seto, S. Komatsu, and M. Fujita,
"Interconnect-aware Pipeline Synthesis for
Array based Reconfigurable Architectures,"
Automation & Test in Europe, pp. 1099-1102,
March 2008.
4
章
研究報告
Verification and Analysis, pp. 553-563, Oct. 2007.
第
[8] T. Sogabe, M. Ikeda and K. Asada, “A Self-
国内学会，研究会等
[1] 石川悠司 , 小松聡 , 藤田昌宏 , "IP 再利用のため
システム技術に関するサマーワークショップ
Takamiya, and T. Sakurai, "Stacked-Chip
Implementation of On-Chip Buck Converter
[2] 石川悠司 , 小松聡 , 藤田昌宏 , "IP 再利用のための
for Distributed Power Supply System in SiPs,"
動的再構成可能プロトコル変換器合成手法," 電子
IEEE Journal of Solid-State Circuits, Vol. 42, No.
情報通信学会技術研究報告 , Vol.107, No.225, pp.
11, pp. 2404 - 2410, Nov. 2007.
[3] Y. Lee, Y. Ishikawa, Y. Kojima, H. Yoshida, H.
国際会議論文
Yomiya, and M. Fujita, "Specification description
[1] K. Onizuka, M. Takamiya, H. Kawaguchi, and
and high-level design methodology of SoC
T. Sakurai, "A Design Methodology of Chip-to-
considering design reuse," 電子情報通信学会技
Chip Wireless Power Transmission System,"
術研究報告, Vol.107, No.505, pp. 55-60, 2008年3月.
IEEE International Conference on IC Design
[4] 石川悠司 , 小松聡 , 藤田昌宏 , " 積グラフ探索を利
and Technology（ICICDT）, Austin, USA, pp.
用した実用的なプロトコル変換器の自動合成と
第
章
研究報告
4
10 号 , pp. 1159-1163, 2007 年 10 月 .
[3] K. Onizuka, K. Inagaki, H. Kawaguchi, M.
53-58, 2007 年 9 月 .
30
イヤレス電力伝送シート ," 応用物理 , 第 76 巻 , 第
の プ ロ ト コ ル 変 換 器 自 動 合 成 ," 第 9 回 組 込 み
（SWEST9）
, pp. 92-95, 2007 年 8 月 .
4-4
[2] 染谷隆夫，桜井貴康，高宮　真，関谷　毅 , " ワ
検証 ," 電子情報通信学会技術研究報告 , Vol.107,
No.506, pp. 1-6, 2008 年 3 月 .
143-146, May 2007.（Invited）
[2] M. Takamiya, T. Sekitani, Y. Miyamoto, Y.
Noguchi, H. Kawaguchi, T. Someya, and T.
[5] 安藤大介 , 松本剛史 , 西原佑 , 藤田昌宏 , " システ
Sakurai, "Design for Mixed Circuits of Organic
ムレベル設計言語に対するフォールスパスを考
FETs and Plastic MEMS Switches for Wireless
慮した性能評価 ," 電子情報通信学会技術研究報
Power Transmission Sheet," IEEE International
告 , Vol.107, No.507, pp. 49-54, 2008 年 3 月 .
Conference on IC Design and Technology
[6] 森下賢志 , 吉田浩章 , 藤田昌宏 , " 準形式的モデル
（ICICDT）, Austin, USA, pp. 168-171, May 2007.
検査のハードウェア実装による高速化の検討 ,"
電子情報通信学会技術研究報告 , Vol.107, No.558,
pp. 115-120, 2008 年 3 月 .
（Invited）
[3] Y. Nakamura, M. Takamiya, and T. Sakurai,
"An On-Chip Noise Canceller with High Voltage
[7] 小島慶久，西原佑，松本剛史，藤田昌宏 , " シス
Supply Lines for Nanosecond-Range Power
テムレベル設計記述に対する具体値・記号値混
Supply Noise," IEEE Symposium on VLSI
合シミュレーションによる入力パターンの自動
Circuits, Kyoto, pp. 124-125, June 2007.
生成手法 ," 電子情報通信学学会技術研究報告 ,
Vol.107, No.558, pp. 133-138, 2008 年 3 月 .
[4] D . L e v a c q , M . Y a z i d , H . K a w a g u c h i , M .
Takamiya, and T. Sakurai, "Half VDD ClockSwing Flip-Flop with Reduced Contention for
紀要，その他
up to 60 ％ Power Saving in Clock Distribution,"
[1] Masahiro Fujita, Indradeep Ghosh, Mukul
33rd European Solid-State Circuits Conference
Prasad, Verification Techniques for System-
（ESSCIRC）, Munich, Germany, pp. 190-193, Sep.
Level Design, Morgan Kaufmann Publishers,
Oct. 2007.
2007.
[5] D. Levacq, T. Minakawa, M. Takamiya, and
T. Sakurai, "A Wide Range Spatial Frequency
Analysis of Intra-Die Variations with 4-mm 4000
高宮研究室
研究論文
Custom Integrated Circuits Conference（CICC）
,
[1] K. Ishida, A. Tamtrakarn, H. Ishikuro, M.
San Jose, USA, pp. 257-560, Sep. 2007.
x 1 Transistor Arrays in 90nm CMOS," IEEE
Takamiya, and T. Sakurai, "An Outside-
[6] D. Levacq, M. Takamiya and T. Sakurai,
Rail Opamp Design Relaxing Low-Voltage
"Backgate Bias Accelerator for 10ns-order
Constraint on Future Scaled Transistors,"
Sleep-to-Active Modes Transition Time,"
IEICE Transaction on Electronics, E90-C, No.4,
pp. 786-792, April 2007.
IEEE Asian Solid-State Circuits Conference
（A-SSCC）,Jeju, Korea, pp. 296-299, Nov. 2007.
[7] M. Takamiya, T. Sekitani, Y. Miyamoto, Y.
電力伝送シート向けの回路技術 ," 電子情報通信
Noguchi, H. Kawaguchi, T. Someya, and
学会，信学技報 , ICD2007-63, pp. 153-158, 神戸，
T. Sakurai, "Wireless Power Transmission
2007 年 7 月 .
Sheet with Organic FETs and Plastic MEMS
[5] 中村安見 , 高宮　真 , 桜井貴康 , " 高圧電源線を用
Switches," International Display Workshop
いたオンチップ電源線ノイズキャンセラ," 電子情
（IDW）, Sapporo, Japan, pp. 95-98, Dec. 2007.
報通信学会，信学技報 , ICD2007-85, pp. 91-94, 北
（Invited）
見，2007 年 8 月 .
[8] T. Sekitani, Y. Noguchi, S. Nakano, K. Zaitsu, Y.
[6] 関谷　毅，野口儀晃，中野慎太郎，加藤祐作，
Kato, M. Takamiya, T. Sakurai, and T. Someya,
高宮　真，桜井貴康，染谷隆夫 , " 印刷技術を用
"Communication Sheets Using Printed Organic
いた有機トランジスタ・接点スイッチと大面積
Nonvolatile Memories," IEEE International
ワイヤレス電力伝送シート ," 2007 年秋季第 68 回
Electron Devices Meeting（IEDM）
, Washington
応用物理学会学術講演会 , 8a-D-1，札幌，2007 年
DC, USA, pp. 221 - 224, Dec. 2007.
9月.
[9] L. Liu, M. Takamiya, T. Sekitani, Y. Noguchi,
[7] 周　志偉，劉　楽昌，高宮　真，桜井貴康 , " 線
S. Nakano, K. Zaitsu, T. Kuroda, T. Someya,
形性に優れたデジタル制御しきい電圧可変コン
and T. Sakurai, "A 107pJ/b 100kb/s 0.18um
パレータ ," 電子情報通信学会ソサイエティ大会 ,
Capacitive-Coupling Transceiver for Printable
C-12-18，鳥取，2007 年 9 月 .
[8] 王　瑶，鬼塚浩平，高宮　真，桜井貴康 , " 室内
Solid-State Circuits Conference（ISSCC）, San
マルチオブジェクトの空間的位置同定システム
Francisco, USA, pp. 292-293, Feb. 2008.
に関する一検討," 電子情報通信学会ソサイエティ
大会 , C-12-30，鳥取，2007 年 9 月 .
M. Takamiya, and T. Sakurai, "Dependence of
[9] 新山太郎，朴　哲，高宮　真，桜井貴康 , " オン
Minimum Operating Voltage（VDDmin）on
チップ太陽電池駆動 287mV, 13.3MHz リングオ
Block Size of 90-nm CMOS Ring Oscillators and
シレータ ," 電子情報通信学会ソサイエティ大会 ,
Its Implications in Low Power DFM," IEEE
C-12-36，鳥取，2007 年 9 月 .
International Symposium on Quality Electronic
[10] 宮本喜生，高宮　真，桜井貴康 , "UWB インパル
Design（ISQED）
, San Jose, USA, pp. 133-136,
ス無線向けパルス生成回路," 電子情報通信学会ソ
March 2008.
シンポジウム・研究会・大会等発表
[1] S . N a k a n o , T . S e k i t a n i , S . T a k a t a n i , M .
サイエティ大会 , C-12-37，鳥取，2007 年 9 月 .
[11] 中 村 安 見 , 高 宮　真 , 桜 井 貴 康 , " 高 圧 電 源 線
を用いたオンチップ電源線ノイズキャンセラ
と そ の 設 計 ," 電 子 情 報 通 信 学 会， 信 学 技 報 ,
Takamiya, T. Sakurai and T. Someya, " Printed
ICD2007-143, pp. 22-27, 東京，2008 年 1 月 .
Plastic Switch Array for the Application to
[12] 池内克之，稲垣賢一，高宮　真，桜井貴康 , " 容
High Power Electronics," Material Research
量結合非接触コネクタを実現する集積回路の検
Society（MRS）Spring Meeting. Symposium,
討 ," 電子情報通信学会総合大会 , C-12-8，北九州，
N8.9, San Francisco, USA, April 2007.
2008 年 3 月
[2] T. Someya, T. Sekitani, Y. Noguchi, S. Nakano,
[13] 金ヒョンギョン，稲垣賢一，高宮　真，桜井貴康 ,
S. Takatani, M. Takamiya and T. Sakurai, "
" チップ間非接触容量結結・誘導結合共用インター
Printed Organic Transistors for Large-area
フェイス回路の可能性の検討," 電子情報通信学会
Sensors and Actuators," Material Research
総合大会 , C-12-9，北九州，2008 年 3 月
Society（MRS）Spring Meeting. Symposium,
O10.6, San Francisco, USA, April 2007.
[3] 高 宮　真 , " 有機トランジスタ集積回路 の 最 新
開発動向 ," 電子材料 , 第 46 巻 , 第 7 号 , pp. 38-42,
2007 年 7 月 .
[14] 童　大 亮， 稲 垣 賢 一， 高 宮　真， 桜 井 貴 康 ,
"CMOS イメージャ回路の低電圧化の検討 ," 電子
情報通信学会総合大会 , C-12-24，北九州，2008 年
3月
[15] 柳　至善，新山太郎，高宮 真，桜井貴康 , " バル
[4] 川口　博 , 高宮　真 , 関谷　毅 , 宮本喜生 , 野口
ク CMOS プロセスで作製したオンチップ太陽電
儀晃 , 染谷隆夫 , 桜井貴康 , " 有機トランジスタと
池の SOI との比較と光センサへの応用 ," 電子情報
プラスチック MEMS スイッチを集積化した無線
通信学会総合大会 , C-12-26，北九州，2008 年 3 月
31
4
章
研究報告
[10] T. Niiyama, P. Zhe, K. Ishida, M. Murakata,
4-4
第
Communication Sheet," IEEE International
[16] 安福　正，石田光一，高宮　真，竹内　健，桜
井貴康 , " オンチップ昇圧向けブーストコンバー
[5] Liem T. Nguyen, Kiyoto Ito, and Tadashi
タにおけるインダクタの寄生抵抗の影響 ," 電子
Shibata, "A Compact and Power-Efficient
情報通信学会総合大会 , C-12-32，北九州，2008 年
Implementation of Rank Order Filters Using
3月
Time-Domain Digital Computation Technique,"
[17] 石田光一，安福 正，高宮 真，竹内 健，桜井貴康 ,
" オンチップ昇圧向けブーストコンバータにおけ
る MOS ダイオード損失の検討 ," 電子情報通信学
会総合大会 , C-12-33，北九州，2008 年 3 月
accepted for publication in Japanese Journal of
Applied Physics.
[6] T r o n g T u B u i a n d T a d a s h i S h i b a t a , " A
Compact Bell-Shaped Analog Matching Cell
[18] 稲垣賢一，ダナルドノアントノ，高宮　真，桜
Module for Digital-Memory-Based Associative
井貴康 , " オンチップサンプリングオシロスコー
Processors," accepted for publication in
プ内タイミング生成回路用タイミング分解能測
Japanese Journal of Applied Physics.
定回路 ," 電子情報通信学会総合大会 , C-12-38，北
九州，2008 年 3 月
4-4
September 2007.
[7] Y u s u k e N i k i , Y a s u o M a n z a w a , S a t o s h i
Kametani, and Tadashi Shibata, "A Moving-
[19] 朴　哲，新山太郎，高宮　真，桜井貴康 , " リン
Object-Localization Hardware Algorithm
グオシレータを用いた 90nmCMOS 論理ゲートの
Employing OR-Amplification of Pixel Activities,"
動作下限電源電圧の実測," 電子情報通信学会総合
accepted for publication in Japanese Journal of
大会 , C-12-39，北九州，2008 年 3 月
Applied Physics.
ビキタスエレクトロニクスに向けた直流電源・
国際学会プロシーディング
4
信号線共用 LSI 回路技術の検討 ," 電子情報通信学
[1] J i a H a o a n d T a d a s h i S h i b a t a , " A S p e e d
第
32
[20] 柵木雄介，中村安見，高宮　真，桜井貴康 , " ユ
章
研究報告
会総合大会 , C-12-52，北九州，2008 年 3 月
Adaptive Ego-Motion Detection System
Using Edge-Histograms Produced by Variable
柴田・三田研究室
学会誌
[1] 高田謙，早川仁，柴田直，
「連想プロセッサアー
Graduation Method," in proceedings of the
5th European Signal Processing Conference
（EUSIPCO 2007）, pp. 1590-1594, Poznan, Poland,
Sep. 3-7, 2007.
キテクチャに基づく逐次データソーティング
[2] Y a s u f u m i S u z u k i a n d T a d a s h i S h i b a t a ,
VLSI」電子情報通信学会論文誌 C　Vol.J90-C,
"Validating Directional Edge-Based Image
No.5, pp. 417-427.（2007）
Feature Representations in Face Recognition
[2] Y a s u f u m i S u z u k i a n d T a d a s h i S h i b a t a ,
by Spatial Correlation-Based　Clustering,"
“Hardware Architecture for Pseudo-Two-
in Proceedings of the 15th European Signal
Dimemsional　Hidden-Markov-Model-Based
Processing Conference（EUSIPCO 2007）
, pp.
Face Recognition Systems Employing Laplace
1940-1944, Poznan, Poland, Sep. 3-7, 2007.
Distribution Functions,” Japanese Journal of
[3] Liem T. Nguyen, Kiyoto Ito, and Tadashi
Applied Physics, Vol.46, No.4B, pp. 2265-2270,
Shibata, "A Compact and Power-Efficient
April 2007.
Implementation of Rank Order Filters Using
[3] Jun Chen and Tadashi Shibata, “A Hardware-
Time-Domain Digital Computation Technique,"
Implementation-Friendly Pulse-Coupled
in Extended Abstracts of the 2007 International
Neural Network Algorithm for Analog Image-
Conference on Solid State Devices and
Feature-Generation Circuits,” Japanese Journal
Materials（SSDM 2007）, pp. 494-495, Tsukuba,
of Applied Physics, Vol.46, Part 1, No.4B, pp.
Japan, Sep. 18-21, 2007.
2271-2277, 2007.
[4] T r o n g T u B u i a n d T a d a s h i S h i b a t a , " A
[4] Hideo Yamasaki and Tadashi Shibata, “A Real-
Compact Bell-Shaped Analog Matching Cell
Time Image-Feature-Extraction and Vector-
Module for Digital-Memory-Based Associative
Generation VLSI Employing Arrayed-Shift-
Processors," in Extended Abstracts of the 2007
Register Architecture,” IEEE Journal on Solid
International Conference on Solid State Devices
State Circuits, Vol. 42, No.9, pp. 2046-2053,
a n d M a t e r i a l s （S S D M 2007）, p p . 496-497,
Tsukuba, Japan, Sep. 18-21, 2007.
[5] Y u s u k e N i k i , Y a s u o M a n z a w a , S a t o s h i
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14-15, 2008.
Kametani, and Tadashi Shibata, "A Moving-
[12] Robert Grou-Szabo and Tadashi Shibata, "Blind
Object-Localization Hardware Algorithm
Image Compression History Determination
Employing OR-Amplification of Pixel Activities,"
Using Dynamic Thresholding", in 2008 IEEE
in Extended Abstracts of the 2007 International
International Conference on Acoustics, Speech,
Conference on Solid State Devices and
and Signal Processing（ICASSP）, pp. 1005-1008,
Materials（SSDM 2007）
, pp. 1062-1063, Tsukuba,
Las Vegas U.S.A., March 30-April 4, 2008.
Japan, Sep. 18-21, 2007.
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その他研究会
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菅原聡，高木信一，中野義昭，「Si 上 III/V 族化
Y. Urino, H. Uetsuka and Y. Nakano, "Bit
合物半導体の選択 MOVPE における初期核発生
rate transparentoptical burst switching and
過程の観察と制御」，第 68 回応用物理学会学術講
contention resolving wavelength conversion,"
演会，北海道工業大学，2007 年 9 月 .
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08）
, San Diego, March 2008（Invited）
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ン，武田浩司，塩田倫也，杉山正和，中野義昭，
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著書
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[60] 高木信一 , 表面物性工学ハンドブック第 2 版（第
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の将来）丸善 , 2007
海道工業大学，2007 年 9 月 .
[69] 入沢寿史，沼田敏典，平下紀夫，守山佳彦，中払周，
手塚勉，杉山直治，高木信一 ,「立体酸化濃縮法
[61] S. Takagi, “Strained-Si CMOS Technology”,
を用いて作製した Ge 細線 MOSFET」，第 68 回応
“Advanced Gate Stacks for High-Mobility
用物理学会学術講演会，北海道工業大学，2007
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年9月.
Athanasios Dimoulas, Evgeni Gusev, Paul. C.
4-4
[68] 種 村 拓 夫， 竹 中 充， ア ブ ド ゥ ラ ー・ ア ル ア ミ
[70] 入沢寿史，沼田敏典，豊田英二，平下紀夫，手塚勉，
McIntyre and Marc Heyns）
, Springer Series in
杉山直治，高木信一 ,「酸化膜信頼性に与えるチャ
Advanced Microelectronics 27, 2007, Springer
ネルひずみの効果（1）-TDDB への影響 -」
，第
（ISBN-10 3-540-71490-1）
68 回応用物理学会学術講演会，北海道工業大学，
2007 年 9 月 .
シンポジウム・研究会・大会等発表
4
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杉山直治，高木信一 , “酸化膜信頼性に与えるチャ
ノロジー ～ Ge/III-V 族半導体チャネル高性能
ネルひずみの効果（2）─ NBTI への影響─」
，第
CMOS 技術 ～ “, 2007 年国際固体素子・材料コン
68 回応用物理学会学術講演会，北海道工業大学，
ファレンス（SSDM）ショートコース「Emerging
2007 年 9 月 .
第
38
章
研究報告
Silicon Technology」
, 2007 年 9 月 18 日，つくば国
際会議場 , p. 55-82
[63] Sanjeewa Dissanayake, Hiroshi Kumagai,
Yusuke Shuto, Satoshi Sugahara and Shinichi
[71] 入沢寿史，沼田敏典，豊田英二，平下紀夫，手塚勉，
[72] 臼田宏治 , 入沢寿史 , 手塚勉 , 守山佳彦 , 平下紀夫 ,
高木信一 ,「NBD 法によるひずみ層メサ端部にお
けるひずみ緩和の評価」，第 68 回応用物理学会学
術講演会，北海道工業大学，2007 年 9 月 .
Takagi, （
“ 110） s u r f a c e U l t r a - t h i n G O I
[73] 平下紀夫 , 守山佳彦 , 中払周 , 手塚勉 , 杉山直治 ,
p-MOSFETs Fabricated by Ge Condensation
高木信一 ,「酸化濃縮過程での高 Ge 濃度 SGOI 基
Method,” 第 68 回応用物理学会学術講演会，北海
板の塑性変形　1. すべり変形」，第 68 回応用物理
道工業大学，2007 年 9 月 .
学会学術講演会，北海道工業大学，2007 年 9 月 .
[64] Sanjeewa Dissanayake, Yusuke Shuto, Satoshi
[74] 平下紀夫 , 守山佳彦 , 中払周 , 手塚 勉 , 杉山直治 ,
Sugahara, Mitsuru Takenaka and Shinichi
高木信一 ,「酸化濃縮過程での高 Ge 濃度 SGOI 基
Takagi, “Effect s of annealing on（110）GOI
板の塑性変形　2. 面欠陥形成機構」，第 68 回応用
layers fabricated by Ge condensation method,”
物理学会学術講演会，北海道工業大学，2007年9月.
第 68 回応用物理学会学術講演会，北海道工業大
[75] 池田圭司，田岡紀之，山下良美，原田真臣，鈴
学，2007 年 9 月 .
木邦広，山本豊二，杉山直治，高木信一 ,「NiSi
[65] 松原寛，笹田崇，竹中充，高木信一，
「GeO2/Ge
FUSI ゲートを用いたメタル S/D Ge チャネル
MIS 界面における界面準位密度のエネルギー依
pMOSFET の高移動度実証」，第 68 回応用物理学
存性に与える界面形成方法の影響」
，第 68 回応用
会学術講演会，北海道工業大学，2007 年 9 月 .
物理学会学術講演会，
北海道工業大学，
2007年9月.
[66] 星井拓也，出浦桃子，杉山正和，中根了昌，菅原聡，
[76] 水野智久，入沢寿史，守山佳彦，平下紀夫，手塚勉，
杉山直治 ,　高木信一 ,「（110）面非等方ひずみ
竹中充，中野義昭，高木信一，
「微小孔を介した
Si/SiGe 層の正孔移動度向上機構」，第 68 回応用
Si 基板上 InGaAs 成長におけるモフォロジー向
物理学会学術講演会，北海道工業大学，2007年9月.
上」
，第 68 回応用物理学会学術講演会，北海道工
[77] 田岡紀之 , 山下良美 , 原田真臣 , 池田圭司 , 山本豊
業大学，2007 年 9 月 .
[67] 出浦桃子，杉山正和，星井拓也，中根了昌，竹中充，
二 , 杉山直治 , 高木信一 ,「多数および少数キャリ
アに応答する Ge MIS 界面準位の共存の実験的検
証」
，第 68 回応用物理学会学術講演会，北海道工
業大学，2007 年 9 月 .
学理工学部，2008 年 3 月 .
[88] 松原寛，笹田崇，竹中充，高木信一，「熱酸化に
[78] 杉山直治，沼田敏典，平下紀夫，入沢寿史，高
より作製された GeO2/GeMIS 構造における界面
木信一 ,「ひずみ Si － MOSFET における閾値電
準位密度の酸化温度依存性」，第 55 回応用物理学
圧のばらつき特性解析」
，第 68 回応用物理学会学
関係連合講演会，日本大学理工学部，2008 年 3 月 .
術講演会，北海道工業大学，2007 年 9 月 .
[89] 森井清仁，Sanjeewa Dissanayake，田辺聡，中
[79] 山本豊二，原田真臣 , 山下良美 ,　田岡紀之 , 杉山
根了昌，竹中充，菅原聡，高木信一，
「メタルソー
直治 , 高木信一 ,「ゲート／チャネル間容量特性に
ス・ドレイン n チャネル GOI MOSFET のチャネ
対する生成再結合リーク電流の影響」
，第 68 回応
ル電子移動度測定」，第 55 回応用物理学関係連合
用物理学会学術講演会，北海道工業大学，2007
講演会，日本大学理工学部，2008 年 3 月 .
年9月.
[90] 星井拓也，出浦桃子，杉山正和，中根了昌，菅原聡，
[80] 原田真臣，山本豊二，山下良美，田岡紀之，木
竹中充，中野義昭，高木信一，「Si（111）基板上
曽修，池田圭司，杉山直治，高木信一 ,「リーク
への InAs ピラーの形成」，第 55 回応用物理学関
電流を考慮した Ge pMISFET の移動度抽出」，第
係連合講演会，日本大学理工学部，2008 年 3 月 .
68 回応用物理学会学術講演会，北海道工業大学，
2007 年 9 月 .
[91] 中川翔太，横山正史 , 市川磨 , 秦雅彦 , 田中雅
明 , 竹中充，高木信一，「InAlAs 選択酸化による
とシリコンの融合で拓く先端デバイス ~ Si 上の
関係連合講演会，日本大学理工学部，2008 年 3 月 .
Ge/III-V チャネル CMOS を核とした Everything
[92] 中北 要佑，中根 了昌，竹中 充，高木 信一，
「Ge
On a Chip の夢 “,「先端知機能材料デバイスラボ・
酸化膜 MOS 界面を用いた Ge p-MOSFET の作
フォーラム 2007」
, 2007.11.16, 武田ホール
製」，第 55 回応用物理学関係連合講演会，日本大
[82] 高木信一 , “高移動度チャネル MOS トランジスタ
技術の現状と将来（プレナリートーク）“,「ゲー
学理工学部，2008 年 3 月 .
[93] 田辺聡，中北要佑，原田智之，S.Dissanayake，
トスタック研究会　―材料・プロセス・評価の
中 根 了 昌， 竹 中 充， 菅 原 聡， 高 木 信 一，
「GOI
物理―」
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価」，第 55 回応用物理学関係連合講演会，日本大
[83] 杉山直治，手塚勉，入沢寿史，平下紀夫，守山佳彦，
学理工学部，2008 年 3 月 .
臼田宏治，高木信一 , “グローバルひずみ基板を
[94] 杉山正和，出浦桃子，星井拓也，山本剛久，幾
用いたひずみチャネル MOSFET の現状と課題”,
原雄一，田尻寛男，坂田修身，木村滋，中根了
薄膜第131委員会・154合同研究会
（第62回研究会）
昌，竹中 充，菅原聡，高木信一，中野義昭，
「微
『極微細トランジスター薄膜・界面技術』, 2 月 27
日（水）
[84] 山本豊二，山下良美，原田正臣，池田圭司，鈴
小領域選択 MOVPE により作製した Si（111）面
上 InGaAs の構造解析」，第 55 回応用物理学関係
連合講演会，日本大学理工学部，2008 年 3 月 .
木邦広，杉山直治，田岡紀之，木曽修，高木信
[95] 出浦桃子，星井拓也，杉山正和，中根了昌，竹
一 , “Ge チャネル MOS トランジスタの課題とサ
中充，菅原聡，高木信一，中野義昭，「微小領域
ブ 100nm PMOS 動作実証”, 電気学会・電子デバ
選択 MOVPE における Si 上 InGaAs の横方向成
イス研究会 , テーマ「超高速デバイス・回路技術」,
長に対する Ga 組成の影響」，第 55 回応用物理学
2007/3/6-7, NTT 水上保養所「紫明荘」
関係連合講演会，日本大学理工学部，2008 年 3 月 .
[85] 竹中充，杉山正和，中野義昭，高木信一，「高性
[96] 杉山直治，沼田敏典，平下紀夫，入沢寿史，高
能 Ge nMOSFET に向けた MOVPE による砒素気
木信一，「ひずみ Si － MOSFET における閾値電
相ドーピング」
，第 55 回応用物理学関係連合講演
圧ばらつきの素子サイズ依存性」，第 55 回応用物
会，日本大学理工学部，2008 年 3 月 .
理学関係連合講演会，日本大学理工学部，2008
[86] 灰本隆志，竹中充，高木信一，
「SiO2 蒸着膜を用
いた InP MIS 界面特性」
，第 55 回応用物理学関係
連合講演会，日本大学理工学部，2008 年 3 月 .
年3月.
[97] 手塚勉 , 豊田英二 , 入沢寿史 , 中払周 , 村山健 , 平
下紀夫 , 守山佳彦 , 杉山直治 , 田岡紀之 , 山下良美 ,
[87] 笹田崇，松原寛 ,，竹中充，高木信一，
「GeO2/Ge
木曽修 , 原田真臣 , 山本豊二 , 高木信一，「高温水
MIS 界面における界面準位密度の面方位依存
素エッチングによる SOI および SGOI-Fin 幅揺ら
性」
，第 55 回応用物理学関係連合講演会，日本大
ぎの低減」，第 55 回応用物理学関係連合講演会，
4-4
39
4
章
研究報告
III-V MOS 界面構造の形成」，第 55 回応用物理学
第
[81] 高木信一 , 竹中充 ,　杉山正和 , “異種半導体材料
日本大学理工学部，2008 年 3 月 .
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，第 55
第
章
研究報告
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4-4
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部，2008 年 3 月 .
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IEEE Journal of Solid-State Cirsuits, vol. 42, NO.
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板の塑性変形　3. 正孔の発生」
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学関係連合講演会，
日本大学理工学部，
2008年3月.
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capacitors using mirror image effects," IEICE
平下紀夫，
守山佳彦，
「TaN ゲート及び NiSiGe ソー
Trans. Electron, vol.E90-C no.12 pp. 2237-2244
スドレイン SGOI-MISFET に於けるホール移動度
Dec 2007.
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，第 55 回応用物理学関係連合
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九州）2007 年 11 月
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年 11 月
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LSI ワークショップ（北九州）2007 年 11 月
electronics,” Proceedings of COE Symposium on
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器”, 第 11 回システム LSI ワークショップ（北九州）
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2007 年 11 月
[4] 石橋 , 藤島 , “シールドつき MIM キャパシタに対
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子情報通信学会技術研究報告 , vol.106, no.550, pp.
アナログ RF 研究会（千葉）2007 年 11 月
41
4
章
研究報告
Millimeter-Wave Transceiver," 2007 IEEE
短縮”, 第 12 回シリコンアナログ RF 研究会（群馬）
4-4
第
[9] M. Fujishima, "New Architecture for CMOS
[10] 乾 , 藤島 , “伝送線路の曲げ部分における実効長の
けるインダクタの寄生抵抗の影響（Influence
紀要，その他
of Parasitic Resistance of Inductors in Boost
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竹内研究室
研究論文
年3月.
[2] 石田光一 , 安福正 , 高宮真 , 竹内健 , 桜井貴康 , “オ
ンチップ昇圧向けブーストコンバータにおける
MOS ダイオード損失の検討（An Investigation
国際会議
on Diode Loss in On-chip Boost Converter）
”, 電
子情報通信学会総合大会 , 2008 年 3 月 .
[1] Ken Takeuchi, “NAND successful as a media
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国内学会，研究会等
[1] 安福正 , 石田光一 , 高宮真 , 竹内健 , 桜井貴康 ,
“オンチップ昇圧向けブーストコンバータにお
4-4
第
42
章
研究報告
4
紀要，その他
著書
4. 5　特許・受賞等
藤田研究室
受賞
藤島研究室
受賞
[1] 石川 悠司 , “オートマトンのグラフ探索に基づく
[1] 第 9 回 LSI IP デザイン・アワード
実用的オンチップ通信プロトコル変換器合成手
IP 賞
法 ,” 修士論文 , 工学系研究科長賞 , 2008 年 3 月 .
「ミリ波 CMOS トランシーバ回路」
ライ・チー・ホン，高野　恭弥，藤島　実
[2] 森下 賢志 , “準形式的モデル検査のハードウェア・
ソフトウェア協調実行による高速化 ,” 卒業論文 ,
[2] STARC シンポジウム
東京大学工学部長賞 , 2008 年 3 月 .
優秀ポスタ賞
「CMOS オンチップバランと物理レイアウトの自
動設計」
高宮研究室
特許
[1] 桜井貴康，高宮　真，新山太郎，濱田基嗣，間
最優秀ポスタ賞
「パルス注入同期型周波数逓倍器」
高野 恭弥，本良 瑞樹，藤島　実
島秀明 , " 半導体集積回路装置 ," 2007 年 4 月出願 .
[3] 第 11 回システム LSI ワークショップ
[4] 電子情報通信学会
用いた半導体ウエハの検査装置," 2007年9月出願.
学術奨励賞
「58.8/39.2GHz デュアルモード CMOS 周波数分
受賞
周器」
[1] 新山太郎 , " 電源電圧 0.3V に向けた超低消費電力
本良 瑞樹
ロジック LSI に関する研究 ," 東京大学大学院工学
系研究科電気電子工学専攻優秀修士論文賞 , 2008
年3月.
高木・竹中研究室
受賞
[1] Sanjeewa Dissanayake，第 22 回（2007 年春季）
応用物理学会講演奨励賞，“酸化濃縮法により作
製された超薄膜（110）面 GOI p-MOSFET”
[2] 高木信一，
第 29 回応用物理学会論文賞（2007 年度）
解説論文賞，
”Si 系高移動度 MOS トランジスタ技
術”, 応用物理 第 74 巻，第 9 号，p. 1158-1170（2005）
竹内研究室
特許
■米国登録特許
[1] Tomoharu Tanaka, Hiroshi Nakamura, Ken
Takeuchi, Riichiro Shirota, Fumitaka Arai and
Susumu Fujimura, “Nonvolatile semiconductor
memory device”, U.S.P. 7,224,612, May 29, 2007.
[2] Ken Takeuchi, “Nonvolatile semiconductor
memory device”, U.S.P. 7,224,617, May 29, 2007.
[3] Ken Takeuchi, “Non-volatile semiconductor
memory device”, U.S.P. 7,242,616, July 10, 2007.
[4] Ken Takeuchi, “Non-volatile semiconductor
柴田・三田研究室
受賞
memory device”, U.S.P. 7,269,073, September 11,
2007.
[5] Takuya Futatsuyama and Ken Takeuchi, “Level
[1] 濱口洋平 丸文研究交流財団 国際交流助成
shifter circuit and semiconductor memory
device”, U.S.P. 7,274,603, September 25, 2007.
21st IEEE International Conference on Micro
Electro Mechanical System
[6] Tomoharu Tanaka, Hiroshi Nakamura, Ken
Takeuchi, Riichiro Shirota, Fumitaka Arai and
Susumu Fujimura, “Nonvolatile semiconductor
memory device”, U.S.P. 7,310,270, December 18,
43
4
章
研究報告
田守宏，宮田宗一 , " プローブカード及びこれを
4-5
第
[2] 桜井貴康，高宮　真，稲垣賢一，飯塚邦彦，嘉
乾千乗，萬澤康雄
2007.
March 11, 2008.
[7] Ken Takeuchi, Tamio Ikehashi and Toshihiko
Himeno, “Non-volatile semiconductor memory”,
■日本登録特許
U.S.P. 7,313,022, December 25, 2007.
[1] Ken Takeuchi and Tomoharu Tanaka, “Voltage
[8] Kazushige Kanda, Kenichi Imamiya, Hiroshi
generating circuit,” J.P. 3,954,245, May 11, 2007.
Nakamura, Ken Takeuchi and Tamio Ikehashi,
[2] K e n T a k e u c h i a n d T o m o h a r u T a n a k a ,
“Semiconductor device, nonvolatile memory,
“Semiconductor memory device,” J.P. 3,961,989,
system including a plurality of semiconductor
May 25, 2007.
memories, electric card including semiconductor
[3] K o j i H o s o n o , H i r o s h i N a k a m u r a , K e n
device or nonvolatile semiconductor memory,
Takeuchi and Kenichi Imamiya, “Nonvolatile
and electric device with which this electric card
semiconductor memory device,” J.P. 3,983,969,
can be used”, U.S.P. 7,317,652, January 8, 2008.
July 13, 2007.
[9] Yasushi Kameda, Ken Takeuchi, Hitoshi Shiga,
[4] K e n T a k e u c h i , H i r o s h i N a k a m u r a a n d
Takuya Futatsuyama and Koichi Kawai, “Non-
Tomoharu Tanaka, “Semiconductor memory
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device,” J.P. 3,993,581, August 3, 2007.
7,327,616, February 5, 2008.
[10] Hiroshi Watanabe, Hiroshi Nakamura, Kazuhiro
[5] K e n T a k e u c h i , H i r o s h i N a k a m u r a a n d
Tomoharu Tanaka, “Voltage bias circuit,” J.P.
Shimizu, Seiichi Aritome, Toshitake Yaegashi,
44
Yuji Takeuchi, Kenichi Imamiya, Ken Takeuchi
[6] Ken Takeuchi, Koji Sakui and Tomoharu
and Hideko Oodaira, “Nonvolatile semiconductor
Tanaka, “Nonvolatile semiconductor memory
4
memory,” U.S.P. 7,332,762, February 19, 2008.
device,” J.P. 4,021,806, October 5, 2007.
第
4-5
3,993,582, August 3, 2007.
章
研究報告
[11] Ken Takeuchi, Tomoharu Tanaka and Noboru
[7] Koji Hosono, Muneo Ito and Ken Takeuchi,
Shibata, “Nonvolatile semiconductor memory
“Internal voltage generating circuit and
having plural data storage portions for a bit line
semiconductor memory,” J.P. 4,031,142, October
connected to memory cells”, U.S.P. 7,342,825,
26, 2007.

第9章 マイコン独立戦争

(山田) The 4th International Conference on Group IV Photonics

SILVERdesignaward D

AMS Design Service - 日本ケイデンス・デザイン・システムズ社

Aviacomm社製RF CMOS トランシーバーの新製品3種を

光学系設計技術部会 講演要旨

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2011 年度 卒業論文 指導教員花川典子教授 視覚障害者の

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