メモリの選択 - Altera

1. メモリの選択
6? 2012?
EMI_DG_001-5.0
EMI_DG_001-5.0
この章では、強みと弱みに基づいて高速メモリの選択基準の一部について、そして
これらのメモリとインタフェース可能な様々な Altera® FPGA デバイスについて説明し
ます。また、この章では、メモリ・コンポーネントの機能を説明し、これらのメモ
リが使用されているいくつかの一般的なアプリケーションを提供します。
アルテラの IP は、メモリでサポートされるすべての機能をサポートする場合と、サ
ポートしない場合があります。
f アルテラの FPGA でサポートされる最大パフォーマンスについて詳しくは、アルテラ
のウエブサイトの「外部メモリ・インタフェース・スペック・エスティメーター」
を参照してください。
メモリの概要
システム・アーキテクトは、アーキテクチャ、アルゴリズム、および使用可能なコ
ンポーネントの機能の範囲という高パフォーマンスのシステム・アプリケーション
で複雑な多くの問題を解決する必要があります。一般的に、システム性能のボトル
ネックと課題がそのメモリ・アーキテクチャ内に存在するので、これらのアプリ
ケーションの基本的な問題の一つはメモリです。外部メモリにより高い速度が必要
になるので、シグナル・インテグリティは困難になります。新しいデバイスは、こ
の問題を回避するためにいくつかの機能を追加しました。アルテラの FPGA は、専用
の I/O 回路、様々な I/O 規格のサポート、および専用の IP (Intellectual Property) と共に
これらの進歩をサポートします。
外部メモリ・デバイスを選択すると、以下の要素を考慮する必要があります。
■
帯域幅およびスピード
■
コスト
■
データ・ストレージのサイズと容量
■
レイテンシ
■
消費電力
単一のメモリ・タイプはすべての領域に優れることはできないため、システム・
アーキテクトは、デザインに適切なバランスを決定する必要があります。
© 2012 年 Altera Corporation. All rights reserved. ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and
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ISO
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外部メモリ・インタフェース・ハンドブック
Volume 2：デザイン・ガイドライン
2012 年 6 月
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1‒2
第 1 章：メモリの選択
メモリの概要
表 1–1 に、高速メモリとその特性の 2 つの一般的なタイプを示します。
表 1‒1. DRAM および SRAM の違い
メモリ・
タイプ
DRAM
説明
コンデンサと単一のトランジ
スタで構成されたダイナミッ
ク・ランダム・アクセス・メ
モリ (DRAM) セルです。DRAM
メモリは、データを保持する
ために定期的にリフレッシュ
される必要があります。その
結果、全体的な効率性は低く
なり、コントローラはより複
雑になります。
帯域幅と
スピード
低帯域幅は
スピードを
低下させま
す。
コスト
データ・ス
トレージの
サイズと容
量
消費電力
レイテンシ
低コスト
高い
高消費電力高レイテンシ
高帯域幅は、
スピードを
高コスト
加速させま
す。
低い
低消費電力低レイテンシ
一般に、ビットと容量あたり
のコストが重要な場合には
DRAM を選択します。DRAM
はメイン・メモリに広く使用
されています。
SRAM
6 つのトランジスタで構成さ
れたスタティック・ランダ
ム・アクセス・メモリ
（SRAM）セルです。トランジ
スタは電源を切らない限り
データを保持続けるため、
SRAM はリフレッシュされる
必要はありません。
一般に、スピードが容量より
も重要な場合に SRAM を選択
します。SRAM はキャッ
シュ・メモリに広く使用され
ています。
DDR、DDR2、および DDR3 SDRAM
この項では、DDR、DDR2、および DDR2 SDRAM の機能について説明し、比較しま
す。
DDR SDRAM
DDR SDRAM は、クロック・サイクルあたりの 2 回のデータ転送を持つ 2n のプリ
フェッチ・アーキテクチャです。リードおよびライトの動作では、データ・ピン DQ
のグループに関連付けられているシングル・エンド・ストローブ DQS を使用します。
DQS と DQ はどちらも双方向ポートです。アドレス・ポートは、リードおよびライトの
動作で共有されます。
外部メモリ・インタフェース・ハンドブック
Volume 2：デザイン・ガイドライン
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第 1 章：メモリの選択
メモリの概要
1‒3
デスクトップ・コンピューティング市場は、主流のコモディティ製品としてダブル・
データ・レート（DDR）SDRAM を位置づけています。これにより、このメモリが非
常に低コストであることを意味します。また、DDR SDRAM は高密度と低消費電力で
す。他の高速メモリと比較して、DDR SDRAM はより高いレイテンシがあります。バ
ス・サイクルは長く、より複雑になりますが、ピン・カウントを減少できる（コス
トを最小限に抑える）多重アドレス・バスがあります。
DDR2 SDRAM
DDR2 SDRAM は、DDR SDRAM 規格の第 2 世代です。これは、クロック・サイクルあ
たりの 2 回のデータ転送を持つ 4n のプリフェッチ・アーキテクチャ（内部でメモリ
は半分のインタフェース周波数で動作）です。リードおよびライトの動作では、
データ・ピンのグループの DQ に関連付けられているシングル・エンド・ストローブ
DQS または差動ストローブ DQSn を使用することができます。DQS、DQSn、および DQ は
双方向ポートです。アドレス・ポートはリードおよびライトの動作で共有されます。
DDR2 SDRAM は、より高いクロック速度にに起因する帯域幅の増加、On-Die
Termination の DIMM 上のシグナル・インテグリティの改善、および電力を削減する
低電源電圧などの追加機能が含まれています。
DDR3 SDRAM
DDR3 SDRAM は、SDRAM の最新世代です。DDR3 SDRAM は内部的に 8 バンクの
DRAM として構成され、それが高速動作を達成するために 8n のプリフェッチ・アー
キテクチャを使用します。8n のプリフェッチ・アーキテクチャは、I/O ピンでのク
ロック・サイクルごとに 2 つのデータ・ワードを転送するインタフェースと組み合
わされます。シングルのリードおよびライト動作には、内部 DRAM コアのシングル
8n ビット幅、4 つのクロックのデータ転送、および I/O ピンで 2 に対応する n ビット
幅、半クロック・サイクルのデータ転送で構成されます。DDR3 SDRAM は、DIMM、
SODIMM、および RDIMM などのコンポーネントとモジュールとして用意されます。
DDR3 SDRAM は、システム電源の保存、システム性能をさらに高めること、低消費
電力、優れた最大スループットの達成、およびフライ・バイとダイナミック On-Die
Termination でのシグナル・インテグリティの向上により非常に効果的です。
DDR3 SDRAM へのライト動作とリード動作は、バースト動作に対応しています。動
作は、アクティブ・コマンドの登録から開始して、次にリードまたはライト・コマ
ンドで続きます。アクティブ・コマンドと一致するレジスタされたアドレス・ビッ
トは、アクティブにするバンクおよびロウを選択します。BA0 ～ BA2 はバンクを選択
し、A0 ～ A15 はロウを選択します。リードまたはライト・コマンドと一致するレジス
タされたアドレス・ビットは、バースト動作開始カラムの位置を選択し、オート・
プリチャージ・コマンドが発行されること（A10 経由）を決定します。また、モー
ド・レジスタで有効になっている場合、このレジスタされたアドレス・ビットは、
実行時（A12 経由）に 4 モードのバースト・チョップ（BC）または 8 モードのバー
スト・レングス（BL）を選択します。通常の動作の前に、DDR3 SDRAM は電源投入
されなければならず、事前に定義された方法で初期化されます。
差動ストローブの DQS および DQSn は、DDR3 SDRAM に要求され、リードおよびライ
トの動作でデータ・ピンのグループ、DQ、が関連付けられています。DQS、DQSn、お
よび DQ ポートは双方向です。アドレス・ポートは、リードおよびライトの動作で共
有されます。リードおよびライトの動作がバーストで送信されます。DDR3 SDRAM
は 4 モードの BC と 8 モードの BL をサポートします。
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Volume 2：デザイン・ガイドライン
1‒4
第 1 章：メモリの選択
メモリの概要
1
DDR3 SDRAM 高性能コントローラは、メモリ・インタフェースのハーフ・レートで動
作するローカル・インタフェースのみサポートします。
f 詳細については、それぞれの DDR、DDR2、および DDR3 SDRAM のデータシートを参
照してください。
f DDR2 および DDR3 SDRAM IP のパラメータ化について詳しくは、「Implementing and
Parameterizing Memory IP」の章を参照してください。
DDR、DDR2、および DDR3 SDRAM の比較
表 1–2 には、DDR、DDR2、および DDR3 SDRAM の機能を比較します。
表 1‒2. DDR、DDR2、および DDR3 SDRAM の機能 ( その１ )
機能
電圧
集積度
DDR SDRAM
DDR2 SDRAM
DDR3 SDRAM
2.5 V
1.8 V
1.5 V
64 M バイト～
256 M バイト～
4 G バイト
512 M バイト～
1G バイト
8 G バイト
DDR3 SDRAM の利点
17% の DDR または DDR2 からメ
モリ・システム電力の要求が減
少します。
高集積のコンポーネントはメモ
リ・サブシステムを簡素化しま
す。
高いページ・ツー・ヒットの比
率および優れた最大スループッ
トがあります。
内部バンク
4 （ロウとカラム
4 および 8
の個定数）
バンク・イン
タリービング
—
バンク・インタ
バンク・インタリー
リービングが使
ビングが使用可能
用可能
同時動作に非常に有効であると
タイミング・オーバーヘッドを
隠すことができます。
プリフェッチ
2
4
8
低いメモリ・コアのスピード
で、動作周波数が高くなり、消
費電力が低くなります。
スピード
100 to 200 MHz
200 to 533 MHz
300 ～ 1,066 MHz
データ・レートの向上。
最大周波数
DQ ピンあたりの
200 MHz または
400 Mbps
DQ ピンあたり
の 533 MHz ま
たは1,066 Mbps
DQ ピンあたりの
1,066 MHz または
2,133 Mbps
データ・レートの向上。
リード・レイ
テンシ
2、2.5、3 クロッ
ク
3、4、5 クロッ
ク
ハーフ・クロックの設定を排除
5、6、7、8、9、10、することで、8n のプリフェッ
および 11
チ・アーキテクチャを可能にし
ます。
付加レイテン
シ (1)
—
0、1、2、3、4
0、CL1、または CL2
ライト・レイ
テンシ
1 クロック
リード・レイテ
5、6、7、または 8
ンシ – 1
コマンド効率を向上させます。
CAS レイテン
シ
2、2.5、3
2、3、4、5
5、6、7、8、9、10
コマンド効率を向上させます。
バースト・レ
ングス
2、4、8
4、8
8
コマンド効率を向上させます。
終端
PCB、VTT への
ディスクリート
VTT へのディスクリー
VTT へのディス
トまたは ODT 並列終
クリートまたは
端。インピーダンス
ODT
出力を制御します。
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Volume 2：デザイン・ガイドライン
8
コマンド効率を向上させます。
シグナリングの向上、PCB レイ
アウトの容易、システム・コス
トの削減。
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第 1 章：メモリの選択
メモリの概要
1‒5
表 1‒2. DDR、DDR2、および DDR3 SDRAM の機能 ( その２ )
機能
DDR SDRAM
DDR2 SDRAM
DDR3 SDRAM
DDR3 SDRAM の利点
すべての DQ、DM、
および DQS と DQSn
信号の RZQ/2Ω、
RZQ/4Ω、または
RZQ/6 Ω の並列 ODT
オプション
DDR3 は外部抵抗 RZQ 信号終端
でキャリブレーションされた並
列 ODT をサポートします。ま
た、DDR3 はダイナミック ODT
もサポートします。
ODT
—
すべての DQ、
DM、および
DQS と DQSn 信
号の 50Ω、
75Ω、または
150 Ω の ODT 信
号のオプション
データ・スト
ローブ
シングル・エン
ド
差動またはシン差動でなけばならな
グル・エンド
い
タイミング・マージンを向上さ
せます。
バランスのとれシリーズまたはデイ
たツリー
ジー・チェイン
DDR3 SDRAM のリードおよびラ
イト・レべリング機能は簡略化
された PCB および DIMM レイア
ウトが可能になります。レべリ
ング・オプションなしの DDR3
を使用することによって、オプ
ションでバランスとれたツリー
を使用することができます。
クロック、ア
ドレス、およ
びコマンド
（CAC）レイア
ウト
バランスのとれ
たツリー
表 1‒2 の注：
(1) アルテラの DDR および DDR2 SDRAM 高性能コントローラは付加レイテンシをサポートしませんが、高性能コントローラ II
は付加レイテンシをサポートします。
QDR、QDR II、および QDR II+ SRAM
QDR（Quad Data Rate）SRAM は、ダブル・データ・レートで同時に実行する独立の
リードおよびライト・ポートがあります。アドレス・バスがまだ共有されていても、
QDR SRAM は、トゥルー・デュアル・ポートです。これによって、メモリの有意に
広帯域幅を与え、単一の双方向データ・バスを使用するときに発生する競合の問題
がなく、バック・ツー・バックのトランザクションができます。ライトおよびリー
ド動作は、アドレス・ポートを共有します。
QDR II SRAM デバイスは、×8、×9、×18、および ×36 のデータ・バス幅構成で使用で
きます。QDR II+ SRAM デバイスは、×9、×18、および ×36 のデータ・バス幅構成で使
用できます。ライト動作とリード動作は、バースト動作に対応しています。
QDR II SRAM のすべてのデータ・バス幅構成は、2 および 4 のバースト・レングスを
サポートします。QDR II+ SRAM は、バースト・レングスの 4 のみサポートします。
QDR II デバイスの Burst-of-two および Burst-of-four、および QDR II+ SRAM デバイスの
Burst-of-four では、いずれのクロック速度でも総帯域幅は同じになります。
メモリ・デバイスによって異なり、QDR II SRAM デバイスのリード・レイテンシは
1.5 クロック・サイクルですが、QDR II+ SRAM デバイスでは 2 または 2.5 クロック・
サイクルです。QDR II+ および Burst-of-four の QDR II SRAM デバイスでは、ライト・
コマンドおよびアドレスはクロックの立ち上がりエッジでクロックされ、ライト・
レイテンシは 1 クロック・サイクルです。Burst-of-two の QDR II SRAM デバイスでは、
ライト・コマンドはクロックの立ち上がりエッジでクロックされ、ライト・アドレ
スはクロックの立ち下がりエッジでクロックされます。したがって、ライト・データ
がライト・コマンドと同時に出力されるためライト・レイテンシは 0 です。
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1‒6
第 1 章：メモリの選択
メモリの概要
QDR II+ および QDR II SRAM インタフェースは、デバイス内部で DLL（Delay-Locked
Loop）を使用して、K と Kn ピンまたは C と Cn ピンに対してデータのエッジを揃えま
す。オプションで DLL をオフにすることができますが、QDR II+ および QDR II SRAM
デバイスの性能は低下します。本書に記載しているすべてのタイミング仕様は、DLL
がオンと仮定したものです。QDR II+ および QDR II SRAM デバイスは、プログラマブ
ルなインピーダンス出力バッファも備えています。これらのバッファは、ZQ ピンを
抵抗 RQ を通して VSS に終端することによって設定できます。RQ の値は必要な出力
インピーダンスの 5 倍でなければなりません。RQ の範囲は、175 Ω から 350 Ω、許
容差 10% でなければなりません。
QDR II/+ SRAM は、必要なリード / ライトの比が 1 対 1 に近いアプリケーションに最
適です。QDR II/+ SRAM は、高いクロック速度に起因する帯域幅の増加、消費電力を
削減する低電圧、およびシグナル・インテグリティを改善する On-Die Termination な
どの追加機能が含まれています。QDR II+ SDRAM は、最新かつ最速の世代です。QDR
II+ および QDR II SRAM インタフェースでは、アルテラは 1.5-V および 1.8-V HSTL I/O
規格の両方をサポートします。
f 詳細については、それぞれのQDRIIおよびQDRII+のデータシートを参照してください。
f QDRII および QDRII+ SRAM IP のパラメータ化について詳しくは、「Implementing and
Parameterizing Memory IP」の章を参照してください。
RLDRAM および RLDRAM II
低減レイテンシ DRAM II（RLDRAM II）は、通信、画像、サーバー・システム、ネッ
トワーキング、および高集積、高メモリ帯域幅、低レイテンシを必要とするキャッ
シュ・アプリケーション用にデザインされた DRAM ベースのポイント・ツー・ポイ
ントのメモリ・デバイスです。RLDRAM II デバイスの高速ランダム・アクセス速度
は、それらを低コストで SRAM デバイスに実現可能な代替デバイスとなっています。
RLDRAM は、8 つの小さなバンクに分割されます。このパーティションは、アドレス
とデータ・ラインの寄生容量を低減し、高速アクセスになり、ランダム・アクセス
の競合の可能性を減らすことができます。また、多くの DRAM メモリは、ランダム・
アクセスをフルサポートするためにアドレス・マルチプレクス方式を使用し、ロウ・
アドレスとカラム・アドレス・デコードの両方を必要とします。そのときに、
RLDRAM は非アドレス・マルチプレクスをサポートすることにより、より多くのピ
ンの犠牲にバス・サイクルを削減します。RLDRAM はより高い動作周波数を利用し、
1.8 V 高速トランシーバ・ロジック（HSTL）規格とダブル・データ・レート (DDR)
データ転送を使用して、非常に高いスループットを提供します。
RLDRAM II デバイスは 2 つのタイプがあります — コモン I/O （CIO）および個別 I/O
（SIO）。CIO デバイスは、ダブル・データ・レート（DDR）SDRAM インタフェースと
同様に、単一のデータ I/O バスを共有します。個別のデータ・リードとライト・バス
の SIO デバイスは、SRAM と同様なインタフェースがあります。
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第 1 章：メモリの選択
メモリの概要
1‒7
DDR SDRAM と比較すると、RLDRAM II はメモリ内の単純なバンク管理と低レイテン
シがあります。RLDRAM II デバイスは、デバイス内に、より効率的なデータ・フロー
を提供するために、ほとんどのメモリ・デバイスに典型的な 4 つのバンクではなく、
8 つのバンクに分割されます。各バンクは、ロウとカラムの個定数があります。一度
にバンクごとの 1 ロウだけアクセスされます。コントローラの代わりに、メモリは
SRAM インタフェースと同様にロウの開閉を制御します。RLDRAM II は、最大
2.4 Gbps の合計帯域幅を提供します。
RLDRAM II は、クロック・サイクルごとに 2 つのデータ転送を実行する DDR 方式を
使用します。RLDRAM II SIO デバイスは、ライト・データ（メモリへの入力）に D ピ
ンを使用し、リード・データ（メモリからの出力）に Q ピンを使用します。そのと
きに、RLDRAM II CIO デバイスは、リード・データおよびライト・データの両方とも
に、双方向データ・ピン（DQ）を使用します。両方のタイプは単方向フリー・ラン
ニング・クロックの 2 ペアを使用します。メモリは、ライト動作中に DK と DK# ピン
を使用し、リード動作中に QK と QK# ピンを生成します。さらに、RLDRAM II は、コ
マンドとアドレスをサンプリングし、QK と QK# のリード・クロックを生成するため
に、CK および CK# ピンのシステム・クロックを使用します。アドレス・ポートはラ
イトおよびリード動作のために共有されます。
RLDRAM II SIO デバイスは、×9 および ×18 のデータ・バス幅構成で使用できる間に
RLDRAM II CIO デバイスは、×9、×18、および ×36 のデータ・バス幅構成で使用できま
す。RLDRAM II CIO インタフェースは、リードおよびライト動作を切り替えるために
バス・ターンアラウンド・タイムの余分なサイクルが必要な場合があります。
ライト動作とリード動作はバースト動作に対応し、RLDRAM II のすべてのデータ・バ
ス幅構成は、2 および 4 のバースト・レングスをサポートします。さらに、×9 およ
び ×18 のデータ・バス幅構成での RLDRAM II デバイスは 8 つのバースト・レングス
をサポートします。
RLDRAM デバイスは、最大 5 つのプログラマブルなコンフィギュレーションの設定
があります。これによって、動作の特定の周波数でインタフェースのロウ・サイク
ル時間、リード・レイテンシ、およびライト・レイテンシを決定することができま
す。
また、RLDRAM II はプログラマブルなインピーダンス出力バッファと On-Die
Termination を提供します。プログラマブルなインピーダンス出力バッファは、イン
ピーダンス・マッチングのためのものであり、25 ohm ～ 60 ohm の出力インピーダ
ンスを生成することが保証されます。On-Die Termination は、動的にリード動作中に
オンになり、ライト動作中にオフになります。システムにこのダイナミック終端の効
果を観察するために、IBIS シミュレーションを実行します。また、IBIS シミュレー
ションは別のドライブ強度、終端抵抗、およびシステム上の容量性負荷の影響を表
示することができます。
RLDRAM II デバイスは、1.5-V HSTL または 1.8-V HSTL I/O 規格のいずれかを使用しま
す。Altera FPGA とインタフェースするために I/O 規格のいずれかを使用できます。
f 詳細については、RLDRAM II のデータシートを参照してください。
f RLDRAM II IP のパラメータ化について詳しくは、「Implementing and Parameterizing
Memory IP」の章を参照してください。
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Volume 2：デザイン・ガイドライン
1‒8
第 1 章：メモリの選択
メモリの選択
LPDDR2
LPDDR2-S は、内部的に、4 または 8 のバンク・メモリとして構成された高速 SDRAM
デバイスです。すべての LPDDR2 デバイスは、システムに入力ピンの数を減らすた
めに、アドレスとコマンド・バス上でダブル・データ・レート・アーキテクチャを
使用します。10 ビットのアドレスとコマンド・バスは、コマンド、アドレス、バン
ク / ロウのバッファ情報が含まれています。各コマンドは、コマンド情報がクロック
の正と負の両方のエッジで転送される間に 1 クロック・サイクルを使用しています。
LPDDR2-S2 および LPDDR2-S4 デバイスは、高速動作を達成するために DQ ピン上で
ダブル・データ・レート・アーキテクチャを使用します。ダブル・データ・レート・
アーキテクチャは、本質的に I/O ピンで DQ あたりの 2 つのデータ・ビットがクロッ
ク・サイクルごとに転送するためにデザインされたインタフェースを持つ 2n/4n プリ
フェッチ・アーキテクチャです。LPDDR2-S2/S4 への単一のリードまたはライト・ア
クセスは、効果的に、単一の 2n ビット幅 /4n ビット幅、内部の SDRAM コアでの 1
クロック・サイクルのデータ転送、および I/O ピンでハーフ・クロック・サイクルの
データ転送の 2/4 に対応する n ビット幅で構成されます。
メモリの選択
高速メモリを選択する際の最初の考慮事項の 1 つは、データ帯域幅です。システム
要件に基づいて、外部メモリへの概算データ・レートを決定する必要があります。
また、他のメモリ属性を考慮する必要があります。例えば、メモリはどのぐらい必
要とするか（集積度）、レイテンシはどのぐらい許容できるか、電力バジェットとは
何か、およびシステムはコスト重視であるかどうかのことです。
表 1–3 に、各テクノロジのメモリ帯域幅、特徴およびターゲット市場を示します。
表 1‒3. メモリの選択の概要 ( その１ )
パラメータ
LPDDR2
DDR3 SDRAM
DDR2 SDRAM
DDR SDRAM
QDR II/+
SRAM
RLDRAM II
32 ビットの帯
域幅 (Gbps) (1)
N/A
34.1
25.6
12.8
25.6
44.8
% の効率での
帯域幅
(Gbps) (2)
N/A
23.9
17.9
9
17.9
38.1
パフォーマン
ス / クロック
周波数
100 ～ 533
MHz
400 ～ 1,066
MHz
100 ～ 200
200 ～ 533 MHz MHz
200 ～ 533
MHz
154 ～ 350
MHz
アルテラ・サ
ポートのデー
タ・レート
最大
1,066 Mbps
最大
2,133 Mbps
最大
1,066 Mbps
最大 400 Mbps
最大 2132
Mbps
最大 1400
Mbps
集積度
64 M バイト
～ 8 G バイト
512 M バイト
～ 8 G バイト、
32 M バイト～
8 バイト
(DIMM)
256 M バイト
～ 1 G バイト、
32 M バイト～
4 G バイト
(DIMM)
128 M バイト
～ 1 G バイト、 288 M バイ
32 M バイト～ト、576 M バ
2 G バイト
イト
(DIMM)
8 ～ 72 M バ
イト
I/O 規格
1.2V
SSTL-15 Class
I、II
SSTL-18 Class
I、II
SSTL-2 Class I、 HSTLII
1.8V/1.5V
HSTL1.8V/1.5V
8、16、32
4、8、16
4、8、16
4、8、16、32
9、18、36
8、9、18、
36
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データ幅
（ビット）
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Volume 2：デザイン・ガイドライン
第 1 章：メモリの選択
メモリの選択
1‒9
表 1‒3. メモリの選択の概要 ( その２ )
パラメータ
LPDDR2
DDR3 SDRAM
DDR2 SDRAM
DDR SDRAM
RLDRAM II
QDR II/+
SRAM
バースト・レ
ングス
4, 8, 16
8
4, 8
2, 4, 8
2, 4, 8
2, 4
バンク数
4, 8
8
8 (>1 GB), 4
4
8
N/A
ロウ / カラ
ム・アクセス
カラム前の
ロウ
カラム前のロ
ウ
カラム前のロ
ウ
カラム前のロ
ウ
ロウとカラム
の組み合わ
せ、または多 N/A
重化のオプ
ション
CAS レイテン
シ (CL)
N/A
5、6、7、8、
9、10
3、4、5
2、2.5、3
4、6、8
N/A
ポストされた
CAS 付加レイ
テンシ (AL)
N/A
0、CL-1、CL-2
0、1、2、3、4 N/A
N/A
N/A
リード・レイ
テンシ (RL)
3、4、5、6、 RL = CL + AL
7、8
RL = CL + AL
RL = CL
1.5、2、お
よび
2.5 ク
RL = CL/CL + 1
ロック・サ
イクル
On-die
termination
N/A
あり
あり
なし
あり
シングル・エ
ンドの双方向
ストローブ
フリー・ラ
フリー・ラン
ンニングの
ニングの差動
リードとラ
リードとライ
イト・ク
ト・クロック
ロック
あり
あり
なし
DDR SDRAM
より高い、
SRAM より小
さい
最高
メイン・メモ
リ、キャッ
シュ・メモ
リ、ネット
ワーキング、
パケット処
理、およびト
ラフィック管
理
キャッ
シュ・メモ
リ、ルータ、
ATM スイッ
チ、パケッ
ト・メモリ、
ルックアッ
プ、および
分類メモリ
データ・スト
ローブ
差動双方向
差動双方向ス
トローブのみ
差動またはシ
ングル・エン
ドの双方向ス
トローブ
リフレッシュ
要件
あり
あり
あり
相対的なコス
ト比較
DDR SDRAM
より高い
現在、DDR2
より低い
市場に受けい
られるとの
低い
DDR SDRAM よ
り小さい
低動作電力
をターゲッ
トにするモ
バイル・デ
バイス
デスクトッ
プ、サー
バー、スト
レージ、LCD、
ディスプレ
イ、ネット
ワーキング、
および通信機
器
デスクトップ、
サーバー、ス
トレージ、
LCD、ディス
プレイ、ネッ
トワーキング、
および通信機
器
ターゲット市
場
デスクトッ
プ、サー
バー、スト
レージ、LCD、
ディスプレ
イ、ネット
ワーキング、
および通信機
器
あり
表 1‒3 の注：
(1) Stratix® IV FPGA でサポートされる最大周波数で 32 ビットのデータ・バスを動作している。
(2) バス・ターンアラウンド、リフレッシュ、バースト・レングス、およびランダム・アクセス・レイテンシを考慮する DDR メ
モリの 70% 効率、および QDR メモリの 85% 効率を想定する。
アルテラは、これらのメモリ・インタフェースをサポートし、物理インタフェース
とコントローラに様々な IP を提供し、リファレンス・デザインを提供します（アル
テラの「外部メモリ・ソリューション・センター」を参照）
。
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外部メモリ・インタフェース・ハンドブック
Volume 2：デザイン・ガイドライン
1‒10
第 1 章：メモリの選択
エンベデッド・プロセッサ・アプリケーションの例の高速メモリ
f アルテラのサポートと様々な高速メモリ・インタフェースの最大パフォーマンスに
ついて詳しくは、アルテラ・ウエブサイトの「外部メモリ・インタフェース・ス
ペック・エスティメーター」ページを参照してください。
エンベデッド・プロセッサ・アプリケーションの例の高速メモリ
エンベデッド・プロセッサ・アプリケーション（デスクトップ・プロセッサを除い
て、プロセッサを使用する任意のシステム）では、通常、非常に低コスト、高集積、
および低消費電力のため、メイン・メモリに DDR SDRAM が使用されます。次世代の
プロセッサがアイドル状態から実行パイプラインを防ぐために、オンチップ・
キャッシュ・メモリにダイ面積に大量の投資を行います。残念ながら、パフォーマン
スのバランス、コスト、および消費電力を考慮しなければならないため、これらの
オンチップ・キャッシュは、サイズに制限されます。多くのシステムでは、外部メ
モリはキャッシュの別のレベルを追加するために使用されます。高パフォーマンス
のシステムでは、キャッシュ・メモリの 3 つのレベルが一般的です：チップ上にレ
ベル 1（8K バイトが一般的）とレベル 2（512 バイト）、およびレベル 3 のオフチッ
プ（2 バイト）。
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第 1 章：メモリの選択
エンベデッド・プロセッサ・アプリケーションの例の高速メモリ
1‒11
ハイエンドのサーバー、ルータ、およびビデオ・ゲーム・システムは、高速かつ低
レイテンシの両方がメモリ・アーキテクチャに必要とする高性能エンベデッド製品
の例です。高度なメモリ・コントローラは、エンベデッド・プロセッサとそのメモ
リ間のトランザクションを管理する必要があります。アルテラの Arria® シリーズと
Stratix シリーズ FPGA が最適に組み込み DQS（ストローブ）位相シフト回路を利用す
ることにより、高度なメモリ・コントローラを実装します。図 1–1 に、エンベデッ
ド・アプリケーションのアルテラの FPGA で使用可能な機能を示します。ここで、
DDR2 SDRAM をメイン・メモリとして使用され、QDR II SRAM または RLDRAM II は外
部キャッシュ・レベルです。
図 1‒1. FPGA を使用するメモリ・コントローラの例
533-Mbps DDR2 SDRAM (1)
DDR2 SDRAM
DIMM
IP available for processor interfaces
such as PowerPC, MIPs, and ARM
Embedded
processor
Altera
FPGA
DDR2 Interface
Processor
Interface
Memory
controller
PCI interface
PCI Master/Target cores capable of
64-bit, 66-MHz 1361 LEs ,
4% of an EP2S30 (5)
350-MHz embedded SRAM (2)
Memory Interface
600-Mbps RLDRAM II (3)
or 1-Gbps QDR II SRAM (4)
RLDRAM II or
QDR II SRAM
[
図 1‒1 の注：
(1) 専用 DQS 回路、ポストアンブル回路、自動位相シフト、および I/O エレメントの 6 レジスタを使用する 533 Mbps の DDR2
SDRAM 動作：790 LE 数、EP2S30 の 3%、および 4 のクロック・バッファ（72 ビット・インタフェースの場合）。
(2) QDR II SRAM などの高速メモリ・インタフェースは、すべての異なるクロック位相とデータ方向を処理するために少なくとも 4
つのクロック・バッファが必要です。
(3) 600 Mbps RLDRAM II 動作：740 の LE 数、EP2S30 の 3%、および 4 のクロック・バッファ（36 ビット幅インタフェースの場合）。
(4) トゥルー・デュアル・ポートおよび 350 MHz 動作などの機能付きのエンベデッド SRAM は、複雑な「ストア・アンド・フォ
ワード」のメモリ・コントローラ・アーキテクチャを可能にします。
(5) Quartus® II ソフトウェアは、アダプティブ・ルックアップ・テーブル（ALUT）数を報告します。LE カウントは ALUT 数に基づ
いています。
RLDRAM II および QDR/QDR II SRAM のターゲット市場の一つは、外部キャッシュ・メ
モリです。RLDRAM II は、SSRAM に近くのリード・レイテンシがありますが、それ
は SDRAM の集積度があります。外部キャッシュ集積度の 16 倍の増加は、SSRAM、
その対 1 RLDRAM II で達成可能です。対照的に、高帯域幅と最小のレイテンシを必要
とするシステムに QDR と QDR II SRAM を考慮してください。アーキテクチャで QDR
と QDR II SRAM のデュアル・ポートの性質は、キャッシュ・コントローラがリード・
データを処理することが可能になり、命令はライトの完全に独立してフェッチしま
す。
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Volume 2：デザイン・ガイドライン
1‒12
第 1 章：メモリの選択
テレコム・アプリケーションの例の高速メモリ
テレコム・アプリケーションの例の高速メモリ
通信ネットワーク・アーキテクチャは複雑になっているため、ハイエンドのネット
ワーク・システムは、複数の 10 Gbps のラインカードを実行し、毎秒テラビットへの
スケーリングするマルチシェルフ・スイッチ・ファブリックに接続します。図 1–2
に、標準的なシステム・ライン・インタフェース・カードの例を示します。これら
のラインカードは、シングル・ポートの OC-192 からマルチポート・ギガビット・
イーサネットまでのインタフェースを提供し、PHY/ フレーマ、ネットワーク・プロ
セッサ、トラフィック・マネージャ、ファブリック・インタフェース・デバイス、
および高速メモリなどのデバイスの数で構成されています。
図 1‒2. 標準的なテレコム・システム・ライン・インタフェース・カード
Telecom line card datapath
Lookup
table
Coprocessor
Lookup
table
Buffer
memory
Pre-processor
Buffer
memory
Buffer
memory
Network
processor
Traffic
manager
PHY/
framer
Pre-processor
Buffer
memory
Network
processor
Traffic
manager
Buffer
memory
Buffer
memory
Switch fabric
interface
パケットが PHY/ フレーマ・デバイスからスイッチ・ファブリック・インタフェース
に横断するように、これらは、混雑を避けるために、データ・パス・デバイス・プ
ロセスがヘッダを処理する（デスティネーションの決定、パケットの分類、および
課金の統計情報の格納）間に、メモリにバッファされ、ネットワークへのパケット
のフローを制御します。通常、DDR/DDR2/DDR3 SDRAM および RLDRAM II は、ネット
ワーク・プロセッサ、トラフィック・マネージャ、およびファブリック・インタ
フェースの大きなバッファ・メモリに使用されます。そして、QDR および QDR II
SRAM は、ルックアップ・テーブル（LUT）オフ・プリプロセッサとコプロセッサに
使用されます。
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Volume 2：デザイン・ガイドライン
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第 1 章：メモリの選択
テレコム・アプリケーションの例の高速メモリ
1‒13
多くのデザインでは、FPGA は、相互運用性とプロセッシングと一緒にデバイスを接
続するか、ASIC デバイスでサポートされていない機能を実装するか、または完全に
デバイスの機能を実装します。アルテラの Stratix シリーズ FPGA は、1 Gbps の LVDS
I/O、高速メモリ・インタフェースのサポート、マルチギガビット・トランシーバ、
および IP コアなどの機能を使用して、トラフィック管理、パケット処理、スイッ
チ・ファブリック・インタフェース、およびコプロセッサの機能を実装します。
図 1–3 に、パケット・バッファリング・アプリケーションにあるこれら機能のいく
つかを示します。ここで、RLDRAM II はパケット・バッファ・メモリに使用され、
QDR II SRAM はコントロール・メモリに使用されます。
図 1‒3. パケット・バッファリング・アプリケーションでの FPGA の例
RLDRAM II
Altera
FPGA (1) , (8)
RLDRAM II
Interface (2)
Dedicated SERDES and DPA (3)
SP14.2i
RX
Differential termination (4)
Core
logic
PCI
Interface (6)
SP14.2i
TX (5)
QDRII SRAM
Interface (7)
QDRII SRAM
図 1‒3 の注：
(1) 例としては、LE の 85% は EP2S90 で使用可能です。
(2) 600 Mbps RLDRAM II 動作：740 LE、EP2S90 の 1%、および 4 クロック・バッファ（36 ビット幅インタフェースの場合）。
(3) 専用のハードウェア SERDES および DPA 回路は、1 Gbps LVDS のクリーンで信頼性の高い実装を可能にします。
(4) 差動終端は、ボード・レイアウトを簡素化し、信号品質を向上させると、Stratix FPGA に内臓されています。
(5) 1 Gbps の可能な SPI 4.2i コア：Rx あたりの 5178 LE、Tx あたりの 6087 LE、ES2S90 の 12%、および 4 クロック・バッファ（個々
のバッファ・モード、32 ビットのデータ・パス、および 10 ロジカル・ポートを使用する両方向の場合）。
(6) 64 ビットの 66 MHz 656 LE の可能な PCI コア、32 ビット・ターゲットの EP2S90 の 1%。
(7) 1 Gbps QDR II SRAM 動作：100 LEs、EP2S90 の 0.1%、および 4 クロック・バッファ（18 ビット・インタフェースの場合）。
(8) Quartus II ソフトウェアはデザインが Stratix II デバイスで使用する ALUT 数を報告することに注意してください。LE カウントは、
これの ALUT 数に基づいています。
通常、SDRAM は、必要な大量のメモリによる高いデータ・レートでバッファリング
するための最良の選択です。いくつかのシステム設計者は、パケット・ヘッダを格
納するための SRAM、およびペイロードを格納するための DRAM を使用して、メモ
リ・アーキテクチャへのハイブリッドのアプローチを使用します。メモリの深度は、
システムのアーキテクチャとスループットに依存します。
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外部メモリ・インタフェース・ハンドブック
Volume 2：デザイン・ガイドライン
1‒14
第 1 章：メモリの選択
改訂履歴
OC-192 ライン・カード（約 10 Gbps）のパケット・バッファリング・アプリケーショ
ン用のバッファ・メモリは、フル・ライン・レートで動作する 20 Gbps のメモリ帯域
幅を必要として、最小の 1 つのライトおよび 1 つのリードの動作を維持することが
できなければなりません。これにより、ヘッダが変更された場合、より多くの帯域
幅が必要です。メモリの帯域幅の要件は、メモリの選択の重要な因子です（表 1–3
を参照）。例としては、バッファ・メモリとして RLDRAM II を使用する単純な 1 次の
計算では、2 つの RLDRAM II の部品（それぞれ 1 つの ×18 と ×36）を必要とする
20 Gbps（300 MHz × 2 DDR × 0.70 効率 ×48 ビット =20.1 Gbps）を維持する 48 ビットの
バス幅が必要です。また、RLDRAM II は、本質的にパリティまたは誤り訂正コード
（ECC）で使用される追加のメモリ・ビットが含まれています。
QDR と QDR II SRAM は、キュー管理およびトラフィック管理アプリケーションでの
コントロール・メモリに有用な帯域幅と低ランダム・アクセス・レイテンシの利点
があります。このメモリの別の標準的な実装は、課金およびパケット統計情報です。
ここで、各パケットは、カウンタがメモリから読み出し、インクリメントされ、そ
してメモリに再書き込みする必要があります。高帯域幅、低レイテンシ、最適な 1
対 1 のリード / ライト比率は、この機能の QDR SRAM に最適です。
改訂履歴
表 1–4 に、本資料の改訂履歴を示します。
表 1‒4. 改訂履歴
日付
バー
ジョン
変更内容
■
LPDDR2 サポートを追加。
2012 年 6 月
5.0
2011 年 11 月
4.0
Volume 2：デザイン・ガイドラインに「メモリの選択」のセクションを移動し再
編成。
2011 年 6 月
3.0
Volume 2 セクション I から「メモリ IP の選択」の章を追加。
2010 年 12 月
2.1
2010 年 7 月
2.0
■ 「Feedback」のアイコンを追加。
■
Volume 3 のメモリ・インタフェース・ユーザーガイドにプロトコル特定の機能
情報を移動。
■
10.1 の最大クロック・レート情報を更新。
■
UniPHY 付きの DDR2 および DDR3 SDRAM コントローラの仕様を追加。
■
仕様表をを合理化。
■
ウエブ・ベース Specification Estimator Tool の参照を追加。
2010 年 1 月
1.1
DDR、DDR2、および DDR3 使用を更新。
2009 年 11 月
1.0
初版。
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Volume 2：デザイン・ガイドライン
2012 年 6 月
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