SmartFusion2 SoC FPGA

アプリケーション･ノートAC389
アプリケーション･ノート
SmartFusion2 SoC FPGA - キャッシュ･コントロー
ラの構成
もくじ
目的 .......................................................................................................................................................... 1
はじめに ................................................................................................................................................... 1
デザインの説明 .......................................................................................................................................... 7
ハードウェア･インプリメンテーション .................................................................................................. 8
ソフトウェア･インプリメンテーション ................................................................................................ 10
デザインを走らせる................................................................................................................................. 12
結論 .......................................................................................................................................................... 16
付録A ...................................................................................................................................................... 17
変更リスト ............................................................................................................................................. 17
目的
®
このアプリケーション･ノートでは、SmartFusion 2システム･オン･チップ (SoC) フィールド･プログラマブル･ゲー
ト･アレイ (FPGA) 内のキャッシュ･コントローラの特徴と様々なキャッシュ可能メモリに対してこのキャッシュ･コ
ントローラをどのように構成するかを説明します。
はじめに
SmartFusion2デバイスは8 KBの命令キャッシュが搭載されています。以下のメモリがキャッシュ可能です:
•
エンベデッド不揮発メモリ (eNVM)
•
DDR/SDR SDRAM
システムの信頼性を向上するため、命令キャッシュはシングル･イベント･アップセット (SEU) 耐性のあるラッチで
構築されています。このアプリケーション･ノートでは様々なキャッシュ･メモリ向けにキャッシュ･コントローラの構
成を説明します。
May 2013
© 2013 Microsemi Corporation
1
SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成
SmartFusion2 SoC FPGAのキャッシュ･コントローラの概要
のキャッシュ･コントローラの概要
Figure 1にSmartFusion2 SoC FPGAデバイス内のキャッシュ･コントローラのシステム・レベル・ビューを示します。
Figure 1 •
2
SmartFusion2 SoC FPGAデバイス内キャッシュ･コントローラのシステム・レベル・ビュー
デバイス内キャッシュ･コントローラのシステム・レベル・ビュー
Figure 2にSmartFusion2 SoC FPGAのキャッシュ･コントローラのブロック図を示します。キャッシュ･コントローラ
の詳細についてはSmartFusion2 Microcontroller Subsystem User's Guide を参照してください。
Figure 2 •
SmartFusion2 SoC FPGAデバイスのキャッシュ･コントローラのブロック図
デバイスのキャッシュ･コントローラのブロック図
キャッシュ可能メモリ領域
以下のセクションでeNVMもしくはDDR/SDR SDRAMのアドレス空間からキャッシュ可能メモリ領域へのメモリ･マ
ッピングを説明します。Cortex-M3プロセッサのコード空間は0x00000000から0x1FFFFFFF までです (0.5 GB)。
eNVMもしくはDDR/SDR SDRAMのアドレス空間をこのCortex-M3プロセッサのコード空間へマップして、このメモ
リ領域をキャッシュ可能にすることができます。デザイン例は付録Aで提供されます。
キャッシュ可能領域としてeNVMをリマップする
をリマップする
キャッシュ可能領域として
eNVM_0 のアドレス範囲は 0x60000000 から 0x6003FFFF までで、 eNVM_1 のアドレス範囲は 0x60040000 から
0x6007FFFFまでです。デフォルトでは0x60000000から0x6007FFFFまでのフルのeNVMメモリがキャッシュ可能領
域にマップされます。eNVMのベース･アドレス0x60000000がCortex-M3プロセッサのアドレス空間0x00000000にマ
ップされます。ENVM_CR, ENVM_REMAPSIZE, ENVM_REMAP_BASR_CRシステム･レジスタを使って、eNVMア
ドレスの任意のオフセット値をCortex-M3プロセッサのアドレス空間0x00000000にリマップできます。
キャッシュ可能領域としてのeNVMのデザイン･ファイルは付録Aを参照し、そのリファレンス･デザインの実行は12
頁の"デザインを走らせる”にしたがってください。
3
SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成
Table 1 •
eNVMから
からCortex-M3プロセッサ・コード領域へのメモリ・マップ
プロセッサ・コード領域へのメモリ・マップ
から
データ / コード領域
空間
アドレス範囲
予約済
0xE000_0000 から 0xFFFF_FFFF
DDR _SPACE 3 (256 MB)
0xD000_0000 から 0xDFFF_FFFF
DDR _SPACE 2 (256 MB)
0xC000_0000 から 0xCFFF_FFFF
DDR_ SPACE 1 (256 MB)
0xB000_0000 から 0xBFFF_FFFF
DDR _SPACE 0 (256 MB)
0xA000_0000 から 0xAFFF_FFFF
eNVM SFR, リマップ・エリア等 (1 GB)
0x6000_0000 から 0x9FFF_FFFF
ペリフェラル [SPI, UART, CAN, ファブリック等] (0.5 GB)
0x4000_0000 から 0x5FFF_FFFF
予約済
0x2001_0000 から 0x3FFF_FFFF
eSRAM-1 (32 KB)
0x2000_8000 から 0x2000_FFFF
eSRAM-0 (32 KB)
0x2000_0000 から 0x2000_7FFF
予約済
0x0008_0000 から 0x1FFF_FFFF
eNVM (仮想ビュー) [512 KB]
0x0000_0000 から 0x0007_FFFF
M3データ領域
M3コード領域
4
キャッシュ可能領域として外部RAMをリマップする
をリマップする
キャッシュ可能領域として外部
DDR_CRシステム･レジスタを使ってDDRもしくはSDRAMのメモリ･アドレスをCortex-M3プロセッサのコード領域
のボトム (0x0000_0000) にリマップし、マップされたメモリの任意の部分をキャッシュ可能にできます。キャッシ
ュ可能領域は、CC_REGION_CRシステム･レジスタを使って128 MB, 256 MBまたは512 MBにダイナミックに構成可
能です。スタックとアプリケーションのデータ/ヒ－プ・セクションはキャッシュ可能メモリ領域外にあることを念押
ししてください。リマッピングのテクニックとリンカ･スクリプト生成の詳細は”SmartFusion2 SoC FPGA - eNVM、
eSRAM、DDR/SDR SDRAMメモリのリマッピング” のアプリケーション･ノートを参照してください。
Table 2 •
外部RAMから
からCortex-M3プロセッサ・コード領域へのメモリ･マップ
プロセッサ・コード領域へのメモリ･マップ
外部
から
データ / コード領域
空間
アドレス範囲
予約済
0xE000_0000 から 0xFFFF_FFFF
DDR _SPACE 3 (256 MB)
0xD000_0000 から 0xDFFF_FFFF
DDR _SPACE 2 (256 MB)
0xC000_0000 から 0xCFFF_FFFF
DDR_ SPACE 1 (256 MB)
0xB000_0000 から 0xBFFF_FFFF
DDR _SPACE 0 (256 MB)
0xA000_0000 から 0xAFFF_FFFF
eNVM SFR, リマップ･エリア等 (1 GB)
0x6000_0000 から 0x9FFF_FFFF
ペリフェラル [SPI, UART, CAN, ファブリック等] (0.5 GB)
0x4000_0000 から 0x5FFF_FFFF
予約済
0x2001_0000 から 0x3FFF_FFFF
eSRAM-1 (32 KB)
0x2000_8000 から 0x2000_FFFF
eSRAM-0 (32 KB)
0x2000_0000 から 0x2000_7FFF
DDR _SPACE 1 (256 MB)
0x1000_0000 から 0x1FFF_FFFF
DDR _SPACE 0 (256 MB)
0x0000_0000 から 0x0FFF_FFFF
M3データ領域
M3コード領域
SmartFusion2 SoC FPGAキャッシュ･コントローラの機能
キャッシュ･コントローラの機能
以下のセクションでSmartFusion2 SoC FPGAデバイス内キャッシュ･コントローラの様々なユーザ構成可能機能を説
明します:
•
キャッシュ･メモリの有効化 / 無効化
•
キャッシュのフラッシュ
•
キャッシュ･ロック･モード
キャッシュ･メモリの有効化 / 無効化
キャッシュ･メモリはCC_CRシステム･レジスタを使ってダイナミックに有効化や無効化ができます。キャッシュ･メ
モリを有効化すると、命令がキャッシュされます。キャッシュを無効化したモードでは、すべてのトランザクション
が非キャッシャブルとして扱われます。
アプリケーション･コードを使ってキャッシュ･メモリをダイナミックに有効化/無効化するには、以下のステップを使
ってください。
5
SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成
•
キャッシュ可能領域を設定
•
キャッシュ･メモリを有効化
•
タスクを走らせる
•
キャッシュ･ステータス情報を得る
•
キャッシュ･メモリを無効化する
キャッシュ･メモリを有効化/無効化し、キャッシュ･ステータス情報を得るためのAPIについては11頁のTable 3を参照
してください。
キャッシュのフラッシュ
キャッシュ･メモリは次の2つの方法でフラッシュできます:
•
完全なキャッシュ･メモリ・フラッシュ: フルにキャッシュ･メモリをフラッシュすると、キャッシュされた命
令はすべて削除されます
•
インデックス･ベースのキャッシュ･メモリ・フラッシュ: キャッシュ･メモリ内のひとつのインデックスをフラ
ッシュすると、ひとつのインデックスのみについて4セットのタグすべてが無効化されます。
次のステップ例がキャッシュ･メモリのフラッシュのしかたです:
1. キャッシュ･メモリを有効化する
2. タスクを走らせる (命令がキャッシュされることになる)
3. キャッシュを無効化する
4. キャッシュ･メモリをフラッシュする (キャッシュされた命令は削除される)
キャッシュをフラッシュするAPIについては11頁のTable 3を参照してください。
キャッシュ・ロック・モード
キャッシュ･ロック･モードは予測可能な実行のための特殊なモードで、これを必要とするアプリケーションがありま
す。キャッシュ･ロック･モードを有効化する前に、ソフトウェアはI-code経由での連続位置キャッシュ・ミスをシミ
ュレートし、コードがキャッシュ･メモリにコピーされたことを確認します。8KB全部のコピーが完了後に、キャッシ
ュ･ロック･モードが有効化されます。キャッシュ･ロック･モードを有効にした後は、0から8KBまでの任意のアクセス
はキャッシュから直接読み出され、通常動作時にキャッシュが無効にされたりリフィルされたりすることはありませ
ん。8KBを超えるメモリ領域はキャッシュ不可能として扱われ、メモリ･マップ通りにアクセスされます。
キャッシュ･ロック･モードはDDRかeNVMメモリのどちらかとしか使用できず、ロック･ベース･アドレスは
Cortex-M3プロセッサのコード領域内になければなりません。キャッシュ･メモリにコピーされるコード･イメージは
eNVMやDDRメモリ内にも存在します。キャッシュからコードを実行した後は、実行制御がメイン･メモリに移り残り
のコード･イメージを実行します。キャッシュ･ロック･モードはダイナミックに有効化したり無効化したりできます。
Figure 3にキャッシュ･ロック･モードでのシンプルなプログラム実行フローを示します。
6
Figure 3 •
キャッシュ･ロック･モードでのシンプルなプログラム実行フロー
キャッシュ･ロック･モードを有効化/無効化するAPIについては11頁のTable 3を参照ください。
デザインの説明
このデザインではMMUART_0, eSRAM, DDRおよびeNVMメモリ･コントローラを使用します。このデザイン例では
M3_CLKが111MHzで走るようにMSS CCCを構成し、これがCortex-M3プロセッサへのクロックをドライブします。
キャッシュ･コントローラの構成は、MSSコンフィグレータ内のキャッシュ･コントローラ･ブロックを使ってもでき
るし、APIからもできます (11頁のTable 3)。このソフトウェア･アプリケーションは、キャッシュ･コントローラあり
となしの場合それぞれでn番目のフィボナッチ数を計算し、実行時間を比較します。キャッシュ･ヒットとキャッシュ･
ミスのようなキャッシュ・ステータス情報も取得し、キャッシュ･ヒット･レートおよびキャッシュ･ミス･レートも計
算します。このアプリケーションはキャッシュ･メモリのフラッシングもサポートします。
7
SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成
ハードウェア･インプリメンテーション
ハードウェア･インプリメンテーションにはMSS、ファブリックCCC、オシレータを構成することをともないます。
Figure 4にキャッシュ･コントローラ構成の最上位SmartDesignの図を示します。
Figure 4 •
最上位SmartDesign
最上位
MSS_CCCクロックはCLK_BASEポート経由でFCCCから供給されます。FCCCはGL0から100MHzを供給するように
構成されます。Figure 5にM3_CLK, MDDR_CLK, APB_0_CLK/APB_1_CLKのシステム･クロック構成を示します。
Figure 5 •
8
クロック構成
シリアル･ターミナル･プログラムと通信するためにMMUART_0がFPGAファブリック経由で配線されます。MDDRは
DDR3用に333MHzで構成されます。Figure 6にMDDR構成の設定を示します。Edit Registersをクリックして、DDR3
用のレジスタ構成をインポートしてください (DDR構成ファイルについては17頁の付録A を参照ください)。
Figure 6 •
MSS MDDRコンフィグレータ
コンフィグレータ
9
SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成
®
Figure 7 にLibero システム・オン・チップ (SoC) ソフトウェア内のMSSコンフィグレータからのキャッシュ･コン
トローラの構成を示します。
Figure 7 •
Liberoの
のMSSコンフィグレータから
コンフィグレータからキャッシュ･コントローラ
コンフィグレータからキャッシュ･コントローラを構成
キャッシュ･コントローラを構成
キャッシュ･コントローラの構成 (キャッシュ・コントローラの有効化 / 無効化およびキャッシュ領域サイズの選択)
は、MSSコンフィグレータ内のキャッシュ･コントローラ･ブロックを使うか、あるいはAPI (11頁のTable 3) からお
こないます。
ソフトウェア･インプリメンテーション
ソフトウェア･インプリメンテーション
このソフトウェア･デザイン例は以下の動作を実行します:
•
キャッシュ･コントローラの有効化または無効化
•
DDRメモリの場合のキャッシュ可能領域の選択
•
キャッシュ･メモリのフラッシング
•
タイマを初期化して実行時間を測定
•
キャッシュ･ヒット･レート、キャッシュ･ミス･レート、およびタスクの実行時間の計算
•
MMUART_0を使ってシリアル･ターミナル･プログラム (例えばハイパーターミナル) への結果の表示
このソフトウェア･デザイン例ではUARTベースのシリアル･コミュニケーションを使ってホストPC上のシリアル･タ
ーミナル･プログラムと通信します。この例ではタスクとしてn番目のフィボナッチ数を探し出し、キャッシュ･コン
10
トローラありとなしの場合の結果を計算します。このアプリケーションは数字をランダムにセレクトし、フィボナッ
チ数を探します。キャッシュ･ヒット･レート、キャッシュ･ミス･レート、実行時間をシリアル・ターミナル・プログ
ラム上に表示します。
このデザイン例では以下のアプリケーション･イメージが生成され、それはCortex-M3プロセッサのコード領域のボト
ム (0x0000_0000) にリマップされイメージを実行することができます。:
1. キャッシュ可能領域としてのeNVM
2. キャッシュ不可のDDR3メモリ内にスタックとデータ･セグメントを持つキャッシュ可能領域としてのDDR3。
DDR3メモリの128MBがキャッシュ可能領域として選択され、DDR3のそれに続く32KBがスタックおよびデー
タ/ヒープ・セクション用にスペアされます。アプリケーションのスタックおよびデータ/ヒープ・セクション
はキャッシュ不可のDDR3領域にアロケートしなければなりません。
3.
eSRAM内にスタックとデータ･セグメントを持つキャッシュ可能領域としてのDDR3。
DDR3メモリの128MBがキャッシュ可能領域として選択され、eSRAMの32KBがスタックおよびデータ/ヒー
プ・セクション用にスペアされます。
ファームウェア・ドライバ:
ファームウェア・ドライバ
このアプリケーションでは以下のファームウェア･ドライバが使用されます。
•
MSS MMUARTドライバ
–
•
ホストPC上のシリアル･ターミナル・プログラムと通信するため
MSSタイマ･ドライバ
–
タスクの実行時間を測定するため
APIのリスト
のリスト:
のリスト
キャッシュ･コントローラを構成するため、Table 3 にある以下のAPIがソフトウェア･デザイン内に実装されます。
Table 3 •
キャッシュ･コントローラを構成するためのAPI
キャッシュ･コントローラを構成するための
API
説明
入力パラメータ
MSS_CC_enable
キャッシュ･メモリを有効化する
Void
MSS_CC_disable
キャッシュ･メモリを無効化する
Void
MSS_CC_enable_lock
キャッシュ･ロック･モードを有効化する
Void
MSS_CC_disable_lock
キャッシュ･ロック･モードを無効化する
Void
MSS_CC_flush_index
キャッシュ･メモリ内のひとつのインデックスをフラッシュすインデックス値
る。これはひとつのインデックスのみにおける4セットのタグ
すべてを無効化するために使われる
MSS_CC_flush
キャッシュ･メモリを同時にフラッシュする。これは4セットの Void
タグすべてを無効化するために使われる
MSS_CC_set_region
キャッシュ可能領域サイズを128 MB, 256 MBまたは512 MBにキャッシュ可能領域の値
設定
MSS_CC_get_miss_cnt
ICodeバスからキャッシュ可能領域に発生したキャッシュ･ミ
スの総数を返す
Void
MSS_CC_get_hits_cnt
ICodeバスからキャッシュ可能領域に発生したキャッシュ･ヒ
ットの総数を返す
Void
11
SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成
MSS_CC_get_trans_cnt
キャッシュ･エンジンで処理されたトランザクション･カウン
トの総数を返す
Void
デザインを走らせる
このアプリケーション・ノートは以下のデザイン・ファイルを提供し、ハードウェア・ソフトウェア要件、基板の設
定とデザインを走らせるステップを説明します。
•
キャッシュ可能領域としてのeNVM
•
キャッシュ不可のDDR3メモリ内にスタックとデータ･セグメントを持つキャッシュ可能領域としてのDDR3
•
eSRAM内にスタックとデータ･セグメントを持つキャッシュ可能領域としてのDDR3
ソフトウェア要件
Table 4 •
ソフトウェア要件
ソフトウェア
バージョン
Libero SoC
11.0
SoftConsole
3.4
USB to UARTドライバ
HyperTerminal/ Tera Term/ PuTTY
オペレーティング・システム
Windows XP SP2 - 32-bit/64-bit
Windows 7 - 32-bit/64-bit
ハードウェア要件
Table 5 •
ハードウェア要件
ハードウェア
SmartFusion2開発キット
バージョン
Rev C
FlashPro4プログラマ
USB A to Mini-B ケーブル
12 V アダプタ
基板の設定
SmartFusion2 SoC FPGA開発キットの、以下のジャンパをTable 6で定めるように接続して下さい。ジャンパ接続を
している間、ボードの電源スイッチSW7はOFF位置になければなりません。
12
Table 6 •
SmartFusion2 SoC FPGA 開発キットのジャンパ設定
ジャンパ
ピン (から
から)
から
ピン (へ
へ)
J70, J93, J94, J117, J123, J142, J157, J160, J167, J225, J226, J227
1 (デフォルト)
2
J2
1 (デフォルト)
3
J23
2 (デフォルト)
3
J129, J133
2
3
デザインを走らせるステップ
次のステップがデザインの走らせ方です：
1. FlashPro4プログラマをSmartFusion2 SoC FPGA開発キットのJ59コネクタに接続して下さい。SmartFusion2
SoC FPGA開発キットのJ24コネクタに、USB mini-Bケーブルの一端を接続して下さい。USBケーブルのもう
一方をホストPCに接続して下さい。13頁のFigure 8で示すように、USB-UARTブリッジ・ドライバーが自動的
に検出されること（デバイスマネージャで確かめることができます）を確認して下さい。
Note: シリアル・ポートを構成しているCOMポート番号をコピーして下さい。13頁のFigure 8で示すように、
COMポート場所が「on USB Serial Converter D」として指定されています。
Figure 8 •
USB to UART Bridge ドライバ
13
SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成
2. USB-UARTブリッジ・ドライバーがインストールされていないならば、
www.microsemi.com/soc/documents/CDM_2.08.24_WHQL_Certified.zipからドライバーをダウンロードして、
インストールしてください。
3. 電源をJ18コネクタに接続し、電源スイッチSW7をONに切替て下さい。HyperTerminalプログラムをボー・レ
ート57600、データ・ビット 8、ストップ・ビット 1、パリティなし、フロー制御なしで起動してください。
コンピュータにHyperTerminalプログラムがないならば、PuTTYまたはTera Termなどの何らかの無料のシリア
ル・ターミナル・エミュレーション・プログラムを使用してください。HyperTerminal、Tera TermとPuTTY
設定にはConfiguring Serial Terminal Emulation Programsチュートリアルを参照してください。
4. 提供されたプログラミング・ファイル（..¥M2S_AC389_DF¥Programming File¥CacheConfiguration.stp、17
頁の「付録A」を参照して下さい）をFlashProソフトウェアを用いてSmartFusion2 SoC FPGA 開発キットに
プログラムして下さい。
5. プログラミング成功の後、SW9スイッチを押してボードをリセットして下さい。
6. Figure 9で示すように、シリアル・ターミナル・プログラムは、ユーザー・オプションを表示します。
Figure 9 •
ユーザ･オプション
7. オプションを選択し、コードを実行するためにCortex-M3プロセッサ・コード領域のボトム（0x0000_0000）
にイメージをリマップして下さい。Figure 10で示す様にキャッシュ可能なメモリ・アプリケーション・イメー
ジとしてeNVMを実行するには、オプション１を選択して下さい。15頁のFigure 11と15頁のFigure 12で示す
様にキャッシュ可能なメモリ・アプリケーション・イメージとしてDDR3を実行するには、オプション2または
3を選択して下さい。
Note: アプリケーション・イメージ間を切り替えるにはSmartFusion2開発キット・ボードをリセットしてください。
Figure 10 •
14
eNVMをキャッシュ可能領域として実行するアプリケーション
をキャッシュ可能領域として実行するアプリケーション
Figure 11 •
DDR3をキャッシュ可能領域として実行するアプリケーション
をキャッシュ可能領域として実行するアプリケーション
Figure 12 •
DDR3をキャッシュ可能領域として実行するアプリケーション
をキャッシュ可能領域として実行するアプリケーション
8. オプション1を選択すると、キャッシュ・コントローラを使用可能にして、タスクを実行します。Figure 13で
示すように、アプリケーション・プログラムはキャッシュ・メモリあり、そしてキャッシュ・メモリなしでの
タスク実行時間を計算し、また、キャッシュ・ステータス情報を表示します。
15
SmartFusion2 SoC FPGA – キャッシュ･コントローラの構成
Figure 13 •
キャッシュ･メモリを有効化してのキャッシュ･ステータス情報
9. オプション2を選択すると、キャッシュ・メモリを完全にフラッシュします。
Figure 14 •
キャッシュ･メモリのフラッシュ
結論
このアプリケーションノートは、SmartFusion2 SoC FPGAデバイスによってサポートされるeNVMとDDRメモリ・リ
マップモードのキャッシュ・コントローラ構成を説明します。
16
付録A
付録
Microsemi SoC Products Groupウェブサイトからデザイン・ファイルをダウンロードすることができます：
www.microsemi.com/soc/download/rsc/?f=M2S_AC389_DF.
デザイン・ファイルは、SmartFusion2 SoC FPGA 開発キットのLibero Verilog 、SoftConsoleソフトウェア・プロ
ジェクト、プログラミング・ファイル ( *.stp) で構成されております。ディレクトリ構造と概要についてはデザイ
ン・ファイルに含まれる Readme.txtファイルを参照してください。
Microsemi SoC Products Groupウェブサイトからリリース・モードでのプログラミング・ファイル (*.stp) をダウン
ロードすることができます：
www.microsemi.com/soc/download/rsc/?f=M2S_AC389_PF.
プログラミングzipファイルは、SmartFusion2 SoC FPGA開発キットのSTAPLプログラミング・ファイル (*.stp)で構
成されております。
変更リスト
以下のテーブルリストは、ドキュメントの各リビジョンの重要な変更点です。
リビジョン*
リビジョン
リビジョン 3
変更点
頁
和文化
NA
Revision 3
(May 2013)
Updated the document for Libero SoC v11.0 software release (SAR 47616).
NA
Revision 2
(March 2013)
Updated for Libero SoC v11.0 beta SP1 release (SAR 45274).
NA
Revision 1
(November 2012)
Modified "Remapping eNVM as Cacheable Region" section (SAR 42936).
3
Modified "Remapping of External RAM as Cacheable Region" section (SAR
42936).
4
Modified "Cache Flush" section (SAR 42936).
5
Modified "Software Implementation" section (SAR 42936).
9
Modified "Running the Design" section (SAR 42936).
10
(2013年8月)
Updated Figure 9, Figure 13 and Figure 14 (SAR 42936).
13, 15
Modified "Conclusion" section (SAR 42936).
15
Modified "Appendix A" section (SAR 42936).
15
Note: *リビジョン番号は型番のハイフンの後ろにあります。型番はこのドキュメントの最終頁の下に示されていま
す。スラッシュの後ろに続く数字は発行した月と年を表します。.
17

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