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Datasheet
Certify
マルチ FPGA インプリメンテーション / パーティショニング・ソフトウェア
概要
主な特長
ベリフィケーションは今日
▶ 使いやすい GUI 形式のフロー・ガイド
の ASIC デ ザ イ ン・ フ ロ ー
▶ 自動 / 手動によるデザイン分割
の中で最も時間のかかるタ
▶ ゲーテッドクロック変換、I/O ピン多重化、信号割り当てなどのタスクを自動化
スクとなっています。シノ
▶ SDC(Synopsys Design Constraint)制約条件を使用したタイミング管理
プシスの ASIC RTL プロト
▶ ASIC プロトタイピング・システム HAPS との緊密な統合
タイピング・ソフトウェア
▶ マルチコアによる並列実行をサポートし、高速処理が可能
Certify は、分かりやすく直
感 的 な 操 作 で、元 の ASIC
▶ 一般的な FPGA デバイス・アーキテクチャのほとんどをサポート
▶ 業界標準の Synplify Premier シンセシス・エンジンを搭載
デザインに一切変更を加え
ずに複数の FPGA に分割実
装しプロトタイプを作成す
マルチ FPGA による高速 RTL プロトタイピング
行できるなどユーザー・フ
Certify を使用すれば、複数の FPGA を使ったプロトタイプをこれまでよりはるかに短い期間で作成でき
ます。Certify には、マルチチップ・タイミング解析やタイム・バジェッティングなどの機能が搭載されて
おり、デザインを複数の FPGA に分割して最適化する作業を同時に実行できます。
数百万ゲート規模の ASIC RTL ソースを複数の FPGA にダイレクトに合成できる容量を備えたツールは
Certify だけです。RTL ソースコードに変更を加えたり、回路をいくつもの小ブロックに分割する必要は
レンドリーなツールとして、
一切ありません。また、マルチコアによる並列処理にも対応しているため複数の合成ジョブも容易に実行
すでに数百もの企業による
でき、マッピングや最適化の処理時間を大幅に短縮することができます。
るツールで、ベリフィケー
ション工程の期間短縮に貢
献 し ま す。Certify は RTL
コードからダイレクトに実
導入実績を誇っています。
イタレーションの削減
Certify ではデザインの分割から合成、デバッグ回路の挿入までを 1 つのツールで実行できます。このため、
プロトタイプを実際に作成する前にデザインの実際のパフォーマンスを確認でき、プロトタイプを何度も
作成し直すというイタレーションのコストを削減できます。Certify に用意されたモデルベースのエリア見
積り機能とクイック・パーティショニング・テクノロジ(QPT)を利用すれば、デザインを短時間で分割
パーティション・ビュー : インタラクティブにロジックをド
ラッグ & ドロップして分割するか、クイック・パーティショ
ニング・テクノロジで自動分割可能。
プロジェクト・ウィンドウ : プロジェクトの全体的なフロー
を管理。フロー・グラフで次の作業を分かりやすくガイド。
RTL ビュー : RTL コードを回路図に展開してデザインの
全階層を表示。
Tcl ウィンドウ : GUI で実行したコマンドに対応する Tcl
コマンドを表示。直接 Tcl コマンドを入力することも可能。
ステータス・ウィンドウ : システムのメッセージや警告を
表示。
図 1: Certify のユーザー・インターフェイス
Certify の機能
メリット
すべてのプロトタイピング・ハードウェアをサポート
シノプシスがご提供するプロトタイプ・ボードのほか、
規格品のボードやユーザー作成のカスタム・プロトタイプ・ボードを使用可能
最先端 RTL ドリブン・パーティショニング
プロセスレベルの精度で RTL コードを分割。
ともに可能
使用可能な I/O の数に合わせて I/O 多重化率を計算。分割は自動 / 手動(または混在)
数百万ゲート規模に対応した容量
回路を多くの小ブロックに分ける作業が不要
ゲーテッドクロック変換
ASIC ゲーテッドクロックをソースコードの変更なしに FPGA デザインへ自動マッピング
ASIC コンポーネント変換
ASIC デザイン・コンポーネントを等価な FPGA に自動マッピング
各種デバッグ挿入テクノロジ
デバッグ時の信号観測が容易
独自のパーティション・ドリブン・シンセシス
複数 FPGA 間でタイミング・バジェットの管理と最適化を行い、
高性能な ASIC プロトタイプを実現
HDL のフルサポート
VHDL、Verilog HDL、SystemVerilog、および混在言語のプロトタイプが可能
I/O とエリア使用効率をインタラクティブに
分割が容易になり、
さまざまなシナリオを想定したトレードオフ解析も可能に
高速フィードバック
HAPS ボードに対応した
高速タイムドメイン多重化機能
HAPS ユーザーは高速ピン・ペアを自動で使用でき、高いシステム動作速度を達成可能
インパクト・アナリシス・ウィンドウ
プロトタイプに変更を加える前に分割の影響を素早く評価可能
してエリア使用効率を見積もれます。また Certify では、元の ASIC RTL に変更を加えなくてもデバッグ・ロジックを挿入でき、いくつ
もの方法で信号をリアルタイムに観測できます。このほか、複数の FPGA にまたがる自動タイミング解析機能も用意されており、リアル
タイムまたはほぼそれに近い動作速度を備えたプロトタイプを作成できます。タイミング見積もりも短時間で完了するため、実際にプロ
トタイプを作成する前にターゲット・ハードウェアを変更するなどして、さまざまな組み合わせを試すことができます。こうして従来よ
りも短期間でより高性能なプロトタイプを開発できるようになると ASIC ベリフィケーションの期間が削減され、Time-To-Market 短縮
が実現します。
既存フローへの柔軟な統合
Certify は既存のプロセスへの統合が容易なほか、フローベースの GUI によってツールの使用方法も簡単に習得できます。GUI コマン
ドはすべて Tcl コマンドとして記録できるため、デザイン・フローを容易にスクリプト化できます。また、SDC(Synopsys Design
Constraint)制約条件もサポートされており、既存の ASIC 制約条件に基づいて分割を行い、ターゲット・デザインとプロトタイプのシ
ステム・パフォーマンスが同じになるようにできます。Certify は RTL レベルと EDIF(ネットリスト)レベルのデザインをどちらもサポー
トしており、RTL のみで構成された新規プロジェクトでも、ネットリスト・レベルの抽象度まで進行した EDIF 形式の既存デザインを含
んだプロジェクトでも分割できます。
シノプスの FPGA ベース・プロトタイピング製品群
シノプスの FPGA ベース・プロトタイピング製品群は包括的な At-Speed ASIC/ASSP 検証フローで、FPGA と ASIC の機能検証を飛躍
的に加速させます。Certify のほか、単一 FPGA インプリメンテーション・ツールの Synplify Premier、完全な可観測性を備えたデバッグ・
ツールの Identify、高性能 ASIC プロトタイピング・システムの HAPS などが含まれます。
幅広いプラットフォームと FPGA デバイスに対応
Certify は 32 ビットと 64 ビットの Windows や Linux オペレーティング・システムをサポートしています。また、Altera の Stratix III/
Stratix IV/Stratix V や Xilinx の Virtex-4/Virtex-5/Virtex-6 など、一般的な FPGA デバイスのほとんどをサポートしています。このほか、
新しいデバイスにも順次対応しています。
日本シノプシス合同会社
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10/09.CE.09-17974.
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