News and Views Providing Leading Electronic Design Automation Solutions Success Story -1 LSI 設計に Questa AVM を採用、 SystemVerilog の豊富な機能を短期間に実用化 Success Story -2 Galileo シグナル・ジェネレータ ASIC の開発 Winter 2008 Vol.25 News and Views Success Story -1 シーメンス IT ソリューションサービス部門 PSE が LSI 設計に Questa AVM を採用、 SystemVerilog の豊富な機能を短期間に実用化シーメンスITソリューションサービス部門のPSEは、CESデザインサービスとして一般に知られるLSI設計チームで豊富な機能を持つSystemVerilog と、移行を容易にするQuesta AVMを採用し、制約付きランダムや、アサーション、機能カバレッジを活用する高度な検証フローを構築しました。メンター・グラフィックスの検証エキスパートチームの支援により、CESデザインサービスはAVMを利用し、自動テスト生成、再利用、初回の成功に向け検証手順を確立しました。図：Questaの開発画面一例（上）ファンクショナル・カバレッジ解析画面（左）アサーション・スレッドビューワシーメンスITソリューションサービス部門PSE ルチェーンを改良し、コードカバレッジとシミュシーメンスの L S I 設計ディレクタ、J o h a n n のCESデザインサービス・ビジネスユニットは、レーションを1つのツールに統合しています。そ Notbauer氏はこのようにコメントしています。オーストリアのウィーンに本社、またスロバキアの時、同社の求める統合検証環境がModelSim 共和国やルーマニア各地に事務所があり、LSI で実現されていることを知り、その後も検証効率いろいろな選択肢を調べた結果、同社が得や、エレクトロニクス、ソフトウェア開発の分野と生産性の向上に寄与しています。同社はこれた最適ソリューションは、QuestaAVMがサポーで、世界各地のスタートアップから大手企業まで満足することなく、その後もアサーションベートする高レベル検証言語SystemVerilogを採用で幅広くプロフェッショナル・サービスを提供しス検証などさらに高度な検証手法の活用に向し、小規模∼中規模デザイン向けに開発されたています。CES デザインサービスは、ASIC、け、最良の方法を調査してきました。従来のRTLテストベンチ手法を置き換えること FPGA、SoCの設計、アプリケーション・ソフトでした。ウェアやファームウェアの開発のほか、PCBレ ―どのようなプロジェクトも、初回の成功が、達イアウト、メカニカルデザイン、EDAサービスに成すべき最も重要な目標です。以前は、コードカも対応しています。バレッジを上げることに力を注ぎましたが、不十設計、検証の高度化に対応した拡張されたVerilog 分と分かりました。特に大規模なSoCで、AHB SystemVerilogは、設計と検証を完全に統合など複雑なバスシステムの検証が必要な場合でしたハードウェア記述言語です。拡張性があり、さまざまな方法で常に検証ツールやメソドロジをす。テープアウトの確信を高め、そして最終設計再利用可能なテストベンチ環境を短期間に構築強化しています。同社の検証フローでは、コード品質を向上させるには、検証レベルをさら引き上して、機能カバレッジや、アサーション、制約付カバレッジが当初から重要な位置を占め、ハーげて、機能カバレッジ、制約付きランダムテストきランダムテスト生成、自動化テストベンチを活ドウェア/ソフトウェア協調検証を世の中でいち生成、自動チェック、スコアボード、アサーション用できます。非専売のオープン言語ですが、対早く採用した企業の1つです。数年前、設計ツーによるデバッグは必須です― 応する最新のツールやメソドロジの中には、こ同社の設計メソドロジでは特に検証を重視し、 2 の言語独自の機能を活用するため特別に開発期間にSystemVerilogとオブジェクト指向機能されたものもあります。へ移行できる方法を探す必要がありました。 CESデザインサービスチームが、このプロジェクトでたいへん手こずった業務の1つは、モニ Questaと AVM（Advanced Verification Meth- タ、ドライバ、FIFOなど、所定のテストベンチ要 ―VHDLやVerilogのRTL検証環境から高度な odology）が紹介されたのは、同社とメンター・素を同期させることでした。検証環境へ移行するパスを見つけることが大きグラフィックスとの長年に渡る関係によるものな目標でした。当社ではe言語を各種の大規模です。QuestaもAVMもいずれもSystemVerilog SoCの開発プロジェクトに適用し、良好な結果を想定して企画、開発されたものです。また、 ―このような同期化をSystemVerilogで行う手を得ましたが、広い範囲で採用するには問題もメンター・グラフィックスのコンサルタントから、順がAVMにありました。おかげで、まずデータをありました。この言語が、オブジェクト指向および新言語への移行に必要なノウハウも提供されま生成してから、ドライバや、モニタ、スコアボードアスペクト指向のプログラミング・スキルを必要した。を実行するという、テスト環境の構築方法がはっとするためです。一方、当社のデザインセンター Daniska氏は続けて以下のように述べています。きり見えました。以前はモニタやドライバの作成はVerilogの使い方をよく知っており、System- ―AVMはたいへん役に立つだろうと思いました。にたいへん時間がかかりましたが、これからは VerilogはVerilogとほとんど同じです。それに、記述済み、検証済みのコードがたくさんあり、まる AVMで再利用化やパラメータ化が簡単にできる異なるプロジェクト間で検証言語を統一するこでツールボックスのように利用できるからです― ため、とても便利です― とも重要でした。当社は、さまざまな顧客と色々 Notbauer氏はこのように述べています。な地域で活動しているからです。そのため、言語世界各地の生産性を向上 AVMを開発したきっかけは、SystemVerilog ―スロバキア共和国やルーマニアでSystem- のオブジェクト指向機能をできるだけ使いやす Verilogの全面展開を開始していますが、採用にくするためでした。メンター・グラフィックスの経抵抗するエンジニアはいません。AVMによって験に基づき、SystemVerilogのオブジェクト指向コードの書き方やテストベンチの検証環境構築プログラミングで記述したものを『AVM Cook- 方法に関する標準化手順が示されていて、コー book』に収録しています。CESデザインサービドや関数を再利用できるからです。このメソドロオブジェクト指向プログラミングの知識がなくてスチームは、これを参考に、同社独自のノウハジは非常に効果があります― も、エンジニアはSystemVerilogの豊富で強力ウを短期間に新言語で実現しました。AVMパッ Notbauer氏はこのように思い起こしています。な機能を最初から活用できます。しかし、ケージが、ライブラリ、記述例、マニュアルとい SystemVerilogのオブジェクト指向機能をも活う形で使いやすくキットになっています。経験の ―AVMのメソドロジに従いテストをすぐに作成用すると、再利用効果が高まり生産性はさらに浅い検証エンジニアもすぐに使いこなすことができました。集約した1つのテストでLSIの機能向上します。でき、ベテランの検証エンジニアが期待する機をほとんど検証しました。テスト環境からテストの標準化は重要な目標でした― とNotbauer氏はコメントしています。 QuestaAVMはSystemVerilogの豊富な機能をサポート CESデザインサービスの例で見られるように、能や、モジュール化、再利用化も実現していまの品質評価データを少し取得しましたが、機能 ―手順は同様で、つまりAVMなしでSystem- す。またAVMによって、ソースコードとして確立カバレッジで表現できました。このプロジェクト Verilogを採用しましたが、それだけで生産性がされた知識ベースを、異なる作業グループやプの開発時に、他のプロジェクトのモニタや、ドラ少なからず向上すると分かりました。たとえば、自ロジェクト間で現在も将来も簡単に共有できまイバ、コードを再利用できました。これはたいへ動化テストベンチを設計する際、オブジェクト指す。再利用を可能にする高度な検証フローが、ん大きな効果です― 向プログラミングの学習は不要でした。しかも、分断された設計チーム、検証チーム、数多くの Daniska氏はこのように述べています。アサーションや制約付きランダムデータ生成、カプロジェクト間にかかる橋になります。バレッジチェック機能もたいへん簡単に記述で ―言うまでもないですが、新たなメソドロジに移きました。しかし、この最初の段階でSystem- ―AVMで有効な検証ができるようになりました。行する場合、サポートは特に重要です。メンター・ Verilogの高度なオブジェクト指向機能を使わな全体の機能カバレッジを取得して、デザインのグラフィックスのコンサルティングや検証エンジければ、検証環境の再利用機能は十分に活用中にある機能をすべてモニタできるので、すぐ検ニアリングの支援は、とても強力でした。当社のできないことも分かりました。そのたびに、テスト証品質を向上できます。たとえば、テストベンチ依頼や要求に対して、どちらもたいへん率直でしベンチを始めから作成しなければならないからでのカバレッジ率が分かります。十分か、もっと上た。ヨーロッパ全体、そして各地で System- す。大規模なプロジェクトの場合、このやり方でげる必要があるかを判断できます。カバレッジが VerilogとAVMを成功に導く鍵はサポートだとは非効率です― 不十分なら、ポートのパラメータ変更だけで、繰思います。また、最近発表された OVM(Open スロバキアのデザインチームリーダ、Jan Uhrin り返しシミュレーションを実行できます― Verification Methodology)で、 System- 氏はこのように思い起こしています。 C E S デザインサービスの検証エンジニア、 Verilogの高度な検証手法はベンダ依存がほと Dusan Daniska氏はこのように述べています。んどなくなり、よい方向へ進むと思います― そのため同社は、あまり手間がかからず、短 Notbauer氏はこのように見ています。 3 News and Views Success Story -2 オンボード搭載の、柔軟性の高い Galileo シグナル・ジェネレータ ASIC の開発 Louis Baguena, Emmanuel Liégeon, Alexandra Bépoix, Jean-Marc Dusserre, Christophe Oustric, Philippe Bellocq, Vincent Heiries Thalès Alenia Space Toulouse (France) Thales Alenia Spaceは、アメリカのGPSに代わるヨーロッパのナビゲーション・システムとして開発されているGalileo計画の様々な段階に深く関与しています。特に、2005年12月に試験衛星GIOVE-Aに搭載されたナビゲーション・シグナル・ジェネレータにおいて、世界で初めて 0.35μm Atmel ASICテクノロジを用いて過酷な条件をクリアし、その設計および製造に成功しました。 Galileo計画の最終的なシステムを構成する衛星に搭載される新しいナビゲーション・シグナル・ジェネレータには、さらに過酷な制約が科せられましたが、Thales Alenia Spaceはこれらの要件をEuropean Radiation Tolerant（耐放射線規格）対応のAtmelの0.18μmテクノロジを使った 3百万ゲートのASIC実装により達成しました。ここでは、このASIC設計および開発フローについて、メンター・グラフィックスの高位合成ツールCatapult C Synthesisとともに紹介します。 Galileo システムと NSGU NSGE ASIC 開発フローメンター・グラフィックスでは大規模な開発チームが絶え間なくツールの改良を行っており、数 Galileoシステムは、ほぼあらゆる状況下でサー NSGE ASICの開発に使用されたフローを右多くのユーザからのフィードバックが、実用的なビスの提供を保証し、衛星が1つでも故障したページの図に示します。このフローの中の2つ方向性をツールに与えています。一般に、この場合には数秒でユーザに通知されるため、列車の部分、すなわちCベースのアーキテクチャ合 Cベースのフローから生成された設計の複雑性の運行、自動車に対するナビゲーション、航空成と物理合成について以降詳しく説明します。は手作業による実装を行ったものよりも優れて機の着陸など、安全性が重要な用途に適しています。システムは全体で30個の衛星で構成さ Cベースのアーキテクチャ合成おり、またこの傾向は製品の成熟とともに大きく改善されていきました。れ、地球から23,222 km離れた 3つの円形中 NSGE ASICの開発において行われた主要高度軌道に配置されます。各衛星は、個々に対な技術革新は、Catapult C Synthesisというメン Catapult C Synthesisが他のツールと根本するユーザの位置を受信機が判断するためのター・グラフィックスのツールを設計フローに統的に異なっていたのはこの点でした。純粋な信号を発信します。合することによるCベースのアーキテクチャ合 C/C++コードを読み込むことができるツールは衛星に搭載されて打ち上げられるエレクトロ成です。 2. 純粋なC入力 Catapult C Synthesisだけでした。何らの拡張ツールをしばらくの期間評価し、テクノロジを実（SystemCクラスやコンストラクトなど）も必要なやエネルギー粒子による放射への耐久性に加証するためのパイロット・プロジェクトを実行した後、く、ましてや専用ライブラリなども必要ありませえ、質量、体積、消費電力、信頼性など様々な Thales Alenia Space Toulouse （以下Thales）はんでした。制約が科されます。これらの制約のほとんどは 2006年初頭より同ツールを新規ASIC／FPGA 部品レベルの統合、すなわちASIC、FPGAの開開発プロジェクトに適用しています。ニクス部品には、衛星打ち上げ時の激しい振動発により解決できますが、商用品よりもはるかに Thalesにとって重要だったのは次の4つの条これはThalesにとって大きな意味がありました。 Thalesのアルゴリズムはすべて、純粋なCコードで書かれていたのです。記述の方法を変更した高度なテクノロジが要求されるため、開発には件です：くありませんでしたし、無用なSystemCコードをより多くの時間を必要とします。 1. 結果品質使ったラッピングも全く望んでいませんでした。 NSGU（Navigation Signal Generation Unit）設計品質に妥協できないことは明らかでした。メンター・グラフィックスは『 Catapult C 装置はペイロード・コアの一部であり、ナビゲー Thalesのアプリケーションでは、1ゲート、1MHz Synthesis Style Guide』にて“良い”Cコードション信号の生成を行います。NSGUに含まれがすべて重要なのです。従って、ツールは手作業の記述方法についてとても詳しい情報を公開しるすべてのデジタル処理は、NSGEと名付けらでコーディングした設計と比較して少なくとも同等ています。ところがこれらのルールのほとんどはれたASICで行われています。の結果を生成できることが非常に重要でした。社内のSignal Processing Cコーディング・チーム 4 にて既に適用されており、このことはThalesに図1：NSGE ASIC 開発フローとって嬉しい驚きでした。ですから、メンター・グ Spec level Specification & C Model Creation ラフィックスの推奨手法に対応するための手間はかかりませんでした。なCを使うことの重要性は、ソースコードを完全 RTL level RTL Simulation に実装から独立させておくことができる点です。ソースにクロック、モジュール、ポート、プロセ IPs Integration C-based Architectual Synthesis Thalesの標準言語であることに加えての純粋 Gate-level pre-layout Logic Synthesis with Default WLM スなどを全く指定しなくてよいため、ツールは同 Scan Insertion じソースCコードから全く異なるアーキテクチャ Early Floorplanning を生成することができるのです。 Physical Synthesis このことに付随して、Cコードは非常に再利用性が高いという利点があります。特定のFPGA Static Timing Analysis Formal Proof Simulation やASICテクノロジをターゲットとして最適化した RTLコードでは簡単に再利用できません。 Final Floorplanning 3. ASICおよびFPGAサポート Timing & Placement constraints Thalesの主要なターゲットはASICでしたが、 Timing Driven Layout FPGAによるプロトタイプも必須のステップでした。RTLを両方のターゲットに対して合成でき Post layout level Static Timing Analysis @speed Simulation Formal Proof ることは非常に重要です。さらに、FPGAをターゲットとすることでCコードをFPGAに実装し、電気的、機能的に実機を Thalès Design TOS References Generation Thalès Verification 再現した評価環境でat-speedテストを迅速に行 Thalès Logic Synthesis うことができます。 Activity under manufacturer responsibility ASIC Manufacturing 4. C/VHDL検証従来はRTL設計の機能を検証する際、ゴール CベースのアプローチはVHDL/Verilogアプ理時間が高速であるため、深いアーキテクチャデンCモデルのシミュレーションからリファレンローチとは大きく異なっています。設計者はシー探索と、徹底した実装の最適化を非常に短い時ス・ファイルを生成し、次にこれらのRTLシミュケンス情報をもたない“アンタイムド”のCを記間で行うことができました。レーション結果と比較する方法をとっていまし述するからです。Catapult C Synthesisは設計また、CチームとRTLチームの間のコミュニた。テスト・カバレッジはModelSimのコード・カ者の指定したアーキテクチャ制約に従ってスケケーションが欠かせないこと、このCベース手法バレッジ機能で評価することができました。ジューリング（有限ステートマシン）を生成しまを最大限に生かすにはメンタリティの改革も必この検証ステップで直面した主な問題は、C す。設計者は何がどのように生成されるかを完要であることを実感しました。このツールのおかモデルとRTLモデルの間の厳密な機能等価性全にコントロールすることができます。実際、こげで、アルゴリズムとアーキテクチャの間にこを確認することでした。実際、RTL設計者によのツールはRTL設計者が使用するべきものでれまで存在していたバリアが解消されました。ハる設計実装は、カウンタの初期値、メモリなど、す。優れたハードウェアを製造するには必ず優イレベル・モデルとRTL実装の間にあった溝がゴールデンCモデルとは多少違っている場合がれたハードウェア・スキルが必要だからです。なくなったことははっきりしています。多いのです。しかしCatapult C Synthesisでは、入力され Catapult C Synthesisの出力は、CコードとこのようなASICに含まれるあらゆるタイプの機能的に等価な R T L コード（ V H D L またはブロックをCatapult C Synthesisで開発していたCコードと生成されたRTLの間の等価性が保 Verilog）です。Catapult C Synthesisはまた、くことも可能です。計算集約的なもの、あるいは証されます。また、このツールには入力Cコードシミュレーション・インフラ（Thalesのケースでは複雑な決定過程を含むものはこの手法が特に適とRTLコードを同じCテストベンチを使ってシ ModelSim）と合成スクリプト（Thalesのケースでしていますが、複雑な制御部では、標準的なRTL ミュレーションするフローが含まれています。さは FPGA用 Precision RTL、ASIC用 Design フローが依然として適しています。従って、NSGE らに、ModelSimを使ってCテストベンチからシ Compiler）も生成します。 ASICのTMTCシークエンシング部分はすべてミュレーションを自動的に実行し、両方のソース Cコードがしっかりと記述されていれば、RTL から得られた結果を比較する機能も含まれていはほんの数分で生成可能です。ツールからは面ます。従って、設計の実装が間違っていることに積と速度の見積りも生成されますが、FPGA、よる相違点はすべて、フローの非常に早い段階 ASICともにこれらの見積り精度が高いことを確 Thalesの設計フローをもうひとつ改善したとで確認することができます。認しています。アルゴリズムからRTL実装への処ころは、ネットリストをファウンドリに送ってレイ HDL Designerツールを使っています。物理合成 5 News and Views 対処しなければなりませんでした。スタンダードセル設計でありながら、ファウンドリ（Atmel）のパフォーマンスと配線混雑度に満足のゆく結提供する標準の定義済みマトリクスを使って作果が得られた後、PC から物理制約ファイル業を行ったのはこのためです。つまり、ダイサイ（.DEF）ならびにタイミング制約フィル（.SDC）をズ、コアサイズ、電源グリッドやパッドピッチな生成し、これをファウンドリでのレイアウトに使用ど、一部の制約は既に固定されているというこします。とを意味します。従って、PCのグラフィカル・インタフェースあるいはスクリプト・モードを使ってハード・マクロやパッドの配置を行うだけでよ開発フローについてのまとめ以上を簡単にまとめると、Catapult C Synthesisによって可能となる複数のアルゴリズいのです。図2：PCを使ったNSGE ASIC配置設計レイアウトを確実にすることが可能です。物理合成は必ず標準の論理合成（Synopsys ムの検討と、仕様変更が行われた場合の設計のDesign Compiler）とスキャン挿入から始めます。の更新に必要な時間の短縮は、Cコード開発者次に、DCから生成されたゲート・ネットリストとからRTL設計者まですべてのエンジニアを納得アウトを行う前に物理合成を使用するステップ SDCファイル（タイミング制約）、および配置制約させました。を挿入したことです。をPCに入力します。ここで、PCをスペアセルの物理合成を含むこのフローにより、設計のゲー 0.18μmまたは 0.13μmテクノロジを使ったこ挿入に使用していることも重要です。セル配置とト規模が大幅に拡大し、ターゲット・テクノロジれまでのテスト設計においては、レイアウト段階グローバル配線を含む物理最適化を実行するがディープ・サブミクロン領域で微細化する中で、数多くの、しばしば大きなタイミング問題がと、PCからはDRCならびにタイミングに関するにあってもファウンドリとの間の繰り返し工程をセットアップだけではなくホールドにも発生する違反がレポートされます。物理フローの初期補削減し、設計スケジュールを遵守することがでことがありました。これ以外にも、Thalesの設計正が正しく行われ、これによりレイアウト後のパきました。にはダイ上に配置すべき多くのハードマクロ（メフォーマンスに関する予測が得られます。フロー NSGEが衛星に搭載される初のヨーロッパ製モリなど）があり、レイアウトを担当するファウンを補正するには、設計の初期レイアウトあるいテクノロジを使った 0,18μm ASICとして、ドリに対して、設計のパフォーマンスに与えるはその一部をPCネットリストをベースにファウン Galileoのシグナル・ジェネレータ機能に長期にインパクトが不明な状態でこれらの配置を指定ドリが配線し、同じネットリストに物理合成を行っ渡り貢献してくれることを期待しています。することは非常に困難でした。たものと結果を比較します。修正のための係数 Synopsysの Physical Compiler（ PC）および同ツールのRPP（RTL Performance Proto- が計算され、この比率をPCに入力し、以降の物理合成で使用します。 typing）という非常に便利なモードのおかげで、 Physical Compilerはまた、設計の配線可能厳密なフロアプランを作成することなく物理合性についても非常に有用な情報を生成します。成を行うことができます。宇宙向けのプロジェク PCから生成される混雑度のテーブルを基に配トであるため、認証という面から特別な制約に置の予測、最適化を行い、ファウンドリでの最終この記事の全文は下記のウェブサイトにてご覧ください。 www.mentorg.co.jp/NV2008-Jan/ CASIO 創立 50 周年。メンター・グラフィックスに盾が贈られました。カシオ計算機株式会社様は2007年に創立50周年を迎えられ、ビジネスの繁栄に貢献した印として、メンター・グラフィックスに盾が贈られました。カシオ計算機株式会社様は、メンター・グラフィックスにとって、日本におけるお客様第１号であり、創業以来特に長くおつきあいいただいている企業です。同社は今後もLSI設計が大変重要な分野であると考えられており、両社のリレーションを益々深めることで、企業相互間の発展、ひいてはそれぞれのお客様の発展を後押しできるよう邁進して参りたいと存知ます。カシオ計算機株式会社尾家正洋様（左）とメンター・グラフィックス・ジャパンプレジデントショーン・マーフィー 6 SupportNet Information http://supportnet.mentor.com/japan/ 新しいオプションで SupportNet 検索がより便利になりました SupportNet検索に「お客様の製品リストを検索」オプションが追加されました。このオプションをチェックして検索すると、左ナビゲーションの「お客様の製品リスト」に登録されたすべての製品が検索対象となります。なお、デフォルトはチェック＝オンとなります。 TechNote「SupportNet検索のコツとノウハウ」（mj200128）では、新しいオプションについての説明のほか、日本語SupportNetの検索機能の特長や、検索のヒット率を高めるヒントをご紹介していますのでご参照ください。 http://supportnet.mentor.com/reference_jp/technotes/public/technote.cfm?tn=m j200128 お客様へのアンケート調査により、７０％以上の問題が検索によって解決したとの結果が出ています。ますます便利になったSupportNet検索を是非ご活用ください。ダウンロード時間を短縮するにはダウンロード・アクセラレータを利用すると、SupportNetからのソフトウエアのダウンロード時間を短縮することができます。また、レジューム機能により、万一回線の切断によってダウンロードが中断した場合でも、途中から再開することが可能です。ダウンロード・アクセラレータについての詳細は、TechNote「ダウンロードアクセラレータを使用した製品のダウンロードについて」（mj107980）を参照してください。 http://supportnet.mentor.com/reference_jp/technotes/public/technote.cfm?tn=m j107980 SupportNet のヘルプ SupprtNet のご利用でお困りのことがあれば、まずはヘルプをご参照ください。 SupportNetのヘルプでは、ライセンス、アカウント設定、ユーザ登録、問い合わせメニューのご使用方法、TechNoteの種類などについてご案内しています。アクセスするには、各ページの一番下にある「SupportNetのヘルプ」をクリックするか、または以下のURLからアクセスしてください。 http://supportnet.mentor.com/help_jp/ SupportNet には御社すべてのユーザ様をご登録ください SupportNetのユーザ・アカウントは、御社の複数のお客様にご登録いただくことができます。SupportNetでは、技術情報の検索機能のほか、最新リリースのダウンロードの機能などをご提供しております。ご登録は、SupportNetトップページより「ユーザ登録」をクリックするか、または以下のページにアクセスしてください。 http://supportnet.mentor.com/user_jp/register.cfm 7 本社〒140ｰ0001 東京都品川区北品川4丁目７番35号御殿山ガーデン営業代表：(03) 5488ｰ3030 大阪支店〒532ｰ0004 大阪市淀川区西宮原2丁目1番3号 SORA新大阪21 代表：(06) 6399ｰ9521 名古屋支店〒460ｰ0008 名古屋市中区栄4丁目2番29号名古屋広小路プレイス代表：(052) 249ｰ2101 ホームページメンター・グラフィックス・ジャパン： www.mentorg.co.jp メンター・グラフィックス米国本社： www.mentor.com サポート・センターオンライン新規問い合わせ： http://supportnet.mentor.com/servicerequests_jp/ フリーダイアル：0120-11-2572 （受付時間9:15∼17:30 土日祝日を除く）＊オンラインの場合はその場でシステムに登録されますので迅速､確実です。＊フリーダイアルの場合はサイトID、プロダクト名等をお知らせください。＊詳しくは以下のページでご案内しております。 http://supportnet.mentor.com/contacts_jp/japan News and Views Winter 2008 Vol.25 2008年1月31日（季刊）メンター・グラフィックス・ジャパン株式会社 ● 編集人 News and Views 編集部東京都品川区北品川4丁目７番35号御殿山ガーデン（コーポレート・マーケティング部内） ● 発行日 ● 発行人 TEL：(03) 5488ｰ3035 E-mail：[email protected] 「News and Views」の送付中止、宛先の変更は下記編集部までご連絡ください。 ● TEL ：(03) 5488 ｰ 3035 ：(03) 5488 ｰ 3032 ● E-mail ：[email protected] ● Web site ：www.mentorg.co.jp/info/ ● FAX ＊ Mentor Graphicsはメンター・グラフィックスの登録商標です。＊記載されている製品名は、すべて各社の登録商標または商標です。 PRINTED WITH SOY INK TM Trademark of American Soybean Association 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