テストおよびテスト装置 概要 2001 年 のテスト・ロードマップは、製 造 テスト・プロセスにインパクトのあるより多 くの設 備 を対 象 とする ように、1999 年 から拡 張 しました。単 独 のテスト装 置 のチャレンジを超 えて全 工 程 に関 わるに取 り組 み として、バーイン・テスト、ウェーハ・プローブ、完 成 品 ハンドラとプローブ・カードの技 術 トレンドを初 め てカバーしています。テストのチャレンジのエリアでは、日 本 サイドによるシステム・オン・チップ(SOC)の 内 容 がテストの章 の補 足 に含 まれています。この分 野 の内 容 は将 来 のテスト・ロードマップ改 訂 で成 長 ・成 熟 すると予 想 されます。 本 章 の構 成 は、1999 年 版 のテスト・ロードマップに従 っています。テスト技 術 必 要 条 件 は、テスト・ マーケット・セグメントのキー・デバイスおよび設 計 属 性 によってセクションに分 割 されています。これは これらがテスト決 定 を促 進 させる主 要 なドライバーであるからです。さらに、いくつかのエリアにおいて ディフィカルト・チャレンジを拡 張 し、技 術 開 発 の必 要 性 に対 する補 足 説 明 を追 加 しています。 困 難 なチャレンジ コストとテスト容 易 化 設 計 単 位 あたりのテストコストと検 査 装 置 の主 要 コストを考 えることは、製 造 のテストメソドロジーを決 定 す る上 で 支 配 的 なもので あり 続 ける。 何 年 も 前 か ら始 まったDFTを内 蔵 する設 計 に よって、 安 価 検 査 装 置 解 を探 すことは、最 近 意 味 深 い産 業 的 勢 いを生 み出 してきている。しかしながら、いくつかの動 向 がDFT手 法 の適 用 に制 約 を課 している。SOCの設 計 は、デジタル、アナログ、RFとミックスド・シグ ナル検 査 装 置 の能 力 必 要 条 件 の伝 統 的 壁 を破 りつつあり、その結 果 非 常 にコンフィギュアラブルで 最 初 からすべて1プラットフォームでのテスト解 への動 向 を生 み出 している。バンド幅 と一 定 の、あるい は縮 小 していく最 終 パッケージの形 状 ファクターの要 求 が増 加 することは、チップ外 通 信 に対 する高 速 シリアル・プロトコルの広 範 囲 の拡 散 を促 進 させている。これらのインターフェイスのアナログ性 質 と デバイス互 換 性 に 対 する要 求 は、製 造 環 境 に 拡 張 的 アットスピードのパラメトリックテストを要 求 しだ す。ついには、DFTに基 づくテストアプローチは、以 下 の研 究 をし続 けることを要 求 する。その研 究 と は、実 存 する故 障 モデルを想 定 し、斬 新 な故 障 モデルを同 定 化 するパターンを加 える先 行 したメソド ロジーの開 発 を通 して、実 際 のプロセス欠 陥 のカバレッジを向 上 させるものである。DFTに基 づくメソ ドロジーは、これらの分 野 で実 行 可 能 なものである間 に、DFTテクノロジが最 先 鋭 のデバイスの性 能 と複 雑 さに遅 れをとり続 けるであろうことは予 想 されることである。 DFT手 法 は、何 年 もの間 よく知 られた手 法 であるが、ほんの少 し前 に産 業 全 体 に渡 って実 践 的 な ものとなっている。なぜこの古 いテクノロジが今 日 の製 品 で突 然 それほど重 要 になっているのかと疑 問 を投 げかける人 がいくらか存 在 する。何 年 もの間 、要 求 される出 荷 品 質 レベルを達 成 するために、ア ットスピードのファンクションテストが、大 量 生 産 の強 力 なメソドロジーを提 供 してきた。この手 法 は、い くつかの理 由 でガス欠 状 態 に陥 っていると議 論 され得 る。その理 由 は、テスト開 発 のリソースだけでな く、製 造 歩 留 り損 失 とコストである。たとえ、各 デバイス性 能 の向 上 に合 わせて、製 造 検 査 装 置 をアッ プグライド、あるいは、置 き換 えができる余 裕 があったとしても、ファンクション検 査 環 境 下 で人 手 でテ ストを書 くためのリソースの要 求 があることを避 けて通 れないことは、自 明 である。テスト内 容 生 成 は、 非 常 に複 雑 な設 計 に対 しては、10倍 の人 と年 月 を要 するかも知 れない。スキャンやBISTのようなD FT手 法 は、テスト内 容 の自 動 的 生 成 を可 能 にするかも知 れないし、テスト内 容 生 成 の労 力 を削 減 す るかも知 れない。かくして、人 手 でテストを書 く仕 事 をドラスチックに削 減 する。高 度 に集 積 化 されたデ バイスに対 しては、テストの再 利 用 の提 供 とテスト開 発 と評 価 業 務 の幾 何 学 的 、あるいは指 数 関 数 的 伸 びを避 けるDFTが要 求 される。 製 品 検 査 コストを下 げるDFTに基 づく設 計 へのすべての産 業 的 勢 いとともに、ファンクションテスト は、本 当 に消 えてしまうのだろうか。テクノロジが進 展 するにつれて、ファンクションテスト装 置 コストが、 一 定 のパフォマンスウインドウのために、長 い時 間 に渡 って減 少 してきた。出 荷 製 品 品 質 を保 証 する ために必 要 なカバレッジを得 る1つの機 会 として、テストは、ファンクションテストメソドロジーをてこ入 れ し続 けるであろう。しかしながら、生 産 でファンクションテスト・パフォマンスに包 含 的 制 限 が必 要 とされ るとき、I/Oのデータレイト必 要 条 件 を減 らし、少 ないピンカウントテストを可 能 にし、高 価 な検 査 装 置 への依 存 性 を減 らすことによって、DFTは使 用 されるであろう。DFTは、製 造 業 者 にファンクションテ ストと結 びつけられたテスト装 置 テクノロジを見 直 させる可 能 性 を持 つであろう。 最 先 端 の 半 導 体 プ ロセ ス・ テクノロ ジにおいて は、 故 障 検 出 環 境 のわ れわれの 理 解 を 進 めて 、故 障 モデルに基 づいて、静 的 な、そしてダイナミックな欠 陥 の改 善 された検 出 をもたらすパターンを印 加 する先 行 的 方 法 を識 別 するための基 本 的 研 究 が必 要 とされる。異 なる故 障 モデルから導 かれたテス トセットの欠 陥 検 出 能 力 の何 年 もの分 析 の後 、単 一 縮 退 故 障 モデルがテストセットの品 質 を数 量 化 することに対 して、最 も広 く使 われるモデルとして残 っている。このメソドロジーは、低 速 度 のスキャン環 境 で使 われるとき、たいていのスタティックなプロセス欠 陥 を検 出 するのには充 分 であることが分 かっ た;しかしながら、一 層 進 歩 したベクトル印 加 手 法 と斬 新 な故 障 モデルが、ダイナミックな回 路 動 作 の みに影 響 を与 えるだけである欠 陥 を検 出 するためには必 要 である。どんなに、超 微 細 化 回 路 の感 受 性 と高 い背 景 電 流 でデバイスをテストしているIDDQ能 力 が低 下 していることが、他 の故 障 から追 加 のカバレッジをオープン故 障 とブリッジ故 障 のようなタイプで向 上 させる必 要 を促 進 させるとしても、過 渡 とパス遅 延 故 障 モデルの使 用 が大 きくなってきている。 先 行 した故 障 モデルに基 づいての、設 計 トランジスタの計 算 とテストパターンの応 用 が大 きくなるに つれて、関 連 したスキャンベースのDFTテストデータ・ボリュームは、関 連 して増 大 する経 験 をするで あろう。デバイス・インターフェイスにおいて、テストデータ転 送 のために利 用 可 能 なバンド幅 は、テスト データ・ボリュームの伸 びより成 長 が遅 くなるであろう。この傾 向 は、生 産 テスト時 間 、それゆえに製 造 コストに直 接 の打 撃 的 な影 響 を与 える。設 計 を制 限 するテストバンド幅 の中 へのBIST手 法 の浸 透 は、 サブセットのテストパターンをチップ上 で生 成 することを通 して、テストデータ・ボリュームの伸 びを抑 制 するように要 求 されるであろう。 アナログテストとミックスドシグナルテストのDFTメソドロジーは、開 発 の早 い段 階 にあって、そして産 業 のために重 要 な挑 戦 を表 す。これは、品 質 保 証 のミックスドシグナルテストが回 路 のタイプだけでは なく、応 用 タイプに依 存 しているかも知 れないという事 実 によって、複 雑 化 されている。複 雑 なアナログ 回 路 を保 持 する高 集 積 化 傾 向 は、費 用 効 果 の高 い製 造 テスト解 決 のビジネスの必 要 を促 進 させて いる。その研 究 はすでに始 まっているが、だんだんと強 調 した形 で、産 業 テスト応 用 へのテクノロジ転 換 についての研 究 が続 かなければならない。 1999年 度 のITRSは、DFTによって可 能 にされた設 計 のために、低 コストテスターに最 初 の焦 点 が合 わされた必 要 条 件 の定 義 を提 供 した。2000年 度 の更 新 は、必 要 条 件 を明 確 にして、そして内 容 の解 釈 で産 業 的 混 乱 を減 らすために、この情 報 の重 要 な刷 新 を含 んでいる。これらの必 要 条 件 を 生 み出 すことの過 程 における半 導 体 製 造 業 者 とテスト装 置 供 給 者 間 の大 規 模 な協 力 は、個 別 の設 計 で使 われ大 いにカスタム性 の高 いDFTメソドロジーがテスター構 成 ブロックの汎 用 セットに向 かって 一 点 に集 中 することを明 示 してきた。この重 要 な結 論 は、次 のことを確 信 させていることである。ノーブ ランドのDFTテスターであっても、一 連 のカスタム性 の高 いポイント解 決 よりもどちらかというと、産 業 の 必 要 条 件 を満 足 するように設 計 され、構 成 され得 るということである。 しかしながら、デバイス・デバッグと特 性 評 価 の世 界 においては、アットスピード・ファンクションテスト とアナ ロ グテ ストは、 設 計 誤 差 とプ ロ セス誤 差 と マージン 確 保 の 根 本 的 原 因 のため の 主 要 な 役 割 の 役 をし続 けるであろう。この伝 統 的 テスト装 置 ベースのメソドロジーは、DFTベースの結 果 を最 終 使 用 の環 境 条 件 に関 連 付 けることを要 求 されている。この検 査 装 置 が製 造 の中 に急 増 することはない、し かし、どちらかといえば、より低 コストの大 量 生 産 テスターの製 造 能 力 を証 明 するためには使 われるで あろう。もし、この傾 向 が、最 も複 雑 な、開 発 集 中 的 なテスト装 置 のために、全 体 に利 用 可 能 なマーケ ットを縮 小 するようなことを続 けるならば、これは、産 業 に重 要 な挑 戦 を表 す。設 計 デバッグと特 性 評 価 の新 しいメソドロジーは、上 昇 する検 査 装 置 コストを避 けるためには識 別 されなくてはならない。 高 速 のシリアル・インターフェイスは、何 年 もの間 、長 距 離 の通 信 マーケット・セグメントで使 われてき た。通 信 マーケットが重 要 な周 波 数 を維 持 するであろう間 に、主 要 な高 速 シリアル・プロトコルが、広 範 囲 の消 費 者 応 用 をサポートするために、ASICとSOCマーケットを突 き通 すであろう。この傾 向 は、 主 流 として、前 には限 定 されていた複 雑 なテスト問 題 を高 速 ネットワーキング環 境 にもたらしている。こ のマーケット・セグメントから学 ぶキーは、とりわけインターフェイス上 のジッター耐 性 とジッター転 送 テ ストを行 う必 要 があることを示 している。このようなテストは、今 日 ラック&スタック方 式 のアナログドメイ ン、あるいはミックスド・シグナルテスターでのアプローチで行 われている。これらの解 決 は、テスト時 間 と検 査 装 置 主 要 コストに起 因 する製 造 コストの考 慮 を伴 って、単 一 デバイス上 の高 速 シリアルポート の比 較 的 限 定 された数 をサポートする。これらのインターフェイスが単 一 デバイス上 に載 せるポート数 が急 増 するにつれて、伝 統 的 アナログテストのアプローチは、アナログ検 査 装 置 のスケーラビリティの ために破 綻 するであろう。これらのインターフェイスの周 波 数 が増 加 するにつれて、製 造 テストを可 能 にするために、代 わりの方 法 が開 発 される必 要 があるであろう。 最 終 製 品 外 形 ファクターとバッテリー寿 命 に対 す る民 生 製 品 に対 して増 加 する圧 力 は、設 計 タ イ プの間 にぼんやりと、重 要 なレベルでの単 一 チップ集 積 化 を促 進 させている。SOC設 計 の到 来 は、 アナログ回 路 が基 本 的 にデジタル回 路 (大 きいデジタル/小 さいアナログ)に加 えられたかどうか、あ るいはロジック回 路 が基 本 的 にアナログ回 路 ( 大 きいアナログ/小 さいデジタル) に加 えられたかどう かを決 定 することを難 しくする。アナログの複 雑 さは、比 較 的 低 パーフォーマンスのベースバンドから マルチGHzまでを含 むRFまで、異 なるかも知 れない。ロジックとアナログ回 路 のほかに、真 のSOC設 計 は、大 量 の内 蔵 揮 発 性 メモリと、あるいは不 揮 発 性 メモリを内 蔵 しているかも知 れない。単 一 ダイの 上 にこれらの回 路 を組 み合 わせることは、増 加 する消 費 マーケットでフェイルするデバイスのテストの 複 雑 さと挑 戦 を増 大 させている。ロジジクテストとアナログ回 路 のテストの複 雑 さとともにあるメモリテス トの長 いテスト時 間 要 求 の均 衡 を保 つために、DFTでの基 本 的 な新 考 案 とテスト装 置 アーキテクチャ が必 要 とされる。加 えるに、大 規 模 SOC設 計 は、再 利 用 可 能 なミックスド・テクノロジ設 計 ブロックから 組 み立 てられるであろう大 いに構 造 化 されたDFTアプローチは、高 いカバレッジを可 能 にして、内 蔵 設 計 ブロックのためにテストの補 足 的 再 利 用 を必 要 とされるであろう。 マルチダイのパッケージング 小 さい製 品 外 形 ファクターを保 守 する間 に、大 きいメモリアレイのようなカスタムに指 示 される「オプ ション」の集 積 化 が、マルチダイのパッケージに対 する需 要 を促 進 させている。個 別 のダイが異 なった 設 計 チーム、あるいは異 なった製 造 業 者 からさえ来 るかも知 れないから、DFTがリスキーな状 態 であ る付 加 的 複 雑 な問 題 を持 つ機 会 を与 えるように、ミックスド・テクノロジでのマルチダイパッケージは、S OCと同 じような挑 戦 を伴 っている。さらに、いくつかの異 なったテスト戦 略 は、それは特 定 のテクノロジ のためにそれぞれ最 適 化 されて、通 常 専 用 テスターの上 で個 々に処 理 されるが、1パッケージでの挑 戦 的 テスト手 法 とテスト装 置 能 力 を一 緒 にすることができた。マルチダイ・パッケージで構 成 される歩 留 りは、個 別 のダイの歩 留 りとパッケージング歩 留 りの積 である。これは、ウェーハプローブから取 られ たKGDが集 積 化 されたマルチダイ・パッケージの構 成 テストの段 階 の歩 留 り影 響 を最 小 にするような 願 望 を促 進 させる。KGDは、劇 的 にウェーハプローブでの欠 陥 検 出 必 要 条 件 を増 やして、既 存 のウ ェーハプローブとバーイン加 速 メソドロジーを挑 発 している。マルチダイ・パッケージへの大 きくなる需 要 が 、ウェ ーハレベル・ テストとバ ーイン 能 力 を強 めて、 多 分 スルー プットと 歩 留 りを最 大 に する新 規 製 造 プロセスフローの開 発 を導 くであろう。 標準化 単 一 ダイ、あるいはパッケージの中 の回 路 タイプの多 くなる多 様 性 は、製 造 テストフローの複 雑 さと 関 連 した増 加 を促 進 するであろう。効 率 的 にテスト装 置 プラットフォーム間 でテスト内 容 を移 動 させる ために、テスト開 発 標 準 が必 要 とされる。自 動 テスト内 容 生 成 のためのソフトウェア・ツールとテスト・ソ フトウェア標 準 の採 用 が必 要 である。デジタル・ロジック設 計 のためのツール能 力 は、相 対 的 に成 熟 レベルに達 してきている;アナログ・ドメインに対 して、同 様 の能 力 を持 ち込 むことに焦 点 を当 てること が必 要 である。装 置 プログラミング、オートメーションとカスタマイゼーションのための今 日 のプラットフォ ームのユニークなサプライヤーのソフトウェア解 決 と自 社 製 ツール環 境 は、テスト開 発 エンジニアリング と工 場 インテグレーションの努 力 に受 け入 れがたい増 大 を促 進 させるであろう。普 通 業 務 のオートメー ションと減 少 しつつあるテスト・プラットフォーム・インテグレーション時 間 は、製 品 開 発 ライフサイクルを 縮 小 して、それと一 致 して一 層 の効 率 的 リソースの使 用 を可 能 とするべき標 準 に焦 点 を当 てる必 要 がある。 モデル化 とシミュレーション デバイスのピン数 、I/O周 波 数 、アナログ必 要 条 件 と電 力 の増 加 が必 要 とされるにつれて、テスタ ーとDUT間 のインターフェイスは、ますます複 雑 になる。これらの特 性 のワーストケースの組 み合 わせ は、すべての計 測 器 がパス寄 生 を最 小 限 にするように(トレイドオフが要 求 されるであろうが)、物 理 的 にできるだけDUT近 くに置 くことが要 求 される。計 測 器 の場 所 とパス・パーフォーマンスに対 して、イ ンターフェイス・レイアウト・ルーティングと幾 何 学 的 パターンの最 適 化 を果 たすために、複 雑 なシミュ レーション能 力 が必 要 とされる。シミュレーションは、テスト装 置 の計 測 器 、電 気 配 分 パス、プローブカ ード、ロードボード、コンタクターとDUTの詳 細 なモデルを必 要 とする。このようなシミュレーションは、 ダイにおける信 号 と電 力 性 能 を保 証 するために必 要 とされる。 汎 用 DRA Mのビット密 度 の成 長 は 、コスト性 を維 持 する生 産 テストスループットと関 連 した増 加 を 要 求 する。並 列 テストへの単 純 な拡 張 は、充 分 ではないであろう、そして、大 きくなるDUTインターフ ェイス速 度 と精 度 必 要 条 件 によって、制 限 されるかも知 れない。マルチビットのテスト、BISTとBISR は、生 産 スループットと歩 留 りを助 けるためには不 可 欠 となるであろう。 テストプロセス実 行 決 定 は、製 品 テストコストとテスト有 効 性 間 の一 定 のトレイドオフによって、促 進 させられ続 けるであろう。DFTテクノロジ開 発 の段 階 に、あるいは、DFT解 決 を招 かない大 規 模 な設 計 に対 して、コストの圧 力 が、高 性 能 のデジタルとアナログテスト装 置 を先 端 設 計 のテスト必 要 条 件 を 管 理 させ続 けるであろう。DFTの使 用 は、テスト の複 雑 さをチップ上 に 移 動 させる、それゆえ 能 力 の 必 要 条 件 を減 らし、従 って、コスト、製 造 テスト装 置 を減 らす目 的 とともに大 きくなる。 トランジスタ数 、インターフェイス周 波 数 、電 力 消 費 と多 様 な回 路 タイプの集 積 化 に関 してのデバイ スの複 雑 さが増 すことは、将 来 テスト共 同 体 の中 で重 要 な挑 戦 を必 要 とするであろう。近 いうちに、こ れらの挑 戦 は、大 いに構 造 化 されたDFTメソドロジーを通 してテストアクセスを供 給 し、テスト装 置 を 通 してデバイスに高 性 能 な信 号 を配 分 する能 力 に集 中 する。長 期 の挑 戦 は、デバイス・インターフェ イスとしてのテスト装 置 、先 行 的 テストメソドロジーと不 良 解 析 に存 在 する。下 表 19の挑 戦 は、優 先 順 位 で定 義 されている。 表19 5 つ の 困 難 な チャレンジ ≥ 65 nm / 2007 ま で 高 速 デ バ イ ス・イ ン タ ー フェイス テストとテスト装置の困難なチャレンジ―短期間 項目のまとめ • • • • 高集積設計 • • • 高 周 波 数 、 超 多 数 ピ ン プ ロ ー ブ と テ ス ト ソ ケ ッ ト の た め に 、 主 要 な ロードブ ロ ッ ク が 必 要であろう;減少した寄生インピーダンスでコスト効果が高い解決を可能にする研究 開発が緊急に必要とされる。 高速シリアルインタフェース速度とポート数傾向が、特性評価のために高速アナログ ソ ー ス / キ ャ プ チ ャ ー と ジ ッ タ ー 計 測 器 能 力 の 向 上 を 要 求 し 続 け る で あ ろ う 。 DF T / DFM 手 法 が 、 製 造 す る た め に 、 開 発 さ れ な く て は な ら な い 。 デバイス・インタフェース電気回路が、検査装置バンド幅と精度を低下させるとか、 あ る い は ノ イ ズ を 発 生 し て は な ら な い ; 特 に 高 周 波 数 差 動 I/O と ア ナ ロ グ 回 路 の た め に。 大 い に 構 造 化 さ れ た DFT ア プ ロ ー チ は 、内 蔵 コ ア へ の テ ス ト ア ク セ ス を 可 能 に す る こ と が 必 要 で あ る 。 テ ス ト を 可 能 に す る た め に DFT と B IST を 使 う と き 、 個 別 の コ ア に は特別な注意を必要とする。 ア ナ ロ グ DFT と BIST 手 法 は 、 テ ス ト イ ン タ フ ェ ー ス 必 要 条 件 を 単 純 化 す る こ と と 、 ゆっくりではあるが、徐々に計測器の能力を高めるトレンドを成熟させなくてはなら ない。 もし、テストチップが同じく多数のノイズが多いデジタル回路を含んでいるならば、 RF と オ ー デ ィ オ 回 路 を 含 ん で い る テ ス ト チ ッ プ は 、 主 要 な 挑 戦 と な る で あ ろ う 。 DFT は 、 非 常 に 複 雑 な 設 計 に 対 し て 再 利 用 可 能 な デ ザ イ ン コ ア が テ ス ト 開 発 時 間 を 減 らすように、テスト再利用ができるようにしなくてはならない。 信頼性スクリーニング • • • 製造検査コスト • • モデリングとシミュレ ーション • • • 表19 既存のメソドロジーは、ガスを使い果たしている状態である(バーイン対熱放出、 IDDQ 対 背 景 電 流 の 増 加 )。 斬 新 な 、初 期 不 良 率 を も た ら す 欠 陥 加 速 ス ト レ ス 条 件 を 識 別 す る 研 究 が 必 要 と さ れ る 。 製造テストコストを減らすためのテストセルスループット拡張が必要とされる。 その 好 機 は 、大 規 模 並 列 テ ス ト 、ウ ェ ー ハ レ ベ ル テ ス ト 、ウ ェ ー ハ レ ベ ル バ ー イ ン と 他 を 含 ん で い る 。デ バ イ ス ・ イ ン タ フ ェ ー ス / コ ン タ ク テ ィ ン グ 、電 力 と 熱 の マ ネ ー ジ メ ン トを含む挑戦が望まれる。 デ バ イ ス テ ス ト の 必 要 性 は 、 DFT を 通 し て 低 コ ス ト の 製 造 テ ス ト 解 決 を 可 能 に す る よ うに処理されなくてはならない;ピンカウントを減少させるテスト、検査装置再利用 とテスト時間短縮を含む。 自動テストプログラム生成は、テスト開発時間を減らすために必要とされる。テスト 内容の再利用と製造の機敏さを可能にするテスト標準が必要とされる。 シ リ コ ン 前 の テ ス ト 開 発 を 可 能 に し 、高 価 な ATE の 上 で の 高 価 な シ リ コ ン 後 の テ ス ト 内 容 開 発 / デ バ ッ グ を 最 小 に す る た め に 、 A T E 、 デ バ イ ス ・ イ ン タ フ ェ ー ス と DUT とのロジックとタイミングの正確なシミュレーションが必要とされる。 高 性 能 な デ ジ タ ル と ア ナ ロ グ I/O と 電 源 必 要 条 件 が 、 ダ イ 時 の 信 号 の 正 確 さ と 電 源 品 質を保証するために、テスト環境シミュレーション能力の重要な改良を必要とする。 検査装置メーカは、インタフェース設計を可能にするためにピンエレクトロニクス、 電源とデバイス・インタフェースの正確なシミュレーションモデルを提供しなくては ならない。 テストとテスト装置の困難なチャレンジ―長期間 5 つ の 困 難 な チャレンジ <65 nm 2007 以 降 DUT か ら AT E へ の イ ン • ターフェイス • • • • テストメソドロジー • • • • 欠陥解析 • 不良解析. 光学式と他の分裂的テクノロジでのプロ−ビング能力。 大規模並列テストのサポート − フルウェーハ・コンタクティングを含めてである。 ダイ・サイズを減少させることと、回路密度を増やすことは、ダイの熱密度の劇的な 増 加 を も た ら す 。 こ の 問 題 は 、さ ら に 製 造 ス ル ー プ ッ ト を 最 大 に す る た め に 並 列 テ ス トができるようにする願望によって増大される。ウェーハ・プローブと部品テストに 対する新しい熱のコントロール手法が必要であろう。 インタフェースとテスト装置によって、非接触でデバイス・ピンをテスト可能にする DFT 新 し い DFT 手 法 ( S C A N と BIST は 、 今 ま で の 2 0 年 以 上 の 間 の 頼 み の 綱 で あ っ た )。 制 御 と 観 測 の た め の 新 し い テ ス ト 方 法 が 必 要 と さ れ る 。設 計 階 層 を 利 用 し て 開 発されるテストが必要であろう。 ア ナ ロ グ DFT と BIST 手 法 は 、 テ ス ト ・ イ ン タ フ ェ ー ス 必 要 条 件 を 単 純 化 す る こ と と、計測器能力をゆっくりではあるが徐々に向上するように、成熟していかなけばな らない。 BIST 手 法 は 、新 し い 故 障 モ デ ル 、不 良 解 析 と 決 定 論 的 テ ス ト を 支 援 す る よ う に 変 化 し なくてはならない。 DFT の 挿 入 の た め の E D A ツ ー ル は 、 機 能 性 、 カ バ レ ッ ジ 、 コ ス ト 、 回 路 パ フ ォ ー マ ン ス と ATPG パ フ ォ ー マ ン ス を 考 慮 し て 、 DFT 選 択 す る こ と を サ ポ ー ト し な く て は ならない。 欠陥タイプとその動作は、拡散プロセステクノロジに先行した形で進展し続けるであ ろう。 出現している欠陥場所を特定化する既存と新規の故障モデルの基本的な研究が 必要とされるであろう。 進 歩 し た 故 障 モ デ ル に 対 す る ATP G 能 力 と 性 能 に 対 し て E D A の 重 要 な 先 行 性 と DFT の 挿 入 は 、 テ ス ト に 関 連 し た 効 率 を 改 善 し 、 設 計 の 複 雑 さ を 減 ら す こ と を 必 要 と する。 • 多層メタル・プロセスでの欠陥の リアルタイムでの解析が必要とされる。 • アナログデバイスの不良解析手法が開発され、自動化されなくてはならない。 • 破壊しての物理的検査プロセスから主に非破壊診断能力への移行。 個別の欠陥タイプを同定、場所特定と識別する特性評価能力。 異 分 野 デ バ イ ス・テ ク ノ • ロジ • MEMS と セ ン サ ー の た め の 新 し い テ ス ト 方 法 の 開 発 進歩した / 破壊的トランジスタ構造のための新しい故障モデルの開発 テストテクノロジの必要条件 潜在的歩留り損失 全 体 的 ロードマップ・テクノロジ(ORTC)特 性 表 に示 されるように、at−speedのファンクションテス ト・メソドロジーに関 連 した製 造 歩 留 り損 失 は、ATE性 能 と常 に増 加 するデバイスI/O速 度 の間 の大 きくなりつつあるギャップと関 係 している。マイクロプロセッサとASIC I/O の大 きくなっている速 度 は、タイミング信 号 の適 切 な解 決 のためにより高 い正 確 さを要 求 している。半 導 体 チップ外 への速 度 は、1年 に30%向 上 しているのに、テスター精 度 は1年 に12%しか改 善 されていない。1980年 代 に はデバイス速 度 より5倍 速 いテスターによって提 供 された典 型 的 テスト課 題 は解 決 した。もし、現 在 の 傾 向 が継 続 するならば、テスターのタイミング誤 差 が最 も速 いデバイスのサイクル時 間 に接 近 す るで あろう。表 20に見 られるように、2001年 には、伝 統 的 ファンクションテスト・メソドロジーを使 うときには、 テスターの精 度 が悪 いための歩 留 り損 失 が問 題 になっている。 表20 歩留り対テスト精度 年 2001 2002 2003 2004 2005 2006 2007 MHz 1700 1870 2057 2262 2488 2737 3011 デバイス周期 ps 588 535 486 442 402 365 332 総 合 ATE 精 度 (OTA) ps 200 176 155 136 120 106 93 デバイスの総合精度必要 条 件 (5% 目 標 ) ps 29 27 24 22 20 18 17 チップからボードへのバ ス周波数 − 高性能 白 –製 造 化 可 能 な 解 が 存 在 し 、 現 在 最 適 化 中 黄 —既 知 の 製 造 化 可 能 な 解 が あ る 赤 –製 造 化 可 能 な 解 は 、 ま だ 未 知 これらの潜 在 的 に極 端 な歩 留 り損 失 は、at−speedのファンクションテストの代 わりのテスト手 法 の 使 用 によって、和 らげられなくてはならない。DFTメソドロジーは、進 歩 したパターン印 加 と新 規 の故 障 モデル化 を通 して、アットスピードのファンクションテスト・ベクターによって同 定 化 される欠 陥 のカバ レッジを提 供 するように成 熟 しなければならない。これらの方 法 は、テスターのタイミング精 度 に起 因 す る先 端 設 計 の歩 留 り損 失 のリスクを軽 減 し、テスターとデバイス間 のインターフェイスの複 雑 さを軽 減 する付 加 的 利 点 を提 供 する。 ATEコスト ATEコストは、従 来 は単 純 なピンあたりのコストを基 に計 算 してきた。この方 法 は、便 利 な計 算 法 で はあるが、次 の理 由 により問 題 であった。即 ち、ピン数 が増 えることによって発 生 する装 置 構 造 と基 本 構 造 に関 係 した基 本 的 なシステムコストを無 視 してしまっていたためである。それ故 、各 テスタの種 類 ごとについては、次 の式 が、ATEコストのロードマップを表 し、且 つ、予 測 するのに有 用 なものであると して提 案 されている。 Tester Cost = b + Σ ( m * x ) n この式 で、bはピンが無 い場 合 のシステムの基 本 コスト、mはピンあたりの増 加 コスト、xはピン数 である。 “b”は能 力 、性 能 、特 徴 によって変 化 し、一 方 、“m”はパターン・メモリ容 量 、アナログ能 力 に依 存 す る。尚 、基 本 コスト“b”は、テスタの種 類 によって変 わるが、現 時 点 の例 では、複 数 同 時 テストのため の特 別 な仕 様 を考 慮 していない。添 え字 nは、異 なるテストピン能 力 (例 、アナログ、RF、等 )をサポー トするための特 殊 仕 様 システムによりコストが変 わることを示 すものである。ファクタbとmに対 するコスト は、同 一 の性 能 では、時 間 経 過 とともに下 がると予 想 している。 図表21 ATE Cost Parameters Tester Segments B m x Base Cost Incrementa Pin Count l Cost per Pin K$ $ High-performance ASIC / MPU 250-400 2700-6000 512 Mixed-signal 250-350 3000-18,000 128-192 DFT Tester 100-350 150-650 512-2500 200-350 1200-2500 256-1024 200+ 800-1000 1024 200+ ~50,000 32 Lo w-end Microcon troller ASIC Commodity Memory RF / 今後のピンあたりの価格 ATE コストは、投 資 では非 常 に大 きな割 合 を占 めるが、半 導 体 製 造 におけるウエーハプロセスとパ ッケージ組 み立 ての割 合 とともに、製 造 に関 する全 コストの一 つの要 素 でしかない。ウェーハソートと ファイナルテストに対 する全 オペレーションコストには、関 係 しているテストするための装 置 、材 料 、労 力 、フロアスペース、装 置 サポート、および、テストする効 率 に依 存 したコストが含 まれている。1997 年 ITRS ロードマップで公 表 したテストコストに関 しては、ATE サプライヤー、半 導 体 製 造 メーカ、そして EDA ベンダさえも、大 変 関 心 を寄 せている。 テストコスト推 移 に対 する技 術 チャレンジを述 べるために 1997 年 と 1999 年 のロードマップでは、図 表 19に示 したグラフを公 表 した。このモデルは、本 来 、高 性 能 なマイクロプロセッサ製 品 群 におけるテス トコストトレンドに基 づいていた。そして、これを一 般 化 し他 の製 品 群 に直 ちに適 用 するのは相 応 しく ないものであった。このモデルでは、テストコストトレンドは、将 来 に渡 って過 去 の延 長 線 上 で推 移 する との仮 定 の基 に予 測 されている。このテストコスト推 移 には、製 品 世 代 に係 わりなく一 定 であるテスタ あたりの投 資 コストとデバイストランジスタ数 の 増 加 に 同 期 したデバイステスト時 間 の増 加 を 加 味 して いた。このコストモデルが刊 行 されてから、過 去 の延 長 線 上 でのテストコスト推 移 を変 えるための顕 著 な努 力 がなされ、そしてコストモデル傾 向 を下 げることが始 まっている。 このような過 去 の延 長 線 上 のテストコストの流 れを変 えようとすることは、ATEと半 導 体 製 造 メーカの 両 社 間 の協 同 でなされてきている。装 置 コストの低 減 は、装 置 コストの改 良 と装 置 への要 求 事 項 の削 減 との組 み合 わせによって実 現 されようとしている。さらに、半 導 体 製 造 メーカは、デバイステストのス ループット、即 ち、パラレルテストを増 やすこととデバイステスト時 間 を短 縮 すること、に注 力 している。 この こと は、 テスト 装 置 投 資 コス ト の 削 減 に つ なが り 、 結 果 と して テス トコス ト 削 減 に 寄 与 す る こと に な る。 しかしながら、このような活 動 は、あるデバイステスト分 野 の中 で見 られるが、他 方 ではもがき続 づけて いる分 野 も依 然 としてある。アナログとRFテスト用 装 置 は、相 対 的 に高 価 で、このような回 路 をテスト するテスト時 間 も長 い。この分 野 のテストコスト削 減 は、まだキーチャレンジとして残 っている。また、あ るデバイステストにおいては、テストコストは全 製 造 コストの70%以 上 を支 払 っている場 合 がある。この 様 にテストコストは、決 してトランジスタ数 、ダイサイズ、デバイスピン数 、あるいはプロセステクノロジの みで単 順 に決 められないものである。 図19 1997 Microprocessor Cost of Test Trend Graph 1980 1 1985 1990 1995 2000 2005 2010 2015 Cost per Transistor (cents) SIA Silicon manufacturing 0.1 SIA Test equipment depreciation 0.01 0.001 0.0001 0.00001 0.000001 重 要 なトレンド テ ス ト 容 易 化 設 計( DFT)は 、 テ ス ト カ バ レ ッ ジ を 確 実 に す る た め と テ ス ト 開 発 時 間 を 短 縮 するための仕掛けとして設計工程で使われてきている。設計工程の初期にテスト容易化を考 慮 し て 設 計 す べ き だ と の 考 え 対 す る 設 計 者 の 抵 抗 は 、時 間 経 過 と と も に 小 さ く な り 、近 い 将 来 ATE と EDA が 有 機 的 に 収 斂 す る こ と に よ っ て 無 く な っ て し ま う だ ろ う 。 テ ス ト コ ス ト を 抑 制 す る た め に 、よ り 廉 価 な 低 性 能 の 装 置 が 使 用 で き る 様 に 、ま た 、既 存 の 装 置 の 再 利 用 が で き る 様 に 、そ し て 、よ り 良 い テ ス ト 効 率 が 図 れ る 様 に 、DFT 手 法 を 工 夫 す る こ と が 重 要 で あ る 。組 込 み テ ス ト ( BIST) と DFT は 、 ハ イ エ ン ド な デ ジ タ ル 論 理 設 計 の 中 の 主 流 で あ り 、 近 い 将 来 ア ナ ロ グ と SOC 設 計 へ の 浸 透 は 本 格 的 に な る だ ろ う 。 成 功 の カ ギ は 、 テ ス ト 容 易 化 設 計 を 上 手 く 活 用 し 、限 定 し た 機 能 を 有 す る 安 価 な テ ス ト 装 置 で も っ て 、い か に 効 率 よ く デ バ イ ス( 製 品)をテストするかであろう。 テストと歩 留 りの学 習 標 準 的 なものから不 完 全 な、そして最 高 級 の種 類 から売 れる製 品 を区 別 することに加 えて、テスト は、半 導 体 の産 業 のためにもう1つの主 要 なサービスを提 供 する。今 日 製 造 プロセスでの不 良 メカニ ズムの分 析 の最 も良 いツールは、テスト装 置 である。歩 留 り向 上 への時 間 、品 質 向 上 へ時 間 とマーケ ットへの時 間 は、すべてテストによって律 則 される。テストプロセスから得 られたフィードバック・ループ は、今 日 のプロセス欠 陥 の多 くを解 析 し、隔 離 する唯 一 の方 法 である。同 様 に、テストは受 け入 れ難 いパラメトリックなばらつきと設 計 ―プロセス対 話 に関 係 するフィードバックのメインソースである。テスト は、コスト効 果 が高 いプロセス尺 度 、欠 陥 隔 離 と不 良 ルート原 因 究 明 を支 援 し続 けなくてはならない。 RAM デバイスに代 わってテクノロジ・リーダーとして、複 雑 なマイクロプロセッサの出 現 は、これらのゴ ールを理 解 することがいっそう難 しくしている。 65nm の特 徴 サイズに向 かっての CMOS テクノロジのマイグレーションは、ひどく伝 統 的 な不 良 解 析 プ ロセスを挑 発 する であろう 。ハ ードウェアベ ースの 物 理 的 な 不 良 解 析 は 、 故 障 個 所 特 定 化 、剥 離 解 析 と物 理 的 特 性 評 価 / 検 査 のステップを含 んで、重 要 なプロセスのままでいるであろう、しかし ながら、選 択 肢 が必 要 とされる。より小 さく、いっそう微 妙 な;もっときついピッチでの欠 陥 を見 いだすこ とを必 要 とし、より大 きい空 間 の解 像 度 を必 要 とする不 良 により優 れた回 路 敏 感 さと、フリップ・チップ のパッケージとともに裏 面 からの解 析 の使 用 を強 制 するメタルレイヤの増 加 する数 のような要 素 によっ て、選 択 肢 の必 要 は、促 進 させられる。物 理 的 な不 良 解 析 プロセスをルーチン解 析 手 順 と して頼 る にはあまりにも遅 く、困 難 になるために、これらの要 因 は結 合 するであろう。伝 統 的 なハードウェアベー スの故 障 個 所 特 定 化 のキー選 択 肢 および補 足 は、ソフトウェアベースの故 障 個 所 特 定 化 であり、そ のためにその必 要 が特 に強 く、主 要 なブレークスルーを必 要 としている。物 理 的 な不 良 解 析 手 法 へ の挑 戦 がより一 層 厳 しくなるにつれて、製 品 レベルの電 気 的 動 作 や、あるいはインライン化 、あるいは テスト構 造 化 された測 定 のように、すばやく集 められたデータから下 層 にある物 理 的 原 因 までをマッピ ングするシグネチャ−解 析 手 法 もまた開 発 されなくてはならない。このような開 発 は、もし成 功 すると証 明 されるならば、物 理 的 不 良 解 析 をサンプリング / 検 証 の役 割 にまで降 ろすであろう。 サンプリング / 検 証 の役 割 を演 ずるためにでさえ、物 理 的 不 良 解 析 は、テクノロジにペースを合 わせ て既 存 のツール/ 手 法 の改 良 を必 要 とし、ある場 合 には、新 しいブレークスルーの手 法 を必 要 とする。 加 えるに、新 しい、そして改 善 されたハードウェア故 障 個 所 特 定 化 ツールがソフトウェアベースの故 障 個 所 特 定 化 をサポートし、補 うために必 要 とされる。ソフトウェアベースの故 障 個 所 特 定 化 とシグネチ ャ−解 析 の 開 発 が、特 に、解 析 方 法 の徹 底 的 な変 更 によって促 進 させられて、能 力 の主 要 な移 行 を要 求 する。それらは、産 業 、学 界 と国 立 研 究 所 と分 析 的 な装 置 供 給 会 社 の主 要 な努 力 を必 要 と する。これらの必 要 は次 の優 先 順 位 を付 けられたリストでさらに詳 述 される。 1. ソ フ ト ウ ェ ア ベ ー ス の 故 障 個 所 特 定 化 メ ソ ド ロ ジ ー と ツ ー ル 。 こ の よ う な ツ ー ル と メ ソ ド ロ ジ ー は 、 ス キ ャ ン ベ ー ス の テ ス ト 、 BIST ベ ー ス の 電 圧 テ ス ト 、 フ ァ ン ク シ ョ ン テ ス ト 、 IDDQ テ ス ト と A C ( 遅 延 ) テ ス ト の よ う な す べ て の 主 要 な テ ス ト メ ソ ド ロ ジ ー に よ っ て 検出された不良診断を取り扱うために必要とされる。コアベース設計、アナログ回路とダ イナミック・ロジックを使って性能を上げる方法を含むさまざまな設計方法とローパワー 方 法 を 処 理 す る た め の 方 法 も 同 じ く 必 要 と さ れ る 。A C あ る い は 性 能 不 良 の 部 位 特 定 化 は 、 特 に 重 要 で あ る 。 こ れ ら の ツ ー ル は 、 一 つ の ト ラ ン ジ ス タ 、 あ る い は 10um よ り 長 く な い セクションに欠陥の場所特定をすることを可能とすべきである。それらは、同じくすべて の 現 実 的 な 物 理 欠 陥 、 抵 抗 性 ブ リ ッ ジ 欠 陥 を 含 め て 、 抵 抗 を 持 っ た 接 触 /バ イ ア ス と オ ー プン故障を処理しなくてはならない。パラメトリック不良(非欠陥)機構と関係がある問 題 を 診 断 す る 方 法 も 同 じ く 開 発 さ せ ら れ な く て は な ら な い B IST の よ う な DFT 手 法 が 、 必 要 な デ ー タ 収 集 を サ ポ ー ト す る よ う 設 計 さ れ な く て は な ら な い 。 IDDQ 測 定 デ バ イ ス が 、 診断による必要とされる正確さレベルを支援する必要がある。テスター応答データの収集 能力とデータマネージメントシステムが、これらのメソドロジーの要求を満たさなくては な ら な い 。 特 に 、 ATE は 、 表 2 2 の DFT テ ス タ ー 、 た と え ば 、 2 0 0 1 年 に 50MHz で 予測されたモデルスキャン・ベクトルレートで無制限にスキャンデータを集めることを考 慮に入れるべきである。診断のデータ収集は、たとえば、数秒以上、全体的なテスト時間 に追加するべきではない。 2. ア プ ロ ー チ と し て 上 記 手 法 を 補 完 し 、 補 う ハ ー ド ウ ェ ア ベ ー ス の 故 障 個 所 特 定 化 ツ ー ル 。 これらの手法の空間の解像度は、主に画像処理と上書きために使われる赤外線に近いもの に よ っ て お よ そ 0 .5 um に 固 定 さ れ る( た と え ば 、ピ コ セ カ ン ド 画 像 処 理 回 路 分 析[ P I C A ] 、 熱 誘 導 電 圧 加 速 [ TIVA ] な ど ) 。 他 の ど の よ う な 裏 面 画 像 処 理 方 法 も 存 在 し な い の で 、 上 書 き と 信 号 追 跡 の た め に 改 善 さ れ た CAD 能 力 で ハ ー ド ウ ェ ア ベ ー ス の 故 障 隔 離 ツ ー ル を 統 合 す る こ と に よ っ て 、 こ の 制 約 は 扱 わ れ な く て は な ら な い 。 A T E と DFT は、これらのツールの必要をサポートしなくてはならない、たとえば、PICA解析のた めに効率的にテストベクトルのサブセットをループすることによって行う。 3. ス ル ー プ ッ ト を 犠 牲 に し な い で 、微 妙 な 欠 陥 に 潜 在 的 な 破 壊 的 な チ ッ プ 剥 離 プ ロ セ ス を 受 け さ せ な い で 、高 い 分 解 能 を 提 供 す る 光 学 式 顕 微 鏡 ( た と え ば 、X 線 写 真 )を 越 え た 非 破 壊検査手法。 4. 際 立 っ て 物 理 不 良 解 析 の 必 要 性 を 減 少 す る か 、 あ る い は 排 除 す る シ グ ネ チ ャ − 解 析 手 法 。 正確に前もってソートして特定のクラスの不良ダイをまず選択し、物理的不良解析の入力 に優先順位を付ける統計的方法が必要とされる。より長期においては、物理的不良解析に 訴えないで、テスト情報に基づいて、根本的な原因を指し示す方法が開発されなくてはな らない。そのテクノロジを可能にするキーは、欠陥タイプをお互いに区別する特性評価テ ス ト 方 法 で あ る 。レ イ ア ウ ト デ ー タ と テ ス ト 構 造 / イ ン ラ イ ン の テ ス ト 結 果 を 持 っ て の 電 気的特性評価の集積も、同じくキー能力である。いくつかの同じコアを含んでいる多数の 製品を越えて一貫したデータを集めるデータマネージメント戦略が必要とされる。 5. 新 し い フ ィ ル ム に 対 す る 下 層 プ ロ セ ス を ウ ェ ッ ト と ド ラ イ で 剥 離 す る エ リ ア で は 、 焦 点 を 合 わ せ ら れ た イ オ ン 光 線 で の 十 字 区 分 と 動 き と 、デ ポ ジ シ ョ ン 能 力 と パ ッ ケ ー ジ か ら 取 り 出すプロセスの前進を必要とする。検査/欠陥特性評価のエリアでは、個別回路あるいは ト ラ ン ジ ス タ パ ラ メ ー タ を 特 性 評 価 し 、あ る い は リ ー ク パ ス を 隔 離 す る た め に は 、SEM 解 像度、音響顕微鏡解像度、レントゲン写真を撮る解像度、E−ビーム検査解像度、クロス トークに対する強力性と内部DCマイクロ・プロ−ビング能力が改善される必要がある。 次 に 示 し た も の は 、テ ス ト と 学 習 の 革 命 的 必 要 を 扱 う 上 で 可 能 性 が あ る 機 会 の リ ス ト で あ る : • 電 圧 テ ス ト 結 果 と IDDQ テ ス ト 結 果 に 基 づ い た 手 法 を 含 ん で 、 期 待 値 応 答 に 対 す る テ スターのパス / フェイル応答と一致するかどうかに基づく故障個所特定化手法の改良 • 故 障 個 所 特 定 化 に お け る 欠 陥 発 生 情 報 と / あ る い は イ ン ラ イ ン の テ ス ト 結 果 の 、レ イ ア ウトの基づく可能性の集積 • た と え ば 、電 源 供 給 格 子 上 に 多 数 の ポ イ ン ト に お け る 測 定 を 使 っ て の 欠 陥 電 流 ソ ー ス を 三角にすることのように、多数の物理測定ポイントを使っての部位特定化 • 故障区別、診断指向のテスト生成 • 診 断 の デ ー タ 収 集 を 容 易 に す る た め の DFT / BIST / ATE ア ー キ テ ク チ ャ • チ ッ プ 操 作 で の タ イ ミ ン グ を 変 え る 信 号 を モ ニ タ ー す る た め の 、レ ー ザ ー 電 圧 プ ロ ー ブ ( LVP ) と ピ コ セ カ ン ド 画 像 処 理 回 路 分 析 ( P I C A ) の よ う な 、 広 が ら な い 手 法 の 絶え間ない改良 • フ ァ ン ク シ ョ ン 速 度 、 あ る い は IDDQ 対 電 圧 あ る い は 温 度 の よ う な テ ス ト 条 件 の よ う な、製品レベルの電気的測定に基づく特性評価手法 • 設計ツール、特にタイミングツールと診断の間のもっと密接なカプリング、 • 診断の中へのプロセスをモニターするテスト構造情報の集積 IDDQ テスト 歴 史 的 に行 われている IDDQ テストが将 来 のテストでは困 難 に直 面 する場 合 がある地 点 まで通 常 のバックグラウンド・リーク(大 きさおよびばらつき)は増 加 している。IDDQ 試 験 は欠 陥 検 知 を可 能 にし 続 けるために変 わらなければなりません。将 来 のテクノロジにおけるバックグラウンド・リーク電 流 の増 加 に直 面 して、同 じ便 宜 を提 供 する代 替 ソリューションを開 発 しなければならない。IDDQ は製 作 され たチップに関 する情 報 の豊 かなソースを提 供 し、今 日 欠 陥 検 出 および性 能 テストにおいて多 くのケー スで不 可 欠 な役 割 を演 ずる。 下 の表 は将 来 の技 術 において性 能 性 指 向 型 製 品 のために予 測 された IDDQ 値 を示 す(この数 値 はおおよそに値 を示 している。その代 わりにテクノロジの微 細 化 に対 して相 対 値 を提 供 する意 図 で示 してある)。これらの値 は低 消 費 電 力 技 術 によりかなり低 いかもしれません(たとえば 3 桁 )。これらの範 囲 は最 大 デバイス IOFF(プロセスインテグレーション章 表 2から)、トランジスタ数 (ORTC 表 1g−1 h)、典 型 的 なW/L比 、適 当 に仮 定 したオフ・トランジスタの割 合 から求 めた。IDDQ テストを使 用 可 能 にするように IC が適 切 に設 計 されていると仮 定 している。 図 表 22 性 能 指 向 型 IC の予 測 IDDQ 値 Year Maximum IDDQ 2001 30–70 mA 2003 70–150 mA 2005 150–400 mA 2008 400 mA–1.6 A 2011 1.6–8 A 2014 8–20 A Table notes below: * すべての表値は25度を想定 予 測 した IDDQ 値 は絶 対 値 で増 加 するだけでなく、また IDDQ(与 えられた技 術 および製 品 につい て)のばらつきが高 いことが予 想 される。たとえば IDDQ 値 は最 大 を表 わすけれども、標 準 値 はかなり 低 いはずである。このばらつきを許 容 できるように、よりよくこのばらつきの成 分 を理 解 して、新 しいテス ト手 法 を開 発 することが重 要 である。 下 記 は、IDDQ テストの継 続 使 用 に関 するポテンシャル機 会 (テスト方 法 およびテスト容 易 化 設 計 手 法 )のリストである。 ・Delta IDDQ または IDDQ Ratio を用 いたテスト手 法 ・Vt を制 御 するための基 板 のバイアス。 ・Vt(全 てのデバイスまたは選 択 されたデバイスのどちらかについて)を上 げるか、Vt のばらつきを下 げるようなプロセスの変 更 。 ・低 温 での IDDQ テスト。 ・チップレベルでの電 源 分 割 。マルチプル電 源 の使 用 。 ・トランジスタ・パスの中 でリーク電 流 を制 限 する大 きな「フッタ」デバイスの使 用 。 ・マルチプル VDD 電 圧 のための IDDQ 測 定 ・過 渡 的 な IDD 手 法 。 ・IDDQ は近 傍 のダイに基 づき決 定 ・電 源 PAD 上 で測 定 される IDDQ 測 定 ・組 込 み IDDQ センサーまたは他 のオンチップ測 定 支 援 。 IDDQ は重 要 な故 障 解 析 および性 能 テスト手 法 であった。物 理 的 な故 障 解 析 は欠 陥 個 所 の特 定 および欠 陥 型 識 別 のために IDDQ に頼 る。それに加 えて、IDDQ と条 件 (たとえば温 度 、電 圧 および 回 路 状 態 等 )の間 の関 係 には、不 良 回 路 動 作 に関 する重 要 な情 報 が存 在 する。しかし、IDDQ が上 がるにつれ、伝 統 的 な手 法 を使 用 している診 断 効 果 が若 干 失 われることがありえる。 IDDQ 測 定 を行 う速 度 を改 善 するニーズもある。テスト装 置 改 良 またはテスト治 具 のサポートが必 要 である。さらに、特 に新 しい「シグニチャベース」手 法 のために高 電 流 での IDDQ 測 定 分 解 能 および 精 度 は向 上 しなければならない。 高周波シリアル通信 最 近 、ギガビットシリアル入 力 /出 力 バッファの使 用 は、長 距 離 の音 声 およびデータ通 信 市 場 にお いて成 長 しました。シリアル通 信 インターフェースは、バックプレーンアプリケーション、短 距 離 および 長 距 離 通 信 、ネットワークの記 憶 装 置 、コンピュータ周 辺 機 器 へと広 く採 用 されてきています。アプリ ケーション用 の ASIC(SONET/SDH、ギガビット・イーサネット、ファイバー・チャネル、シリアル ATA、イ ンフィニバンド、フラットパネルリンクおよびソースシンクロナスラピッド IO)および他 の IC の中 へのギガ ビットレイトの迅 速 な対 応 は、ATE にとって多 くの挑 戦 を意 味 しています。 現 在 、高 機 能 シリアルインターフェイスの機 能 テストをするには、高 価 なスタンド・アロンのパターン ジェネレーターおよびビットエラー検 出 器 を使 用 しなければなりません。 過 度 のテスト時 間 およびコストのため大 量 生 産 にとってこの取 り組 みは不 向 きである。 利 用 を可 能 とする適 切 なテスト方 法 および設 備 なしで、多 くの IC メーカは非 常 に原 始 的 な試 験 技 術 (ループバックまたはゴールデンサンプルのような)を使 用 することを強 いられています。早 急 に、 ATE メーカはギガビットレイト、マルチポートを設 計 し、コントロール・ソフトウェアを含 むテスト・システム へそれらを統 合 する必 要 があります。 とはいえ有 効 な DFT 法 の開 発 は、製 造 のテスト・コスト削 減 、 そしてハイポートカウントデバイスの効 率 的 な試 験 を可 能 にするために要 求 されます。 関 係 する重 要 な領 域 1. SONET、 ギ ガ ビ ッ ト ・ イ ー サ ネ ッ ト お よ び フ ァ イ バ ー ・ チ ャ ネ ル の よ う な Si CMOS お よ び BiCMOS シ リ ア ル 通 信 デ バ イ ス の 周 波 数 は 、急 速 に 2.5Gbits/s を 超 過 し て お り 、2001 年 に 3.125Gbits/s に 接 近 し て い ま す 。 SiGe 技 術 の 対 応 で 、 現 在 の ス タ ン ド ・ ア ロ ン 10 Gbits/s シ リ ア ル ポ ー ト は 早 く も 2002 年 に CMOS ASIC へ 統 合 さ れ る で し ょ う 。同 時 に 、 SiGe、GaAs お よ び InP 技 術 は 40Gbits/s 領 域 へ と 先 端 を い き ま す 。 1999 年 の ITRS の ロ ー ド マ ッ プ の テ ス ト・セ ク シ ョ ン の 中 で 予 言 さ れ て い る よ う に 、開 発 の 努 力 は 高 速 、低 電 圧 ス ウ ィ ン グ 、タ イ ミ ン グ ス キ ュ ー 、差 動 計 器 へ と 強 め ら れ ま し た が 、設 備 の 能 力 は 最先端インターフェースの実行にとって遅れ続けています。 2. GaAs(1.4V)技 術 と 比 較 さ れ た CMOS(0.7V)お よ び SiGe(0.8V)技 術 の 計 算 よ り 低 い し き い 値 電 圧 が 持 っ て い る ポ ー ト は 、1.5V∼ 1.8V 電 源 の 使 用 に よ り 低 出 力 の ギ ガ ビ ッ ト IO を 現 実 に し ま し た 。低 電 源 は ASIC と SOC へ 重 い 統 合 を 可 能 に し ま す 。2001 年 現 在 に は 、 マ ル チ ギ ガ ビ ッ ト の ト ラ ン ス ミ ッ タ ー お よ び レ シ ー バ ー を 20∼ 80 ペ ア 備 え た ASIC は い く つ か の IC メ ー カ に よ っ て 作 ら れ て い ま す 。こ の ポ ー ト 数 は 2002 年 に 100 ペ ア を 超 過 す る で し ょ う 。そ の よ う な 多 い ポ ー ト 数 で 、ス タ ン ド・ア ロ ン の イ ン ス ツ ル メ ン ト に よ る 対 応 は 非 実 用 的 に な り ま す 。 マ ル チ ポ ー ト の ATE は 一 つ の デ バ イ ス 上 に 多 く の シ リアルポートを扱うために要求されます。 3. 従 来 か ら の 費 用 要 因 の と お り 、ほ と ん ど の マ ル チ ギ ガ ビ ッ ト・ト ラ ン シ ー バ ー は 、比 較 的低い生産量で統合の低いレベルで高い性能および高マージンデバイスとして設計さ れました。 低 コ ス ト 化 に よ り 、 ロ ー パ ワ ー CMOS/SiGe マ ク ロ ・ セ ル 、 ギ ガ ビ ッ ト ・ ト ラ ン シ ー バ ー は 多 く の ボ リ ュ ー ム で 低 い 価 格 の デ バ イ ス (コ ン シ ュ マ 製 品 で さ え )へ と 価 値 あ る 追 加 と な り ま し た 。高 い ポ ー ト 数 に 加 え て 、シ リ ア ル ポ ー ト を す べ て テ ス ト す る こ と が で き 、 効 率 的 な ATE の 解 決 は 、 生 産 に と っ て 同 時 に 不 可 欠 で す 。 性 能 と イ ン テ グ レ ー シ ョ ン・レ ベ ル の 間 の 一 定 の ト レ ー ド オ フ は 2 つ の カ テ ゴ リ ー( 高 機 能 レ ベ ルシリアルトランシーバー、また高いインテグレーションレベルシリアルマクロセル) へ と SerDes デ バ イ ス を 帰 着 さ せ ま す 。 各 タ イ プ の テ ス ト 方 法 は 真 に コ ス ト で 選 択 さ れ る べ き で す 。 高 機 能 SerDes デ バ イ ス の 生 産 は 典 型 的 に 、 よ り 従 来 の 設 備 装 置 に 基 づ い た テ ス ト・ア プ ロ ー チ を 許 さ れ る べ き で す 。し か し 、信 頼 で き る DFT や 他 の 低 コ ス ト ・ テ ス ト 技 術 は 大 き な ポ ー ト 数 の SerDes 開 発 に は 批 判 的 で す 。 4. ト ラ ン ス ミ ッ タ に よ っ て 生 成 さ れ た 測 定 ジ ッ タ は 、ト ラ ン ス ミ ッ タ の 品 質 を 保 証 す る 重 要 な パ ラ メ ー タ ー で す 。 現 在 、 ATE 上 の ジ ッ タ 測 定 能 力 は 初 期 の 時 代 に あ り 、 同 時 に 高 機 能 イ ン タ ー フ ェ ー ス の た め の ノ イ ズ フ ロ ア ー 、ア ナ ロ グ 帯 域 幅 お よ び テ ス ト 時 間 必 要 条 件 を 満 た す 利 用 可 能 な 装 置 は あ り ま せ ん 。 2001 年 に 支 配 的 な 2.5Gbit/s デ ー タ レ ー ト に つ い て は 、2.5Gbps SerDes が 40ps 未 満 の 直 立 す る ピ ー ク ジ ッ タ (そ れ は <5ps の 直 立 す る ピ ー ク ・ ジ ッ タ ノ イ ズ フ ロ ア を 備 え た 装 置 を 要 求 す る )を 持 っ て い る こ と が 普 通 で す 。2.5Gbit/s の デ ィ ジ タ ル 信 号 は 、8∼ 10GHz ま で の 周 波 数 ス ペ ク ト ル を 持 っ て い ま す 、 関 連 す る ジ ッ タ 測 定 装 置 は 、測 定 に 誤 っ た デ ー タ 依 存 の ジ ッ タ を 加 え る こ と を 回 避 す る た め に こ の ア ナ ロ グ 帯 域 幅 を 提 供 し な け れ ば な り ま せ ん 。ジ ッ タ 測 定 用 の ほ と ん ど の 既 存 の 装 置 は 、 高 速 の デ ー タ 流 れ か ら の ジ ッ タ を と ら え る の に 20 秒 を 越 え る 時 間 を 要 し ま す 。装 置 デ バ イ ス ク ロ ッ ク に 基 づ い た ジ ッ タ を 測 定 す る こ と は よ り 速 い が 、こ れ ら の 設 計 の 多 く は 内 部 ク ロ ッ ク へ の 直 接 の ア ク セ ス を 提 供 し ま せ ん 。そ の 場 合 ジ ッ タ は デ ー タ の 流 れ か ら 単 に 測 定 す る こ と が で き ま す 。そ の よ う な 高 周 波 ク ロ ッ ク 定 着 さ せ る こ と は ほ と ん ど の 場 合 非 実 用 的 で あ る の で 、 チ ッ プ 上 の ジ ッ タ を 測 定 す る DFT で の ア プ ロ ー チ が 好 ま れ ま す 。こ れ は 、マ ル チ ギ ガ ビ ッ ト 領 域 の 中 に お い て は ま だ 開 発 さ れ て い ま せん。 5. ジ ッ タ 注 入 は 、 ビ ッ ト エ ラ ー レ ー ト (BER)で の 通 信 品 質 が 下 げ ら れ る 前 に 、 レ シ ー バ ー が 許 容 す る こ と が で き る 入 力 信 号 上 で ジ ッ タ の レ ベ ル を 測 定 し ま す 。こ れ は レ シ ー バ ー (Rx)ノ イ ズ 除 去 の 重 要 な キ ー で す 。ジ ッ タ 許 容 テ ス ト を 行 う た め に 、ジ ッ タ を 慎 重 に 抑 制 さ れ た 方 法 に よ り デ ー タ 流 れ に 注 入 し な け れ ば な り ま せ ん 。現 在 の 所 、今 日 の 高 機 能 設 計 に と っ て 要 求 さ れ る 速 度 範 囲 の 能 力 を 持 っ て い る ATE は あ り ま せ ん 。 6. 非 同 期 の 低 い ジ ッ タ の ク ロ ッ ク -ジ ッ タ 生 成 テ ス ト は 、 任 意 の 入 力 ジ ッ タ が な い 状 態 で 装 置 か シ ス テ ム か ら の ジ ッ タ を 測 定 し ま す 。こ の テ ス ト を 行 う た め に 、入 力 ジ ッ タ を 最 小 限 に し な け れ ば な り ま せ ん 。こ れ は 、高 品 質 お よ び 低 い ジ ッ タ ク ロ ッ ク が 必 要 で あ る こ と を 暗 示 し ま す 。典 型 的 に 、標 準 の 試 験 装 置 の デ ィ ジ タ ル・チ ャ ネ ル に よ っ て 生 成 さ れ た ク ロ ッ ク は 、 ギ ガ ビ ッ ト SerDes の た め の ジ ッ タ 生 成 の 有 効 な 測 定 の た め ジ ッ タ を 抑 え ま す 。 装 置 か ら 生 成 さ れ た ジ ッ タ を 正 確 に 測 定 す る た め に 、 SerDes に 供 給 さ れ る リ フ ァ レ ン ス の ク ロ ッ ク は 、 非 常 に 低 い ジ ッ タ (た と え ば <5ps rms)で あ る 必 要 が あ り ま す 。そ の よ う な ク ロ ッ ク は 特 別 の ピ ン・カ ー ド・オ プ シ ョ ン に よ り 利 用 可 能 に な っ て い ま す 。非 同 期 イ ン タ ー フ ェ ー ス 試 験 は 、テ ス タ か ら 独 立 し た 異 な る レ イ ト で 実 行 で き る こ れ ら の 特 別 の ピ ン・カ ー ド へ の 対 応 を 要 求 し ま す 。大 規 模 ASIC に 埋 め 込 ま れ た SerDes に と っ て 、非 同 期 試 験 が オ ン チ ッ プ ク ロ ス ト ー ク を 識 別 し 、か つ 反 射 問 題 を ア ー ス す る ために必要となります。 7. シリアル通信での多くのレシーバーはデータの流れからクロックを抽出するためク ロ ッ ク と デ ー タ の リ カ バ リ ー 回 路 (CDR)を 使 用 す る 。リ カ バ リ ー さ れ た デ ー タ の 位 相 は 、 部 分 部 分 や 、そ の 次 の 一 回 の リ セ ッ ト か ら さ え 必 ず し も 固 定 さ れ ま せ ん 。高 度 に フ レ キ シブルなタイミングおよびクロックスキームはフェースアライメントそしてフレーム アライメントを提供するために要求されます。 8. SerDes モ ジ ュ ー ル 用 の 基 礎 的 な DFT は 内 部 の シ リ ア ル お よ び パ ラ レ ル の ル ー プ バ ッ ク に 依 存 し ま す 。 内 蔵 の 偽 似 乱 数 の ビ ッ ト -シ ー ケ ン ス (PRBS)ジ ェ ネ レ ー タ ー を 含 む 付 加 的 な DFT、お よ び ビ ッ ト エ ラ ー (BER)の チ ェ ッ カ ー は 増 加 し た 欠 陥 の 範 囲 を 提 供 す る た め に 必 要 で す 。 シ リ ア ル 内 部 /外 部 ル ー プ バ ッ ク を と も に 使 用 す る 時 、 外 部 か ら の 装 置 等 を 必 要 な し で ア ッ ト ス ピ ー ド の 機 能 テ ス ト を 提 供 し ま す 。ジ ッ タ 生 成 お よ び ジ ッ タ 寛 容 試 験 の DFT 技 術 の 革 新 的 な 探 求 は 必 要 で す 。 図表23a Year of Production 2001 DRAM ½ Pitch (Sc. 2.0) 130 MPU ½ Pitch (Sc. 3.7) 150 MPU Printed Gate Length (Sc. 90 3.7) MPU Physical Gate Length (Sc. 65 3.7) High–performance-level transceivers Serial data rate (Gbits/s) 高周波シリアル通信テスト要求−短期 2002 115 130 75 2003 100 105 65 2004 90 90 53 2005 80 80 45 2006 70 70 40 2007 Driver 65 65 35 53 45 37 32 30 25 10 10 40 40 40 40 40 667 667 2500 2500 2500 2500 2500 3.125 3.125 10 10 40 40 100 200 2500 2500 serial Maximum Reference Clock Speed (MHz) High-integration-level backplane and computer I/O Serial data rate (Gbits/s) 2.5 10 Port count 20 100 200 40 100 20 Maximum Reference Clock Speed (MHz) 166 166 166 667 White–Manufacturable Solutions Exist, and Are Being Optimized Yellow--Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known 200 20 667 667 2500 * 図 表 23b 高 周 波 シリアル通 信 テスト要 求 −長 期 Year of Production DRAM ½ Pitch (Sc. 2.0) MPU ½ Pitch (Sc. 3.7) MPU Printed Gate Length (Sc. 3.7) MPU Physical Gate Length (Sc. 3.7) 2010 45 45 25 18 2013 32 32 18 13 2016 22 22 13 9 Driver High–performance-level serial transceivers 40 80 80 2500 5000 5000 40 40 Serial data rate (Gbits/s) Maximum Reference Clock Speed (MHz) High-integration-level backplane and computer I/O Serial data rate (Gbits/s) Port count Maximum Reference Clock Speed (MHz) 40 200 200 200 2500 2500 2500 * White–Manufacturable Solutions Exist, and Are Being Optimized Yellow--Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known 高 機 能 ASIC に求 められるテスト 図 表 24a と 24b に 示 さ れ る よ う に 、 高 機 能 ASIC テ ス ト に 求 め ら れ る の は 、 ATE( 自 動 テ ス ト 装 置 ) メ ー カ が 、 今 日 の ASIC の デ ジ タ ル 部 分 を テ ス ト す る た め に 、 ピ ン 数 と 周 波 数 を 満 足 し な け れ ば い け な い と い う こ と で あ る 。ATE が す べ て の ピ ン に 対 し て こ れ ら す べ て の 要 求 を 同 時 に 満 足 し な け れ ば い け な い と い っ た 必 要 性 は な い で あ ろ う 。た と え ば 、最 も 高 い オ フ チ ッ プ デ ー タ 周 波 数 は 、 1.25、 2.5、 10 ま た は 40GHz と い っ た 比 較 的 小 数 で の 高 周 波 シ リ ア ル イ ン タ ー フ ェ ー ス 動 作 で あ ろ う 。一 方 、デ バ イ ス の ほ と ん ど の ピ ン は 表 に 見 ら れ る よ う に 、よ り 低 い 周 波 数 で 動 作 す る で あ ろ う 。 高 周 波 の シ リ ア ル I/O バ ッ フ ァ の 統 合 は 2016 年 ま で に ピ ン 数 の 増 加 が 約 3000 程 度 に 鈍 化 す る と い っ た 結 果 が 予 想 さ れ る 。 Table 24a と 24b に 示 さ れ る オ フ チ ッ プ 周 波 数 は 、高 周 波 シ リ ア ル イ ン タ ー フ ェ ー ス ピ ン を 除 い た 信 号 ピ ン に 関 す る も の で あ る 。た と え ば 、デ ー タ は 156Mbps の 広 域 バ ス で ASIC に 入 力 さ れ 、 2.5Gbps の 狭 域 バ ス で 出 力 さ れ る か も し れ な い 。 外 部 に 蓄 え ら れ た 、 SCAN さ れ て い な い テ ス ト ベ ク タ ー の 数 値 は 示 さ れ て い な い 。 こ の 数 値 は 概 し て お お よ そ 2001 年 に 32M で あ り 、自 然 な ら ば 将 来 1000M ま で 上 昇 す る で あ ろ う 。テ ス ト ベ ク タ ー の ロ ー ド 時 間 に よ り 製 造 の テ ス ト・ス ル ー プ ッ ト の 低 下 を 招 く の で 、近 い 将 来 DFT や BIST の 組 込 み が DUT の 設 計 に 緊 急 に 必 要 と な る 。 こ れ は DFT の テ ス タ ー セ ク シ ョ ン に す でに組み込まれている。 高 周 波 ク ロ ッ ク は チ ッ プ 内 の PLL 発 振 を 用 い て 発 生 さ れ る こ と が 多 い 。 こ れ ら は よ り 遅 い 周 波 数 の ATE か ら の ク ロ ッ ク 信 号 に よ り 発 生 さ れ る が 、 非 常 に 低 い ジ ッ タ を 要 求 さ れ る 。 概 し て 、 特 別 な テ ス タ の ピ ン に は SONET と し て ±20ppm、 他 の シ リ ア ル 通 信 シ ス テ ム に 関 し て は ±100ppm の 精 度 で 10ps 台 の ジ ッ タ を 供 給 す る こ と が 求 め ら れ る 。 今 日 の ASIC は 、 メ モ リ や ア ナ ロ グ 回 路 の IP と い っ た 組 み 込 ま れ た SOC 設 計 の 中 に す ぐ に 変 換 さ れ る 。結 果 と し て 、Table 24a と 24b に 含 ま れ る よ う な テ ス ト 要 求 は 、ATE の 要 求 を 決 定 す る と き に 、ミ ッ ク ス ド シ グ ナ ル と メ モ リ と 高 周 波 シ リ ア ル の 要 求 を 兼 ね 備 え て い る べ き も のである。 図 表 24a 高 機 能 ASIC テスト要 求 −短 期 Year of Production 2001 DRAM ½ Pitch (Sc. 2.0) 130 MPU ½ Pitch (Sc. 3.7) 150 MPU Printed Gate Length (Sc. 90 3.7) MPU Physical Gate Length (Sc. 65 3.7) Off -chip data f req. MHz NRZ footnote). Overall timing accuracy ( % period) Sp ecial clo ck p in . jitter ps 2002 115 130 75 2003 100 105 65 2004 90 90 53 2005 80 80 45 2006 70 70 40 53 45 37 32 30 25 800 900 1000 1100 1200 1300 1400 +/- 5 +/-5 +/- 5 +/- 5 +/- 5 +/- 5 +/- 5 10 10 5 5 5 5 5 (see RM S 2007 Driver 65 65 35 1.2-3.3 1.2-3.3 0.9-3.3 0.9-2.5 0.8-2.5 0.7-2.5 0.6-2.5 Signal pk-pk range V Po wer/d ev ice. with heat sink W 130 DC 150 160 170 170 170 1-4 1-3 1-3 1-3 1-3 1-3 1-3 1500 1600 1700 1800 2000 2100 2200 Tester cost per high-freq. signal pin $K Max i mu m n u mb e r of I/O s ig n a l p a d s . Power and ground could do ub le the number of pads for wafer test. 140 White–Manufacturable Solutions Exist, and Are Being Optimized Yellow--Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known Table notes below: * NRZ - nonreturn-to-zero waveform ( NRZ rates are often referred to as Mbits/s ) 図 表 24b 高 機 能 ASIC テスト要 求 −長 期 Year of Production DRAM ½ Pitch (Sc. 2.0) MPU ½ Pitch (Sc. 3.7) MPU Printed Gate Length (Sc. 3.7) MPU Physical Gate Length (Sc. 3.7) 2010 45 45 25 2013 32 32 18 2016 22 22 13 18 13 9 Off-chip data freq. MHz NRZ (see footnote). 1500 1800 2000 Overall timing accuracy ( % period) +/-5 +/-5 +/-5 2 2 2 0.6 - 2.5 0.6 - 2.6 0.6 - 2.7 Special clock pin. ps Signal pk-pk range V RMS jitter Driver * Po wer/d ev ice. DC with heat sink W Tester cost per high-freq. signal pin $K Maximu m nu mb er of I/O signal pads. Power and grou nd could double the nu mb er of pads for wafer test. 180 190 200 2 - 4 3 - 4 4 - 4 2400 2700 3000 White–Manufacturable Solutions Exist, and Are Being Optimized Yello w--Ma nu f a c tu ra b l e S o lu t i on s a re Known Red–Manufacturable Solutions are NOT Known Table notes below: * NRZ - nonreturn-to-zero waveform ( NRZ rates are often referred to as Mbits/s ) 高 機 能 なマイクロプロセッサに求 められるテスト マ イ ク ロ プ ロ セ ッ サ の テ ス ト に フ ォ ー カ ス し た 時 、純 粋 な at-speed 機 能 テ ス ト の ア プ ロ ー チ か ら DFT や BIST 技 術 を 取 り 巻 く よ り 異 な っ た テ ス ト に 、多 く の 従 来 の 製 造 テ ス ト の 挑 戦 は 変 化 し て き て い る 。デ ー タ 速 度 や タ イ ミ ン グ 精 度 と い っ た 従 来 の 挑 戦 は テ ス ト デ ー タ の 量 や 電 源 や 温 度 管 理 と い っ た 特 徴 に 取 っ て 代 わ ら れ て い る 。 at-speed 機 能 テ ス ト の 比 率 に 関 係 す る 従 来 の 挑 戦 が な く な る と は 言 え な い が 、ポ ス ト シ リ コ ン の デ バ ッ グ と 確 認 環 境 に 対 す る こ れ ら の 要 因 に 関 す る 強 力 な 変 化 が 存 在 す る と い え る 。DFT の 手 法 は テ ス タ デ ー タ 速 度 と 精 度 の 尺 度 と 関 連したテスト制限のキーの影響を最小にし始めた。 結 果 と し て 、Table 25a と 25b に 見 ら れ る マ イ ク ロ プ ロ セ ッ サ の ト レ ン ド は 、製 造 の 必 要 性 よ り も 、ポ ス ト シ リ コ ン の 効 果 を よ り 正 確 に 反 映 し て い る 。DFT の 手 法 と 関 連 す る 製 造 の 挑 戦 は、後でテストチャプターの中で述べられている。 テ ス ト 方 法 の こ の 基 本 的 な 変 化 は 、こ こ 数 年 産 業 に 劇 的 な 影 響 を 及 ぼ す で あ ろ う 。ポ ス ト シ リ コ ン の デ バ ッ グ と 確 認 を 求 め る リ ー デ ィ ン グ 装 置 が 、経 済 的 に 実 行 可 能 な 増 加 す る 開 発 の リ ソースや、低下する装置の需要をどの程度必要とするかは明らかではない。 こ こ 数 年 、装 置 の 能 力 は デ ー タ 速 度 や 消 費 電 力 の よ う な 多 く の デ バ イ ス パ ラ メ ー タ を 拡 大 す る と い っ た こ と が 予 想 さ れ る 。タ イ ミ ン グ 精 度 の 要 求 は 仕 様 の 決 定 と キ ャ リ ブ レ ー シ ョ ン の 方 法 へ の ア プ ロ ー チ を 求 め る で あ ろ う 。テ ス ト 装 置 設 計 の 改 革 が 、長 い 期 間 、明 ら か に な っ た イ ン タ ー フ ェ ー ス の プ ロ ト コ ル に 対 す る 適 応 や 、絶 え ず 問 題 と な っ て い る タ イ ミ ン グ 精 度 の 答 え を 見 つ け 出 す か ど う か は 明 ら か で は な い 。し か し な が ら 、機 能 テ ス ト は 適 用 可 能 な タ イ ミ ン グ マ ー ジ ン が 、タ イ ミ ン グ の 不 正 確 さ に よ っ て 取 っ て 代 わ ら れ る で あ ろ う と 思 わ れ る よ う に 、斬 新的な技術の介在なしには可能にならないということは明らかである。 APG の 能 力 は 、ま だ な お マ イ ク ロ プ ロ セ ッ サ に お け る エ ン ベ デ ッ ド メ モ リ の テ ス ト を 必 要 と し て い る 。 し か し な が ら 、 ほ と ん ど の 大 規 模 ア レ イ へ の BIST の 出 現 に よ っ て 、 APG の 機 能 の ス ケ ー ル は エ ン ベ デ ッ ド メ モ リ の 総 ビ ッ ト 数 が 増 加 し て い る に も か か わ ら ず 、 実 質 的 に 1999 年のレベルのままである。 電源帯域幅および過渡電流現象に対する動的な取り扱いの高まっている懸念に対する取り 組 み が 、こ こ 2 年 の 間 に 大 き く 進 歩 し た 。こ の 交 流 電 流 分 野 の 研 究 の 継 続 が 、将 来 求 め ら れ る 。 図 表 25a 高 機 能 マ イ ク ロ プ ロ セ ッ サ テスト要 求 −短 期 Year of Production 2001 DRAM ½ Pitch (Sc. 2.0) 130 MPU ½ Pitch (Sc. 3.7) 150 MPU Printed Gate Length (Sc. 90 3.7) MPU Physical Gate Length (Sc. 65 3.7) 2002 115 130 75 2003 100 105 65 2004 90 90 53 2005 80 80 45 2006 70 70 40 2007 Driver 65 65 35 53 45 37 32 30 25 Pincount P i n co un t I/O s ign a l c h an n e l s ( ma x i mu m pins) [2] 1024 1024 1024 1024 1024 1024 1024 P i n co un t p o w e r a n d g ro un d ( ma x i mu m pins) 2048 2048 2048 2048 2048 2048 2048 1066 1200 1200 1200 1200 1200 1200 47 42 42 42 42 42 42 800 1200 1600 2400 3200 4800 6400 Busses Clock input frequency (MHz) [3] Clock accuracy (ps) [4] Off-chip bus data rate (Mbits/s) Accuracy OTA (ps) 63 42 31 21 16 10 8 Bi-directional I/O Ye s Ye s No No No No No Uni-directional I/O No No Ye s Ye s Ye s Ye s Ye s Source Synchronous Ye s Ye s Ye s Ye s Ye s Ye s Ye s Differential No No Ye s Ye s Ye s Ye s Ye s Self Clocked No No No No Ye s Ye s Ye s Embedded memory (Mbits) 256 512 1 2 4 8 16 APG frequency (MHz) 200 200 200 200 200 200 200 16 16 16 16 16 16 16 4 4 4 4 4 4 4 Algo rith mic addresses) p attern Algorith mic addresses) pattern g en erato r (# X, generator Y (# Z Power Supplies High Current Power supp ly vo ltage range 1.3-2.5 1.1-2.5 0.9-2.0 0.9-2.0 0.9-2.0 0.7-1.8 0.7-1.8 (volts) [1] Lo w Cu rrent Power su pp ly voltage rang e 1.3-3.3 1.1-3.3 0.9-3.3 0.9-3.3 0.9-3.3 0.7-3.3 0.7-3.3 (volts) P o w e r s up p l y a c c u ra c y (% o f p ro g ra mme d value AC+DC) 10 10 10 10 10 10 10 Maximum current (A) 95 115 146 150 154 204 211 Vector memory (Meg–vectors per pin) 64 128 128 256 256 512 512 Vector memory load time (minutes) 15 15 15 15 15 15 15 >1000 >1000 >1000 >1000 >1000 >1000 Patterns Ind e p e nd e n t p a t t e rn man a g e men t (# o f >1000 patterns) Reliability MTBF (hours) 1150 1208 1268 1331 1398 1468 1541 MTTR (hours) 1 1 1 1 1 1 1 Availability (%) 98 98 99 99 99 99 99 Setup time (hours) 0.4 0.4 0.3 0.3 0.2 0.2 0.2 White–Manufacturable Solutions Exist, and Are Being Optimized Yellow--Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known Table notes below: [1] 電 源 は 、6 0 00 u F と maximum current の 2 倍 の ス イ ッ チ ン グ カ レ ン ト を 扱 う こ と が で き る べ き で あ る 。回 路 は 、 CPU の 1 ∼ 20 ク ロ ッ ク の サ イ ク ル 間 に 起 動 す る 。 [2] デ バ ッ グ 用 の テ ス タ で 最 大 ピ ン 数 と な る 。 通 常 デ バ ッ グ 用 テ ス タ は 多 ピ ン で あ る 。 [3] テ ス タ は R AM BUS タ イ プ の デ ー タ テ ー と お よ び プ ロ ト コ ル を 扱 う こ と が で き る べ き で あ る 。 特 性 評 価 用 テ ス タ は 十 分 な デ ー タ レ ー ト 測 定 の 必 要 条 件 を 満 た す 必 要 が あ る 。量 産 用 テ ス タ -「 output to output 」の 測 定 の 精 度がクリティカルになる。. [4] テ ス タ は デ バ ッ グ 用 に デ バ イ ス に バ イ パ ス ・ モ ー ド と し て ク ロ ッ ク を 供 給 す る 必 要 が あ り ま す 。ボ ー ド 上 の PL L は 主 要 な テ ス ト 機 能 と な る 。非 常 に 高 い 内 部 ク ロ ッ ク 必 要 条 件 に つ い て は 、ク ロ ッ ク コ ン ト ロ ー ル 用 の on-die 方 法 が 必 要 で 、 オ フ チ ッ プ ク ロ ッ ク 速 度 必 要 条 件 へ の 適 応 に よ る 。 図 表 25b 高 機 能 マ イ ク ロ プ ロ セ ッ サ テスト要 求 −長 期 Year of Production DRAM ½ Pitch (Sc. 2.0) MPU ½ Pitch (Sc. 3.7) MPU Printed Gate Length (Sc. 3.7) MPU Physical Gate Length (Sc. 3.7) 2010 45 45 25 18 2013 32 32 18 13 2016 22 22 13 9 Year 2008 2011 2014 1280 1408 1472 2560 2816 2944 1866 2133 2400 27 23 20 1400 1600 1800 Pincount P i n co un t pins) [2] I/O s ig n a l c h an n e ls ( ma x i mu m Pincount power and ground (maximum pins) Busses Clock input frequency (MHz) [3] Clock accuracy (ps) [4] Off-chip bus data rate (Mbits/s) 45 40 35 Number of independent clock domains 4 4 4 Number of independent busses 8 8 8 Accuracy OTA (ps) Embedded memory (Mbits) APG frequency (MHz) Algorith mic addresses) pattern generator (#X, Y Algorithmic pattern generator (#Z addresses) 512 2048 2048 1200 1600 1600 64 64 64 16 16 16 0.6–2.5 0.6–1.3 0.6–1.3 5 5 5 Power Supplies Power supply voltage range (volts) [1] Power supply accuracy (% of progra mmed value AC+DC) Maximum current (A) 293 322 355 Dynamic current slew rate response time (us) 0.66 0.59 0.53 Dynamic current slew rate settling time (us) 19 17 15 1024 4096 4096 15 15 15 2074 2488 2986 4000 2000 1500 MTBF (hours) 1500 1700 2000 MTTR (hours) 1 1 1 Patterns Vector memory (meg–vectors per pin) Vector memory load time (minutes) Ind e p e nd e n t patterns) p a t t e rn man a g e men t (# of Cost Tester cost per pin ($) Reliability Availability (%) 99 99 99 Setup time (hours) 0.2 0.2 0.2 Driver White–Manufacturable Solutions Exist, and Are Being Optimized Yellow--Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known Table notes below: [1] 電 源 は 、 6 00 0 u F と maxi mum curren t の 2 倍 の ス イ ッ チ ン グ カ レ ン ト を 扱 う こ と が で き る べ き で あ る 。 回 路 は 、 CPU の 1 ∼ 20 ク ロ ッ ク の サ イ ク ル 間 に 起 動 す る 。 [2] デ バ ッ グ 用 の テ ス タ で 最 大 ピ ン 数 と な る 。 通 常 デ バ ッ グ 用 テ ス タ は 多 ピ ン で あ る [3] テ ス タ は RAMBUS タ イ プ の デ ー タ テ ー と お よ び プ ロ ト コ ル を 扱 う こ と が で き る べ き で ある。特性評価用テスタは十分なデータレート測定の必要条件を満たす必要がある。量産 用 テ ス タ - 「 output to output 」 の 測 定 の 精 度 が ク リ テ ィ カ ル に な る 。 [4] テ ス タ は デ バ ッ グ 用 に デ バ イ ス に バ イ パ ス ・ モ ー ド と し て ク ロ ッ ク を 供 給 す る 必 要 が あ り ま す 。 ボ ー ド 上 の PLL は 主 要 な テ ス ト 機 能 と な る 。 廉 価 なマイクロコントローラに求 められるテスト 廉価なマイクロコントローラは今日の競争率の高い市場で成長している。8 ビットのマイク ロ コ ン ト ロ ー ラ の 販 売 は 、単 独 で 2000 年 に 約 $10B を 達 成 し た 。無 線 、有 線 の 両 方 領 域 に お い て の 接 続 の 必 要 性 が 、 USB、TCP/IP お よ び RF イ ン タ ー フ ェ ー ス を 含 む マ イ ク ロ コ ン ト ロ ー ラ の 多 く の 新 た な 開 発 を 進 め た 。 フ ラ ッ シ ュ ・ メ モ リ ・ コ ス ト の 低 下 は 、 従 来 の マ ス ク ROM か ら フ ラ ッ シ ュ・メ モ リ へ の 統 合 へ と 移 っ て い る 。現 在 マ イ ク ロ コ ン ト ロ ー ラ を 利 用 す る も の は 、 家 庭 用 器 具 、娯 楽 装 置 、ゲ ー ム 、モ ー タ・コ ン ト ロ ー ラ お よ び セ キ ュ リ テ ィ・シ ス テ ム で あ る 。 マ イ ク ロ コ ン ト ロ ー ラ の テ ス ト の 困 難 な チ ャ レ ン ジ は 、「 テ ス ト・ コ ス ト 」お よ び 増 加 す る 集 積 レ ベ ル の 分 野 で あ る 。マ イ ク ロ コ ン ト ロ ー ラ の テ ス ト に 求 め ら れ る も の は 、SOC に 求 め ら れ る も の と 急 速 に 同 一 化 し て い る 。増 加 す る 集 積 レ ベ ル は 、マ イ ク ロ プ ロ セ ッ サ に ミ ッ ク ス ド シ グ ナ ル テ ス タ の 導 入 を 受 け 入 れ る か 、 ま た は 新 し い タ イ プ の SOC テ ス タ に 移 す と い う 結 果 を も た ら し て い る 。こ の セ ク シ ョ ン は 、マ イ ク ロ コ ン ト ロ ー ラ の 試 験 に 特 有 な テ ス ト の 特 徴 の 概略である。 図 表 26a 廉 価 な マ イ ク ロ コ ン ト ロ ー ラ テスト要 求 −短 期 Year of Production 2001 DRAM ½ Pitch (Sc. 2.0) 130 MPU ½ Pitch (Sc. 3.7) 150 MPU Printed Gate Length (Sc. 90 3.7) MPU Physical Gate Length (Sc. 65 3.7) 2002 115 130 75 2003 100 105 65 2004 90 90 53 2005 80 80 45 2006 70 70 40 53 45 37 32 30 2007 Driver 65 65 35 25 Tester Characteristics Overall timing accuracy (% of period) RMS clock jitter (ps) 5 5 5 5 5 5 5 100 75 75 50 50 50 40 8 12 12 12 12 16 16 Tester cost range ($K/per pin) 1.0-4 1.0-3 0.8-3 0.8-3 0.6-3 0.6-3 0.4-2.5 Reliability–MTBF (hrs) 2500 3000 5000 6000 7000 8000 9000 External test vectors (M) Note A DPS maximum voltage (V) Maximum DPS in tester Maximum devices for parallel testing Note B Maximum tester pins 8 8 8 8 8 8 8 32 48 48 64 64 64 64 32 32 48 48 48 64 64 1024 1024 1536 1536 1536 2048 2048 White–Manufacturable Solutions Exist, and Are Being Optimized Yellow--Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known Table notes below: A. BIS T ・ DF T を 用 い な い 場 合 。 受 け 入 れ 可 能 な BIS T ・ DFT で の 解 決 策 が 開 発 さ れ て い る 場 合 、 数 値 は よ り 小 さ くなる。 B. こ の カ テ ゴ リ ー は マ イ ク ロ コ ン ト ロ ー ラ の 並 列 の 試 験 用 で あ り 、 メ モ リ の 並 列 の 試 験 と 混 同 し な い 様 に 。 図 表 26b 廉 価 な マ イ ク ロ コ ン ト ロ ー ラ の テスト要 求 −長 期 Year of Production DRAM ½ Pitch (Sc. 2.0) MPU ½ Pitch (Sc. 3.7) MPU Printed Gate Length (Sc. 3.7) MPU Physical Gate Length (Sc. 3.7) 2010 45 45 25 2013 32 32 18 2016 22 22 13 18 13 9 Driver Tester Characteristics Overall timing accuracy (% of period) RMS clock jitter (ps) 4 4 3 40 30 25 16 16 24 0.3-2.5 0.3-2.0 0.2-2.0 10K 12K 15K 8 8 8 Maximum DPS in tester 64 96 128 Maximum devices for parallel testing 64 96 128 2048 3K 4K External test vectors (M) Tester cost range ($K/per pin) Reliability–MTBF (hrs) DPS maximum voltage (V) Maximum tester pins White–Manufacturable Solutions Exist, and Are Being Optimized Yello w--Ma nu f a c tu ra b l e S o lu t i on s a re Known Red–Manufacturable Solutions are NOT Known ミックスドシグナル・テスト ワ ン チ ッ プ で さ ら な る シ ス テ ム 機 能 性 を 追 求 す る 傾 向 は 、伝 統 的 な デ ジ タ ル 、ア ナ ロ グ 、RF / マ イ ク ロ 波 、そ し て ミ ッ ク ス ド シ グ ナ ル・デ バ イ ス の 間 の 仕 切 を ま す ま す 曖 昧 に さ せ て い る 。 こ の ト レ ン ド は 、た と え 偶 然 で あ っ て も 、ワ ン チ ッ プ 化 デ バ イ ス の テ ス ト を 可 能 に す る 単 一 プ ラ ッ ト ホ ー ム・ ソ リ ュ ー シ ョ ン の 方 向 に テ ス ト 装 置 を 駆 り 立 て て い る 。ミ ッ ク ス ド シ グ ナ ル ・ テ ス ト 装 置 に 対 す る デ ジ タ ル 要 求 は ピ ュ ア デ ジ タ ル ・ テ ス ト装 置 と 同 等 で あ り 、 関 連 市 場 セ グ メ ン ト に 対 し て 下 表 の 通 り で あ る 。そ の 結 果 、ATE は 規 格 化 さ れ な け れ ば な ら な い し 、デ ジ タ ル・オ ン リ ー か ら ハ イ パ フ ォ ー マ ン ス な ア ナ ロ グ / RF/ マ イ ク ロ 波 計 測 モ ジ ュ ー ル の 完 全 統 合 まで拡張性がなければならない。アナログ・テストの課題とテスト技術の制約は、高帯域幅、 ダイレクト変換の高サンプリング・レート、高ダイナミック・レンジ、低ノイズ・フロアー、 そしてデジタル計測ジュールとアナログ計測モジュールのシームレス統合にある。 図 表 27a と 27b に お け る ミ ッ ク ス ド シ グ ナ ル・テ ス ト 装 置 の 要 求 は 、特 定 用 途 向 け デ バ イ ス・ ア プ リ ケ ー シ ョ ン よ り も む し ろ 計 測 モ ジ ュ ー ル に フ ォ ー カ ス し て い る 。 現 在 の ア ナ ロ グ / RF / マ イ ク ロ 波 テ ス ト の 方 法 論 は 性 能 ベ ー ス の 測 定 を 必 要 と し て い る 。( 即 ち 、DUT の 周 辺 を 意 味する外部計測モジュールを使用している) そ れ ゆ え 、計 測 モ ジ ュ ー ル の 必 要 性 は プ ロ セ ス と パ ッ ケ ー ジ の 技 術 ロ ー ド マ ッ プ で 予 想 さ れ る デ バ イ ス・パ フ ォ ー マ ン ス の 向 上 を 反 映 し て い る 。ま た ア プ リ ケ ー シ ョ ン の 複 雑 さ は 、特 殊 な デ バ イ ス 用 途 に 的 を 絞 っ た 特 別 な 計 測 モ ジ ュ ー ル の 設 計 を 必 要 と す る 。こ れ は 現 有 テ ス ト・シ ス テ ム に 搭 載 す る 計 測 モ ジ ュ ー ル の 数 を 増 大 さ せ る こ と に な る 。そ し て 同 時 に 、こ れ は コ ス ト を 増 大 さ せ 、多 く の 品 種 生 産 に 渡 っ て 共 用 せ ね ば な ら な い 装 置 の 重 要 な 構 成 管 理 問 題 を 生 む 。増 加 す る 計 測 モ ジ ュ ー ル 、高 機 能 化 、高 性 能 化 の こ の ト レ ン ド は 続 く と 期 待 さ れ て い る 。し か し テ ス ト・コ ス ト 問 題 の 解 決 を 推 進 す る 上 で 許 されるものでない。 ア ナ ロ グ DFT 技 術 は 、複 雑 な 機 能 テ ス ト の 必 要 性 を 減 ら し な が ら 、テ ス ト 再 利 用 性 を 向 上 さ せ な が ら 、ア ナ ロ グ・ チ ェ ー ン の 各 要 素 を 個 別 に テ ス ト す る こ と を 可 能 に し て い る 。性 能 ベ ー ス の ア ナ ロ グ・テ ス テ ィ ン グ に 代 わ る 実 証 さ れ た 手 段 は 存 在 し て い な い 。こ の 分 野 の さ ら な る 検 討 が 必 要 と さ れ て い る 。 ア ナ ロ グ BIST は 、 可 能 性 の あ る ソ リ ュ ー シ ョ ン と し て 、 そ し て さ ら な る 検 討 に 値 す る 分 野 と し て 提 案 さ れ て き た 。 ア ナ ロ グ DFT の 現 状 は 、 主 に ル ー プ バ ッ ク 手 法 と ダ イ レ ク ト・ア ク セ ス の テ ス ト 手 法 で あ る 。計 測 モ ジ ュ ー ル の 複 雑 さ の 低 減 や 外 部 計 測 モ ジ ュ ー ル の 必 要 性 の 除 去 を 可 能 に す る DFT 技 術 を 検 証 す る 基 本 的 な 検 討 が 必 要 と さ れ て い る。 関連重要分野 1 ア ナ ロ グ / R F / マ イ ク ロ 波 の 信 号 環 境 は 、ロ ー ド・ボ ー ド 設 計 や テ ス ト 方 法 論 を 大 変 複 雑 に す る 。 ノ イ ズ 、 ク ロ ス ト ー ク 、 ミ キ シ ン グ 、 ロ ー ド ・ ボ ー ド 設 計 、 そ し て ATE ソ フ トウェアの問題はテスト開発のプロセスとスケジュールを律束する。 2 ギ ガ ビ ッ ト / 秒( 2.5 ∼ 10Gb/s)の シ リ ア ル・ポ ー ト は オ フ チ ッ プ 通 信 に 利 用 さ れ て い る 。 こ れ ら の ポ ー ト は 個 別 IC 群 で ミ ッ ク ス ド シ グ ナ ル 機 能 を 構 築 し て い る 。 こ れ ら の ポ ー ト のテスト要求は高周波シリアル通信の項で見つけることができる。 3 全 て の ア ナ ロ グ 機 能 の 同 時 測 定 は 、テ ス ト 時 間 の 短 縮 、ス ル ー プ ッ ト の 増 加 、テ ス ト ・ コ ス ト の 低 減 の た め に 必 要 と さ れ て い る 。 こ れ は DSP テ ス ト ・ ア ル ゴ リ ズ ム ( FFT の よ う な )の 高 速 並 列 処 理 機 能 を 持 っ た 複 合 計 測 モ ジ ュ ー ル を 必 要 と す る 。同 時 測 定 手 法 は 、メ モ リ や 大 量 生 産 デ ジ タ ル・デ バ イ ス の テ ス ト で 何 年 に も 渡 っ て 利 用 さ れ て き て い る 。し か し ミ ッ ク ス ド シ グ ナ ル・デ バ イ ス に 於 い て は 十 分 に 利 用 さ れ て い な い 。ま た 、同 一 チ ッ プ 内 の 複 数 ア ナ ロ グ 機 能 ( た と え ば 2 系 統 、 4 系 統 、 8 系 統 回 路 な ど や LAN ポ ー ト ) は 同 時にテストされるべきである。 4 複 数 の テ ス ト 装 置 ベ ン ダ に 適 合 す る 、よ り 良 い ソ フ ト ウ ェ ア・ツ ー ル が 必 要 と さ れ て い る 。 ツ ー ル は デ ジ タ ル や ミ ッ ク ス ド シ グ ナ ル の パ タ ー ン 発 生 、ロ ー ド・ボ ー ド や 計 測 モ ジ ュ ー ル を 含 め た デ バ イ ス・ア ナ ロ グ 部 の 回 路 シ ミ ュ レ ー シ ョ ン 、そ し ミ ッ ク ス ド シ グ ナ ル 用 テ ス ト・ プ ロ グ ラ ム 生 成 の 容 易 化 で 必 要 に な る 。現 在 、デ ジ タ ル ・ テ ス ト の 分 野 で は 自 動 テ ス ト・プ ロ グ ラ ム 生 成 ツ ー ル が 広 く 利 用 さ れ て い る に も 関 わ ら ず 、ミ ッ ク ス ド シ グ ナ ル ・ テスト・プログラムは手作業で生成されている。 図 表 27a ミ ッ ク ス ド シ グ ナ ル の テ ス ト 要 求 −短 期 Year of Production DRAM ½ Pitch (nm) MPU ½ Pitch (nm) MPU Printed Gate Length (nm) MPU Physical Gate Length (nm) 2001 130 150 90 65 2002 115 130 75 53 2003 100 107 65 45 2004 90 90 53 37 2005 80 80 45 32 2006 70 70 40 28 2007 65 65 35 25 Low Frequency Source and Digitizer 15 22 30 40 50 60 60 Fs** (MS/s***) 5 7 10 13 16 20 20 Resolution (bits) 20–23 20–23 20–23 24 24 24 24 –160 –160 –160 –165 –165 -165 -165 Level V (pk–pk) Accuracy (+/-) 4 0.5% 4 0.5% 4 0.5% 4 0.5% 4 0.5% 4 0.5% 4 0.5% BW (MHz) 1600 2400 3200 4000 4800 6000 7000 Fs (MS/s) 3500 5000 7000 8500 10000 12000 15000 Resolution (bits) AWG/Sine† 10/14 10/14 10/14 10/14 10/14 10/14 10/14 Noise floor (dB/RT Hz) –145 –145 –150 –150 –155 –155 –155 Level V (pk–pk) Accuracy (+/-) 4 0.5% 4 0.5% 4 0.5% 4 0.5% 4 0.5% 4 0.5% 4 0.5% BW (MHz) (undersampled) 2000 3000 4000 5200 6400 8000 9200 200 300 400 520 640 800 920 12 12 12 12 14 14 14 –145 –145 –150 –150 –155 –155 –155 BW * (MHz) Noise floor (dB/RT Hz) High Frequency Waveform Source High Frequency Waveform Digitizer Fs (MS/s) Resolution (bits) Noise floor (dB/RT Hz) Time Measurement 3 2 2 1 1 1 1 Frequency measurement (MHz) 660 1320 1320 1320 2640 2640 2640 Single shot time capability (ps) 100 75 75 75 50 50 50 f re qu e n c y 10 0.2 130 14 0.2 136 14 0.2 136 18 0.2 136 18 0.1 136 18 0.1 136 18 0.1 136 frequency 160 166 166 166 166 166 166 10 14 14 14 18 18 18 –160 –160 –160 -166 -166 -166 -166 110 130 140 140 140 160 160 D/A and A/D Digital Data Rate (MB/s) 300 400 520 640 800 920 1040 Sample Clock Jitter 1.5 1 0.5 0.25 0.2 0.15 0.1 Jitter measurement (ps RMS) RF/Microwave Instrumentation Source BW (GHz) Accuracy (+/-dB) S ou rc e p h a s e n o is e l o w Close-In 1KHz (dBc/Hz) Source phase no ise high Wideband 10MHz (dBc/Hz) Receive BW (GHz) Receive noise floor (dBm/Hz) Receive dynamic range SFDR (dBc) ‡ Special Digital Capabilities (< ps RMS) White–Manufacturable Solutions Exist, and Are Being Optimized Yellow--Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known Table notes below: BW—Bandwidth ** Fs—Sample rate *** MS/s—Megasamples/second † AWG/Sin—Arbitrary waveform generation/sine wave ‡ SFDR—Spurious free dynamic range § MB/s—Megabits/second 図 表 27b ミ ッ ク ス ド シ グ ナ ル の テ ス ト 要 求 −長 期 Year of Production DRAM ½ Pitch (nm) MPU ½ Pitch (nm) MPU Printed Gate Length (nm) MPU Physical Gate Length (nm) 2010 45 45 25 18 2013 32 32 18 13 2016 22 22 13 9 Low Frequency Source & Digitizer (MHz) 60 60 60 Fs** MS/s*** 20 20 20 Resolution (bits) 24 24 24 -165 -165 -165 4 0.5% 7000 4 0.5% 7000 4 0.5% 7000 Fs (MS/s) 15000 15000 15000 Resolution (bits) AWG/Sine† 10/14 10/14 10/14 Noise floor (dB/RT Hz) –155 –155 –155 4 0.5% 10000 4 0.5% 10000 4 0.5% 10000 1000 1000 1000 14 14 14 –155 –155 –155 BW * Noise floor (dB/RT Hz) High Frequency Waveform Source Level V (pk–pk) Accuracy BW (MHz) High Frequency Waveform Digitizer Level V (pk–pk) Accuracy BW (MHz) (undersampled) Fs (MS/s) Resolution (bits) Noise floor (dB/RT Hz) Time Measurement 1 1 1 Frequency measurement (MHz) 3000 3000 3000 Single shot time capability (ps) 30 30 30 Jitter measurement (ps RMS) RF/Microwave Instrumentation 36 36 36 Source phase no ise low frequency Close-In 1KHz (dBc/Hz) 140 140 140 S ou rc e p h a s e n o is e h ig h f re q u e n c y Wid e b an d 10MHz (dBc/Hz) 166 166 166 36 36 36 –166 –166 –166 160 160 160 1200 1200 1200 0.1 0.1 0.1 Source BW (GHz) Receive BW (GHz) Receive noise floor (dBm/Hz) Receive dynamic range SFDR (dBc) ‡ Special Digital Capabilities D/A and A/D data rate (MB/s) § Sample Clock Jitter (< ps RMS) White–Manufacturable Solutions Exist, and Are Being Optimized Yellow--Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known Table notes below: BW—Bandwidth ** Fs—Sample rate *** MS/s—Megasamples/second † AWG/Sin—Arbitrary waveform generation/sine wave ‡ SFDR—Spurious free dynamic range § MB/s—Megabits/second Driver Definition for Table 27a and b: LOW FREQUENCY SOURCE and DIGITIZER: This is the basic, minimum, instrument set of any mixed-signal tester. Telecommunications, Advanced Audio and Wireless Baseband will drive these specifications. Differential inputs/outputs are needed. HIGH FREQUENCY WAVEFORM SOURCE: Disk Drive Read Channels (PRML) will drive sample rate and bandwidth. Local Area Network (LAN) devices will drive sample rate, bit resolution and amplitude accuracy. Differential outputs are needed. HIGH FREQUENCY WAVEFORM DIGITIZER: An undersampled (down conversion, track-and-hold, etc) bandwidth is shown. The sample rates and bit resolutions are for a dir ect conversion digitizer, which is usually preceded by the undersampler. PRML and LAN devices will drive digitizer specifications. Differential inputs are needed. TIME MEASUREMENT: Phase Lock Loops (PLL's), which are increasingly being embedded in new designs, will require Jitter and Frequency measurements. A specialized class of instruments will have to be developed to make these measurements efficiently and accurately. RF/MICROWAVE INSTRUMENTATION: Single chip RF/Digital/Baseband/Audio devices will require RF instruments such as modulated carrier sources and low noise receivers or down converters. SPECIAL DIGITAL CAPABILITIES: For converter testing, the ability to source a digital word to a D/A and capture a digital word from an A/D. DFT で 設 計 さ れ た デ バ イ ス の テ ス ト 装 置 DFT の 使 用 は 、 半 導 体 産 業 界 全 体 に 急 速 に 広 が っ て 来 て い る 。 こ の 拡 大 の 理 由 は 沢 山 あ る 。 即 ち 、 DFT を 使 う こ と に よ り , テ ス ト 開 発 の サ イ ク ル タ イ ム を 大 幅 に 短 縮 し , 故 障 検 出 率 を 改 善 し , 共 通 な 一 部 の 外 部 ピ ン を 用 い て SoC 内 部 の 複 数 の 回 路 を ア ク セ ス し , 中 程 度の性能のインターフェースを用いて高性能回路の試験をし,パラレルテストを容易にす る等々が可能になるからである。ほんの一部の例外を除いて,ほとんどの今日の構造的な ( DFT に よ る ) テ ス ト は , 一 般 的 な デ ジ タ ル ATE で 実 行 さ れ て き た 。 こ れ は , あ る 領 域 に おいて厳しいテスト要求事項であり,他の領域においては最適値以下しか要求しないとい う 不 幸 な 結 果 と な っ て い る 。 こ れ は 、 DFT を 使 用 す る 多 く の 素 子 は 必 要 以 上 に 高 い テ ス ト コ ス ト を 支 払 っ て い る こ と を 意 味 す る 。 よ っ て , DFT を 使 用 す る デ バ イ ス の テ ス ト に 特 化 し た ATE の 開 発 の 必 要 性 が 生 じ て き て い る 。 図 表 28 は 、今 後 7 年 間 に わ た る 業 界 の ト レ ン ド を 取 り 込 も う と 試 み た も の で あ る 。こ こ に表されているデータは様々な半導体製造会社からの要求を集めたものである。多くの異 なる要因により半導体企業にまたがる要求は少々発散気味である。 1. DFT は ま だ 成 熟 し つ つ あ る 技 術 な の で 、 企 業 間 で 一 致 し て 実 装 さ れ る も の で は な い 。 2. デ バ イ ス テ ク ノ ロ ジ や 製 造 工 程 に 依 存 し た 異 な る 開 発 戦 略 が 存 在 す る 。 3.古 い 製 品 フ ァ ミ リ の た め の 様 々 な レ ベ ル の 古 い「 伝 統 的 な 」テ ス ト 手 法 を サ ポ ー ト す る 必要性が存在する。 よって、これらの表は「仕様」として構成されるのではないということが重要である。全 て の DFT ア プ リ ケ ー シ ョ ン を 満 た す 単 一 の 構 成 は 期 待 で き な い 。 図 表 28 DFT-BIST デバイステストの要 求 −短 期 Year of Production 2001 DRAM ½ Pitch (Sc. 2.0) 130 MPU ½ Pitch (Sc. 3.7) 150 MPU Printed Gate Length (Sc. 90 3.7) MPU Physical Gate Length (Sc. 65 3.7) Number of Parallel Sites 2002 115 130 75 2003 100 105 65 2004 90 90 53 2005 80 80 45 2006 70 70 40 53 45 37 32 30 32 32 64 64 128 128 6 6 12 12 16 16 Scan Data Vo lume(Gig a-pin-vectors available per site) 256/1K 256/1K 256/2K 256/2K 256/4K 256/4K Scan Pin (available per site / system) 50 Scan Vector Rate (MT or MHz) Functional data rate (MHz) 25 Cost Logic Density Logic Density 100 100 200 200 200 Test Time 128/25 6 128/51 2 128/51 2 128/51 2 128/51 2 Test Time 16 16 16 16 16 16 100 100 100 200 200 200 3K/4K 3K/4K 4K/5K 4K/5K 5K/6K I/O Density “Full function” pin (ava ilable per site / 128/25 system) 6 Functional vector depth (M-Vectors) 2007 Driver 65 65 35 “Reduced fun ction” pin (a vailable per 3K/4K site / system)(DC only) Logic Density Test Time Clock pins (available per site / system) 4/32 4/32 4/64 4/64 4/128 4/128 Clock Doma in s Clock frequency (MHz) 200 200 400 400 400 800 O n -ch ip Clock Rate 8/32 8/32 8/64 8/64 8/128 8/128 Logic Density High-Speed Clock (differential Pairs) ye s ye s ye s ye s ye s ye s Signature Compression ye s ye s ye s ye s ye s ye s Algorithmic Pattern Generation ye s ye s ye s ye s ye s ye s Low Frequency Source & Digitizer ye s ye s ye s ye s ye s ye s High Frequency Source & Digitizer ye s ye s ye s ye s ye s ye s Time Measurement Unit ye s ye s ye s ye s ye s ye s ADC/DAC ye s ye s ye s ye s ye s ye s RF Source no no ye s ye s ye s ye s High Power ye s ye s ye s ye s ye s ye s IDDQ ye s ye s ye s ye s ye s ye s Power Supplies system) (ava ilable per site / SoC Support for options White–Manufacturable Solutions Exist, and Are Being Optimized Yellow--Manufacturable Solutions are Known Red–Manufacturable Solutions are NOT Known Definitions for Table 28: Parallel Sites -- デ バ イ ス の 並 列 テ ス ト は 、 単 一 の テ ス タ ー で 複 数 の デ バ イ ス を 測 定 す る こ と に よ っ て デ バ イ ス あ たりのテストコストを削減する共通の技術である。並列にテストできるデバイスの個数はテスターの利用できる リソースにより制限される。しかしながら、ハードウェアあるいはソフトウェアのアーキテクチャによる論理的 な制限はあるべきではない。過去におけるこれらの表に共通の数値は、全ての互いの数字を掛け算することによ り算出されていた。与えられたテスター上の利用可能な全てのピン数は、現在の最新のピン密度と一致するべき である。 Scan Data Volume – ス キ ャ ン 入 力 ピ ン に シ フ ト さ れ る ビ ッ ト の 総 数 に ス キ ャ ン 出 力 ピ ン か ら シ フ ト ア ウ ト さ れ る ビ ットの総数を加えたものである。即ち、デバイス中のスキャン可能素子の総数にスキャン・ロードとスキャン・ アンロードの総数を掛け算したものである。 1 本のピンにシフトインあるいはシフトアウトする単一ビットは、 ピン・ベクターとして定義することができる。. S ca n Pin – ス キ ャ ン 入 力 ピ ン と ス キ ャ ン 出 力 ピ ン の 最 大 数 で あ る 。こ の 数 に は ス キ ャ ン の 制 御 に 必 要 と さ れ る ピ ン は含まない。 Scan Vector Rate – ス キ ャ ン デ ー タ 入 力 ピ ン と ス キ ャ ン デ ー タ 出 力 ピ ン の 最 大 シ フ ト レ ー ト で あ る ( 単 位 : MegaTransfers per second (MT)) 。 “Full Function” Pin – Fu ll Function ピ ン は 、従 来 の ATE シ ス テ ム の ピ ン の 全 機 能 を 持 つ ド ラ イ バ と レ シ ー バ に 接 続 するピンである。これらのリソースは、高いタイミング精度、柔軟な波形出力、高い周波数レート、プログラム 可 能 な ド ラ イ バ /レ シ ー バ の 閾 値 、 パ ラ メ ト リ ッ ク 測 定 機 能 等 を 持 つ こ と も あ る 。 こ れ ら の Full Function ピ ン は 、 ク ロ ッ ク 、 入 力 、 出 力 、 双 方 向 、 リ フ ァ レ ン ス ・ レ ベ ル 等 の デ バ イ ス の 外 部 I/O ピ ン を 用 い て 従 来 の ATE ア プ ロ ー チ で DUT を テ ス ト す る と き に 用 い ら れ る 。 加 え て 、 f u ll f u n c t io n ピ ン は 、 Full Function ピ ン の メ モ リ 制 限 内 、 あ るいは、スキャンメモリにアクセスすることにより、スキャンの機能も持つ。 Functiona l Vector Depth – デ バ イ ス を テ ス ト す る た め に 必 要 と さ れ る ベ ク タ ー の 総 数 で あ る 。 各 ベ ク タ ー は 、 デ バ イ ス の 各 ピ ン に 個 々 の 状 態 (e.g. "0", "1", “H”, “L”, "X", "Z", etc.) を 印 加 、 あ る い は 比 較 す る 。 Functional Data Rate – デ バ イ ス の デ ー タ ピ ン に 印 加 す る ベ ク タ ー の 最 大 周 波 数 レ ー ト で あ る 。 “Reduced Function” Pin – Re du ced Function ピ ン は 、波 形 機 能 を 持 た な い 、非 常 に ベ ク タ ー の 深 さ が 浅 い 等 の 制 限 さ れ た デ ジ タ ル の ド ラ イ バ /レ シ ー バ の 機 能 を 持 つ 低 価 格 リ ソ ー ス に 接 続 さ れ る ピ ン で あ る 。 こ れ ら の ピ ン は 、 通 常 プ ロ グ ラ ム 可 能 な ド ラ イ バ /レ シ ー バ の 閾 値 や パ ラ メ ト リ ッ ク 測 定 機 能 を 持 つ 。 Clock Pin – ク ロ ッ ク ピ ン は 、 ス キ ャ ン や フ ァ ン ク シ ョ ナ ル ・ デ ー タ ・ ピ ン よ り も 高 い 周 波 数 と 高 い 精 度 を 持 つ 。 こ れ ら の ク ロ ッ ク ピ ン は 、 DFT テ ス タ ー 上 で の 高 性 能 テ ス ト を 容 易 に す る た め に フ ァ ン ク シ ョ ナ ル ・ デ ー タ ・ レ ー ト に お け る フ ァ ン ク シ ョ ナ ル テ ス ト 、 ゆ っ く り シ フ ト し て 高 速 に サ ン プ ル す る AC ス キ ャ ン テ ス ト や BIST で 用 いられる。 Clock Frequency – 標 準 ク ロ ッ ク ソ ー ス か ら 供 給 さ れ る 最 大 周 波 数 で あ る 。 ク ロ ッ ク ピ ン の 精 度 と ス キ ュ ー は 、 最 小 ク ロ ッ ク 周 期 の 8%以 下 に さ れ る べ き で あ る 。 ジ ッ タ ー は 、 最 小 ク ロ ッ ク 周 期 の 1.5%以 下 に さ れ る べ き で あ る 。 Power Supplies – デ バ イ ス へ の 電 源 供 給 は 、 テ ス ト 中 の プ ロ グ ラ ム 可 能 な 電 圧 / 電 流 を 可 能 と す る 。 一 般 に Vcc あ る い は Vdd の よ う な デ バ イ ス の 電 源 端 子 に 接 続 し て 電 圧 、 電 流 を 供 給 す る 。 他 の 使 用 は 、 テ ス ト 中 の デ バ イ ス の ピ ン の リ フ ァ レ ン ス 電 圧 電 源 、外 部 負 荷 の 終 端 電 圧 、電 流 源 で あ る 。共 通 の 特 徴 は 、プ ロ グ ラ ム 可 能 な ク ラ ン プ 、 テ ス タ ー の パ タ ー ン ジ ェ ネ レ ー タ に よ り 制 御 さ れ る ト リ ガ ー /キ ャ プ チ ャ ー の 測 定 、 パ タ ー ン ジ ェ ネ レ ー タ に よ り 制御される切り替え可能な出力電圧範囲である。 Su pport fo r Options – 常 に オ プ シ ョ ン を サ ポ ー ト す る 必 要 は あ る 。 こ れ は 、 機 能 テ ス ト か ら 構 造 テ ス ト に 移 行 す る 期 間 の 従 来 の デ バ イ ス や 、 DFT と ミ ッ ク ス ド シ グ ナ ル の 混 在 し た デ バ イ ス 、 あ る い は あ る 値 以 上 の 性 能 要 求 を サ ポートする必要性から来る。この表の残りの項目は、将来のこれらのオプションの必要性と性能要求を予測する ことを試みる。多くのアナログオプションがあるが、これは包括的ではないかもしれない。 High -Speed Clock Pin – 高 速 ク ロ ッ ク ピ ン は 、標 準 ク ロ ッ ク ソ ー ス よ り も 高 い 周 波 数 で 高 精 度 で 動 作 す る 。高 速 ク ロ ッ ク は 、 s i n g l e -e nd e d と 差 動 ク ロ ッ ク の 両 方 を サ ポ ー ト す る 。こ の ク ロ ッ ク オ プ シ ョ ン の 最 高 周 波 数 は 、 2 0 0 3 年 に 80 0 M Hz で 、2 004 年 に 1 .4 G H z に な る 。こ の ク ロ ッ ク ピ ン の 精 度 と ス キ ュ ー は 、最 小 ク ロ ッ ク 周 期 の 8 % 以 下 に 維 持 さ れ る べ き で あ る 。 ジ ッ タ ー も 、 最 小 ク ロ ッ ク 周 期 の 1.5% 以 下 に さ れ る べ き で あ る 。 Signature Compression –DFT テ ス タ ー 上 の ス キ ャ ン チ ャ ネ ル に 接 続 さ れ る Linear Feedback Shift Registers (LFSRs) は 、ス キ ャ ン デ ー タ 量 と テ ス ト 時 間 を 劇 的 に 削 減 で き る 。 Pseu do Ra nd o m Pa ttern Gen era tors (P RPGs) は 、ス キ ャ ン バ ッ フ ァ に ス ト ア す る ス キ ャ ン イ ン の テ ス ト パ タ ー ン 量 を 最 小 化 す る こ と が で き る 。 Single Input Signature Registers (SISRs) は 、 ス キ ャ ン 出 力 の 測 定 パ タ ー ン を 圧 縮 す る こ と に 用 い ら れ る 。 PRPGs と SISRs は 、 LFSR/SISR あるいはスキャンチャネルが独立のスキャンサイクルで動作するように接続される。 Algorithmic Pattern Generation – メ モ リ パ タ ー ン シ ー ケ ン ス は 、 一 般 的 に 繰 り 返 し が 多 い の で 、 ア ル ゴ リ ズ ミ ッ ク に 生 成 で き る 。 Algorithmic Pattern Generator の 機 能 は 、 ス ト ア さ れ た 入 出 力 テ ス ト パ タ ー ン と 同 時 に 動 作 す る こ とが許され、他のテスターパターンリソースと統合される。 Low Frequency Source/Digitizer – 傾 斜 あ る い は sin 波 形 の よ う な 差 動 の ア ナ ロ グ 波 形 を 生 成 、 デ ジ タ イ ズ す る 。 一 般 に 18 ビ ッ ト の 解 像 度 で 100KHz ま で で あ る 。 High Frequency Source/Digitizer - 傾 斜 あ る い は sin 波 形 の よ う な 差 動 の ア ナ ロ グ 波 形 を 生 成 、 デ ジ タ イ ズ す る 。 一 般 に 12 ビ ッ ト の 解 像 度 で 10MHz ま で で あ る 。 Time Measurement – 時 間 の 間 隔 あ る い は 周 波 数 を 測 定 す る 機 能 。 . RF S o ur c e – 高 周 波 の 機 能 が S o C に 搭 載 さ れ る に 従 い 、適 当 な DFT に よ る サ ン プ リ ン グ 手 法 が RF に 対 し て 開 発 さ れ 、ク リ ー ン な 高 周 波 の si n 波 形 を 生 成 す る 外 部 リ ソ ー ス が 必 要 と な る 。こ れ ら の リ ソ ー ス の 周 波 数 に 対 す る 要 求 は 、 100MHz か ら 6GHz の 範 囲 で あ る 。 High Po wer – 幾 つ か の デ バ イ ス は テ ス ト 時 に 非 常 に 電 力 を 食 う (>7 5 W) 。高 電 流 デ バ イ ス の 電 源 供 給 は 、正 確 な 電 圧 と 負 荷 の 変 化 に 対 す る 迅 速 な 応 答 (1 -2 u s ) が 必 要 と な る 。 加 え て 、 大 電 流 が 治 具 や コ ン タ ク タ や プ ロ ー ブ 針 を 通 し て供給される。数千本のデバイスの電源ピンが非常に高密度に実装されている。電源供給は、高価なテスト装置 を損傷から保護するために短絡などの不連続性を検出し完全なテストを実行することが必要である。一般に、安 全性に関する柔軟なユーザ制御が大電力の供給にとってはより重要となる。 半 導 体 メモリテストの要 求 条 件 メモリの容量(ビット数)は指数関数的に増加し続けると予想される。半導体メモリ、 特 に DRAM は プ ロ セ ス 技 術 、 設 計 、 テ ス ト を 定 義 付 け る 牽 引 役 で あ り 続 け る 。 図 表 29∼ 31 を 参 照 の こ と 。 汎 用 DRAM テスト DRAM の 容 量( ビ ッ ト 数 )は 2 年 で 4 倍 に 増 加 す る 傾 向 が し ば ら く は 続 く 。し か し ,そ の 後 こ の 傾 向 は 減 速 し そ の 増 加 は 3 年 で 4 倍 に な る と 思 わ れ る 。こ の 容 量 増 加 に 伴 い テ ス ト 時 間 が 増 加 し ス ル ー プ ッ ト が 減 少 す る 。 こ の た め に テ ス ト が DRAM 製 造 の ボ ト ル ネ ッ ク に な り つ つ あ る 。 リ ダ ン ダ ン シ ( 不 良 救 済 ) は 汎 用 DRAM に は 必 要 で あ る が さ ら に テ ストの生産性を高めるためには,新しいテスト指向型アーキテクチャが必要である。生産 性 と 歩 留 り を 維 持 す る た め に は マ ル チ ビ ッ ト テ ス ト 、 BIST、 BISR( built-in-self-repair) が重要である。 ATEでのテストにおいて多数個同時測定が必要である。デバイスの同時測定数とは実 動 作 ス ピ ー ド で 同 時 に テ ス ト さ れ る パ ッ ケ ー ジ 化 さ れ た デ バ イ ス の 数 で あ る 。2 GHz 以 上 の領域において、デバイスの入出力仕様や、ソケット、プロービング等のデバイスインタ ーフェイス、そしてハンドリングがボトルネックになる。要求されるタイミング精度およ びプローブカードやテストボードなどのデバイス測定用冶具のコスト増加を考慮するとテ スタの同時測定数は64個/テストヘッドを超えない。 DRAM 用 の 一 次 故 障 モ デ ル は 、セ ル 縮 退 、マ ル チ セ ル 結 合 、デ コ ー ダ ・ オ ー プ ン お よ び デ ー タ 保 持 故 障 が 今 後 も 続 く で あ ろ う 。100nm 以 下 で は 、製 品 開 発 の た め に イ ン ラ イ ン 欠 陥 検 出 は 必 要 で あ る 。イ ン ラ イ ン 欠 陥 監 視 に よ り 、不 良 ウ ェ ー ハ が 検 出 さ れ て 、ウ ェ ー ハ ・ ソートおよびパッケージ・レベル・テストでのテスト時間増大が避けられる。 図 表 29a 汎 用 DRAM テストの要 求 −短 期 − YEAR OF PRODUCTION 2001 2002 2003 2004 2005 2006 2007 DRAM ½ P I T C H (nm) 130 115 100 90 80 70 65 MPU / ASIC ½ P I T C H (nm) 150 130 107 90 80 70 65 MPU P R I N T E D G A T E L E N G T H (nm) 90 75 65 53 45 40 35 MPU P H Y S I C A L G A T E L E N G T H (nm) 65 53 45 37 32 28 25 DRAM capacity (Gbits): R&D 2 — 4 — 8 — 16 0.512 — 1 — 2 — 4 1.3 — 1.6 — 2 — 2.4 1 — 1.3 — 1.6 — 2 DRAM access time(ns) 2 — 1 — 0.5 — 0.3 Mass Production DRAM bit width/device(Mass Production) 4 — 2.5 — 2 — 1 16 — 16 — 16 — 16 1.3 — 1.6 — 2 — 2.4 1 — 1.3 — 1.6 — 2 60 — 50 — 40 — 30 Mass Production DRAM data rate(GHz): R&D Mass Production Tester data rate(GHz): R&D Mass Production Overall timing accuracy(ps): R&D Mass Production 80 — 60 — 50 — 40 Simultaneous testing (devices/test head) 32/64 — 64 — 64 — 128 Test channels (Mass Production) 1200* 2300** — 1200* 2300** — 2300 — 2300 * Assuming SDRAM with 32 devices/station, Driver 800, I/O 640 ** Assuming RAMBUS with 32 devices/station, Driver 480, I/O 640; 2 64 devices/station, Driver 960, I/O 1280 White—Manufacturable Solutions Exist, and Are Being Optimized Yellow—Manufacturable Solutions are Known Red—Manufacturable Solutions are NOT Known 図 表 29b 汎 用 DRAM テストの要 求 −長 期 − YEAR OF PRODUCTION 2010 2013 2016 DRAM ½ P I T C H (nm) 45 32 22 MPU / ASIC ½ P I T C H (nm) 45 32 22 MPU P R I N T E D G A T E L E N G T H (nm) 25 18 13 MPU P H Y S I C A L G A T E L E N G T H (nm) 18 13 9 64 256 1024 16 64 256 3.0 3.6 4.2 2.4 3.0 3.6 0.2 0.15 0.1 0.8 0.5 0.3 DRAM bit width/device (Mass Production) 32 32 32 Tester data rate (GHz): 3.0 3.6 4.2 2.4 3.0 3.6 25 20 18 30 25 20 DRAM capacity (Gbits): R&D Mass Production DRAM data rate (GHz): R&D Mass Production DRAM access time (ns): R&D Mass Production R&D Mass Production Overall timing accuracy (ps): R&D Mass Production Simultaneous testing (Devices/test head) Test channels (Mass Production) 128 256 256 3500* 3500* 3500* Assuming RAMBUS with 64 devices/station, Driver 960, I/O 2560 White–Manufacturable Solutions Being Optimized Yellow—Manufacturable Solutions are Known Exis t, and Are Red–Manufacturable Solutions are NOT Known 汎 用 フラッシュテスト フラッシュには多種多様なバスタイプがある。一般的なノン・マルチプレクスやアドレ ス/データマルチプレクス、アドレス/アドレス/アドレス/データマルチプレクス、シ リ ア ル 、シ ン ク ロ ナ ス バ ー ス ト 、お よ び 疑 似 SDRAM タ イ プ な ど で あ る 。バ ス タ イ プ は 今 後、アプリケーションの多用途化に伴いさらに多種多様化すると予想される。現在のバス 幅 は 、 8∼ 16 ビ ッ ト で あ る が 3 2 ビ ッ ト に 移 り つ つ あ る 。 フラッシュは,通常バッテリ駆動の製品に使用される。このためにテスタは、低レベル の電流や電力の測定が要求される。フラッシュの供給電圧低化要求は今後も続く、しかし 内部テストモード時には 3 倍∼5 倍の外部電圧を供給する必要性も継続される。供給電圧 の低電圧化は進むがその設定電圧精度は一定であることが要求されるために相対的にはテ スタに対する供給電圧精度要求は高まる。テスタの負荷回路は、入出力電圧の低下に伴い これまでの標準的なものから新しい方式が必要となる。 ウェーハテストは一般的にパッケージテストに比べ高精度は要求されないが不良ビット の検出および解析機能、そしてリダンダンシ(不良救済)機能がより要求される。 フラッシュメモリとその他のメモリやロジックなどの多種デバイスを積み重ねて一つの パッケージの中に組込むことがあたりまえとなり今後も期待されている。このようやパッ ケージはテストを複雑にするとともにピン数を増大させる。ほとんどのフラッシュはプロ グラミングやデータ消去のコントローラを内蔵している。今後、他のロジック回路やアナ ログ回路の内蔵化に伴いテスタもそのテスト機能が必要となる。ロジックテストの要求は 図 表 30a,30b に 表 さ れ て い る 。 フラッシュのデータおよびクロックは高速化する。しかし,この要求は使用するアプリ ケ ー シ ョ ン に よ り 多 様 化 す る 。 図 表 30a,30b は ハ イ エ ン ド に つ い て 表 し て い る 。 図 表 30a 汎用フラッシュメモリテストの要求−短期− YEAR OF PRODUCTION 2001 2002 2003 2004 2005 2006 2007 DRAM ½ P I T C H (nm) 130 115 100 90 80 70 65 MPU / ASIC 150 130 107 90 80 70 65 MPU P R I N T E D G A T E L E N G T H (nm) 90 75 65 53 45 40 35 MPU P H Y S I C A L G A T E L E N G T H (nm) 65 53 45 37 32 28 25 64 128 128 256 256 512 512 512 512 1024 1024 2048 4096 4096 32 32 32 32 32 32 32 64 64 64 128 128 128 128 64 64 64 128 128 128 128 ½ P I T C H (nm) DRIVER Device Characteristics Density (megabits): volume production Density (megabits): lead density Data width (bits) Simultaneously tested devices (wafer test) Simultaneously tested devices (package test) Power Supplies Power supply voltage range Power supply accuracy (% of programmed value) Maximum current (MA) Programming power supply voltage range (V) 0.6–5.5 0.6–5.5 0.6–5.5 0.6–3.3 0.6–3.3 0.6–3.3 0.6–3.3 5 5 5 5 5 5 5 200 200 300 300 300 300 300 0.6–10. 0.6–10. 0.6–10. 0.6–10. 0.6–10. 0.6–10. 0.6–8.0 0 0 0 0 0 0 Pattern Generator 64 64 64 64 64 64 64 Vector depth (millions) 1 1 1 1 1 1 1 Scan vector depth (millions) [2] 2 4 4 4 4 4 4 48 48 48 48 48 48 48 Tester channels per test site [1] ON-CHIP OR MULTI-CHIP LOGIC APG addresses [3] Timing Maximum data rate (MHz) Accuracy OTA (ns) 80 100 125 133 166 166 166 0.75 0.6 0.6 0.5 0.5 0.5 0.5 1000 950 903 857 815 774 735 3000 3150 3308 3473 3647 3829 4020 1 1 1 1 1 1 0.5 Cost Tester cost per pin ($) [4] [5] Reliability MTBF (hours) [6] MTTR (hours) Availability (%) 99 99 99.5 99.5 99.5 99.5 99.5 Setup time (hours) 0.4 0.4 0.3 0.3 0.2 0.2 0.2 White–Manufacturable Solutions Being Optimized Yellow—Manufacturable Solutions are Known Exis t, and Are Red–Manufacturable Solutions are NOT Known 図 表 30b 汎 用 フラッシュメモリテストの要 求 −長 期 − YEAR OF PRODUCTION 2010 2013 2016 DRAM ½ P I T C H (nm) 45 32 22 MPU / ASIC 45 32 22 MPU P R I N T E D G A T E L E N G T H (nm) 25 18 13 MPU P H Y S I C A L G A T E L E N G T H (nm) 18 13 9 ½ P I T C H (nm) DRIVER Device Characteristics Density (megabits): volume production Density (megabits): lead density 2048 4096 8192 16384 65536 131072 32 32 32 Simultaneously tested devices (wafer test) 256 256 256 Simultaneously tested devices (package test) 256 256 256 0.6–3.3 0.6–3.3 0.6–3.3 5 5 5 300 300 300 0.6–8.0 0.6–8.0 0.6–8.0 Data width (bits) Power Supplies Power supply voltage range Power supply accuracy (% of programmed value) Maximum current (MA) Programming power supply voltage range (V) Pattern Generator 72 72 72 Vector depth (millions) 2 2 2 Scan vector depth (millions) [2] 8 8 8 48 48 48 Maximum data rate (MHz) 200 250 300 Accuracy OTA (ns) 0.3 0.2 0.1 630 540 463 4654 5388 6237 0.5 0.5 0.5 99.5 99.5 99.5 0.2 0.2 0.2 Tester channels per test site [1] APG addresses [3] ON-CHIP OR MULTI-CHIP Timing Cost Tester cost per pin ($) [4] [5] Reliability MTBF (hours) [6] MTTR (hours) Availability (%) Setup time (hours) White—Manufacturable Solutions Exist, and Are Being Optimized Yellow—Manufacturable Solutions are Known Red—Manufacturable Solutions are NOT Known LOGIC 内 蔵 DRAM および内 蔵 フラッシュのテスト 内 蔵 DRAM の 容 量( ビ ッ ト 数 )は 2 年 で 2 倍 に 増 加 す る 傾 向 が し ば ら く 続 く 。し か し 、 そ の 後 こ の 傾 向 は 減 速 し そ の 増 加 は 3 年 で 2 倍 に な る と 思 わ れ る 。ダ ブ ル ゲ ー ト プ ロ セ ス で 設 計 さ れ た ロ ジ ッ ク − DRAM の 混 載 デ バ イ ス に お い て は ア レ イ 雑 音 お よ び セ ン ス − ア ン プ 不 平 衡 が 主 な 懸 念 事 項 で あ る 。100nm 以 下 の プ ロ セ ス を 用 い て 製 品 化 す る 場 合 は 、イ ンライン欠陥検出手法の導入が不可欠でインライン欠陥監視により、不良ウェーハが検出 されて、ウェーハ・ソートおよびパッケージ・レベル・テストでのテスト時間増大が避け られる。 内 蔵 フ ラ ッ シ ュ メ モ リ の 容 量( ビ ッ ト 数 )は 指 数 関 数 的 に 増 加 す る 傾 向 が し ば ら く 続 く 。 しかし、その後この傾向は減速しその増加は 3 年で2倍になると思われる。内蔵フラッシ ュ メ モ リ は マ ル チ ビ ッ ト セ ル ア ー キ テ ク チ ャ に な る と 予 想 さ れ る 。 ま た 一 層 多 く の IC に DRAM や フ ラ ッ シ ュ メ モ リ が 組 込 み さ れ る 傾 向 に あ る 。 こ の よ う な 状 況 に お い て , 2003 年 以 降 ,酸 化 膜 の 信 頼 性 、セ ン ス ア ン プ 不 平 衡 、ONO 膜( oxide-nitride-oxide)の ス ケ ー リ ン グ が フ ラ ッ シ ュ メ モ リ に お け る 主 な 懸 念 事 項 と な る 。( 図 表 31a、 31b) テスト工程の生産性を向上するためには、テスト指向の新しい設計アーキテクチャが必 要 と な る 。 つ ま り 、 組 込 み 自 己 修 復 技 術 が 内 蔵 DRAM や 内 蔵 フ ラ ッ シ ュ メ モ リ を テ ス ト するための基本技術となる。これは生産処理能力や歩留りを一定水準に確保する必要性か らも不可欠な技術となってくる。ただしフラッシュメモリのためのテストアルゴリズムは 今 後 も read-disturb、 program- disturb、 erase-disturb を 基 本 と し て お り 、 内 蔵 DRAM のテストアルゴリズムは今後も全テストデータの組み合わせを考慮したマーチパタンのテ ストが基本であることに変わりがない。 メモリ容量の増加に拘わらずにテスト工程の生産性を維持するためには、多数個同時測 定 は 今 後 も 不 可 欠 と な る 。2003 年 以 降 、デ バ イ ス を 2 パ ス 方 式 で テ ス ト す る 方 が 、ロ ジ ッ クブロックも内蔵メモリブロックもロジックテスタでテストする1パス方式よりも経済的 であると考えられている。2パス方式ではメモリ・テスタを用いて内蔵フラッシュや DRAM の テ ス ト を 行 う と と も に リ ダ ン ダ ン シ 処 理 も 行 い , ロ ジ ッ ク ・ ブ ロ ッ ク は ロ ジ ッ ク・テスタでテストするものである。 内 蔵 SRAM の テ ス ト 要 求 は 、「 高 機 能 な マ イ ク ロ プ ロ セ ッ サ ー に 求 め ら れ る テ ス ト 章」の要求条件による。 図 表 31a 内 蔵 DRAM および内 蔵 フラッシュメモリテストの要 求 −短 期 − YEAR OF PRODUCTION DRAM ½ P I T C H (nm) MPU / ASIC ½ P I T C H (nm) MPU P R I N T E D G A T E L E N G T H (nm) MPU P H Y S I C A L G A T E L E N G T H (nm) Embedded DRAM 2001 130 150 90 65 2002 115 130 75 53 2003 100 107 65 45 2004 90 90 53 37 2005 80 80 45 32 2006 70 70 40 28 2007 65 65 35 25 Embedded DRAM size (Mbits) R&D Mass Production 64 32 128 64 256 128 Failure concerns Particle defects; data retention Particle defects; array noise; data retention Particle defects; array noise; sense-amp imbalance Wafer level test Single insertion Double insertion Double insertion 50% BIST 100% BISR 100% BIST 100% BISR 100% BIST 100% BISR 512 256 Particle defects; array noise; sense-amp imbalance Double insertion 100% BIST 100% BISR 16 4 32 16 64 32 128 64 1 4 4 16 16 32 32 32 Failure concerns Oxide defects; # of erase cycles Oxide defects; ONO scaling Oxide defects; ONO scaling; over erase Oxide defects; ONO scaling; over erase Wafer level test Single insertion Single insertion Double insertion 50% BIST 100% BISR 100% BIST 100% BISR 100% BIST 100% BISR Usage of on-chip test Embedded Flash Embedded Flash size (Mbits) R&D Mass Production Embedded mixed memory size (Mbits) Flash DRAM Usage of On-chip test Double insertion 100% BIST 100% BISR Number of bits in mass production is approximately 50% of number of bits in R&D White–Manufacturable Solutions Being Optimized Yellow—Manufacturable Solutions are Known Exis t, and Are Red–Manufacturable Solutions are NOT Known 図 表 31b 内 蔵 DRAM および内 蔵 フラッシュメモリテストの要 求 −長 期 − YEAR OF PRODUCTION 2010 2013 2016 DRAM ½ P I T C H (nm) 45 32 22 MPU 45 32 22 MPU P R I N T E D G A T E L E N G T H (nm) 25 18 13 MPU P H Y S I C A L G A T E L E N G T H (nm) 18 13 9 1 2 4 0.512 Particle Defects, Array Noise, Sense-amp Imbalance In-line Defect Detection, Double Insertion 100% BIST 100% BISR 1 Particle Defects, Array Noise, Sense-amp Imbalance In-line Defect Detection, Double Insertion 100% BIST 100% BISR 2 Particle Defects, Array Noise, Sense-amp Imbalance In-line Defect Detection, Double Insertion 100% BIST 100% BISR / ASIC ½ P I T C H (nm) Embedded DRAM Embedded DRAM size (Gbits) R&D Mass Production Failure concerns Wafer level test Usage of on-chip test Embedded Flash Embedded Flash size (Mbits) R&D Mass Production 256 512 1024 64 128 256 64 128 256 Embedded mixed memory size (Mbits) Flash DRAM Failure concerns Wafer level test Usage of On-chip test 64 128 256 Oxide Defects, ONO Scaling, Sense-amp Imbalance Oxide Defects, ONO Scaling, Sense-amp Imbalance Oxide Defects, ONO Scaling, Sense-amp Imbalance In-line Defect Detection, Double Insertion 100% BIST 100% BISR In-line Defect Detection, Double Insertion 100% BIST 100% BISR In-line Defect Detection, Double Insertion 100% BIST 100% BISR Number of bits in mass production is approximately 50% of number of bits in R&D White–Manufacturable Solutions Being Optimized Yellow—Manufacturable Solutions are Known Exis t, and Are Red–Manufacturable Solutions are NOT Known 信 頼 性 評 価 の技 術 的 要 求 バーンインの技 術 的 要 求 バーンインは、テストと同様(テストと組立てのロードマップ参照)に多くの電気的、 機械的な課題に直面している。またさらに、バーンインプロセスではテスト工程には見ら れ な い 制 限 も 生 じ る 。 本 項 の バ ー ン イ ン ・ ロ ー ド マ ッ プ ( 図 表 32aお よ び 32b) で は こ れ ら について述べる。 バーンインは、多ピン、高速、高度で複雑な新しいデバイス技術等に呼応し、機能的な も の か ら 構 造 的 な テ ス ト へ と 移 っ て き て い る 。 次 世 代 の バ ー ン イ ン で は ス キ ャ ン と BISTの 有効性についてデバイス/システム双方における妥当性やコスト効果の考慮が必要である。 このトレンドの具体的成果として、いくつかのマーケットセグメントで、デバイスの大規 模な同時測定に伴ってバーインプロセスの利用が増えるであろうと予測される。 スキャンのトレンドとして、バーンインにはテストのために必要とされるものと同様の テ ス ト パ タ ー ン 生 成・変 換 能 力 が 要 求 さ れ る 。DFTテ ス ト ロ ー ド マ ッ プ の 項 で 論 じ ら れ た テ スタは将来のバーンイン環境において重要な役割を演じるだろう。 デバイスの電気的テストでバーンインを行う際にはより深いベクタメモリ、より速いク ロック、より速い信号、より高い電圧、より正確な電源、およびアナログの負荷許容度が 求められる。同時に既存のバーンイン環境の物理的・経済的制約はデバイスに印加するベ クタ幅、クロック、信号速度、および供給電力を制限することとして作用するであろう。 これらの制限はバーンインの方法によって異なるものとなる。デバイス電源電圧が小さく なるにつれ、伝統的な電圧・温度加速条件は今後長期に渡って適用できず、不良要因を確 認して選別するための新しい加速方法論の研究が必要になってくる。 ウェーハレベルでは現在、いくつかの異なる解決手段がバーンインに利用可能である。 こ の 技 術 は 主 と し て KGDの 需 要 に よ り 牽 引 さ れ る が 、ま だ ウ ェ ー ハ レ ベ ル バ ー ン イ ン は パ ッ ケージレベルバーンインに取って代わる程充分には成熟していない。ウェーハレベルバー ンインには確実な接触、ウェーハと接続インタフェース間の熱膨張差の解決、より大きい ウ エ ー ハ サ イ ズ (300mm以 上 )へ の 適 用 、シ ス テ ム や ウ ェ ー ハ 破 損 を 防 ぐ 不 良 チ ッ プ の 電 気 的 遮 断 、 お よ び ウ ェ ー ハ 上 で 1万 個 所 も あ る 接 点 の 信 頼 性 な ど が 求 め ら れ る 。 パッケージレベルにおいて接触技術は狭ピッチ、多ピン、高速、ストリップ*或いはパ ネ ル レ ベ ル * の 試 験 な ど に よ っ て 促 進 さ れ る だ ろ う 。( 訳 者 註 : ス ト リ ッ プ レ ベ ル * / パ ネ ル レ ベ ル * → 個 片 と な っ た 物 / CSPや WLCSPに 見 ら れ る 様 に チ ッ プ を 多 数 ま と め て パ ッ ケ ー ジ し た 物 、 の 意 か ? 識 者 の 御 教 示 を 乞 う 。) ハ イ エ ン ド の MPUや ASICの 消 費 電 力 か ら 市 場 で は 個 々 の デ バ イ ス で 積 極 的 に 熱 抑 制 を す る ことが求められる。 現行技術でも個々のデバイスの熱を制御することは可能であるが、更なるコスト効果追求 の必要性がある。 上記の要求は結果的にバーンインのすべてのコストに影響を与える。 これに反 して、伝 統 的 ダイナミックバーンインのコストは装 置 あたり$0.0005∼$0.02(/“デバイス・ 時 間 ”)が期 待 でき(“装 置 コスト+ボードコスト”÷“装 置 あたりの処 理 デバイス数 ”)、同 時 バーンイン やウェーハレベルバーンイン装 置 のコスト範 囲 は$0.005∼$0.2(/“デバイス・時 間 ”)であり、熱 制 御 システムはコストを$0.25(/“デバイス・時 間 ”)に近 づけることができる。 図 表 32a バーンインの技術的要求・短期展望 Year of Production 2001 130 DRAM ハ ー フ ピ ッ チ (Sc. 2.0) 150 MPU ハ ー フ ピ ッ チ (Sc. 3.7) MPU Printed Gate Length (Sc. 90 3.7) MPU Physical Gate Length (Sc. 65 3.7) 2002 115 130 75 2003 100 107 65 2004 90 90 53 2005 80 80 45 2006 70 70 40 2007 Driver 65 65 35 53 45 37 32 28 25 400 400 400 400 400 400 400 25 50 50 75 75 75 75 0.7-2.5 ハイパフォーマンスASIC クロック入 力 周 波 数 (MHz) オフチップデータ周 波 数 (MHz) 電 源 電 圧 範 囲 (V) 0.7-4.0 0.7-4.0 消 費 電 力 (W / DUT) 130 140 0.7-3. 3 150 0.5-2.5 0.5-2.5 0.5-2.5 150 200 200 200 最 大 I/Oピ ン 数 384 384 384 384 384 384 384 150 200 200 250 250 250 250 33 75 75 75 75 75 75 0.7-3. 5 200 0.5-3.5 ハイパフォーマンスマイクロプロセッサ ク ロ ッ ク 入 力 周 波 数 (MHz) オ フ チ ッ プ デ ー タ 周 波 数 (MHz) 電 源 電 圧 範 囲 (V) 消 費 電 力 (W / DUT) 0.7-4.0 0.7-3.5 150 200 250 0.5-3.5 0.5-3.5 0.5-3.5 300 300 300 75 150 150 300 300 300 300 128 128 128 128 128 128 128 ク ロ ッ ク 入 力 周 波 数 (MHz) 25 100 200 300 400 400 400 オ フ チ ッ プ デ ー タ 周 波 数 (MHz) 25 40 50 60 75 75 75 最 大 電 流 (A) 最 大 I/Oピ ン 数 ローエンドマイクロプロセッサ 電 源 電 圧 範 囲 (V) 0.7-12. 0.7-12. 0.7-12 0.7-10.0 0 0 .0 3 5 5 10 消 費 電 力 (W / DUT) 最 大 I/Oピ ン 数 0.7-10. 0.7-10. 0.7-10. 0 0 0 10 10 10 32 32 32 32 32 32 32 150 200 200 250 250 250 250 33 75 75 75 75 75 75 ミクスドシグナル ク ロ ッ ク 入 力 周 波 数 (MHz) オ フ チ ッ プ デ ー タ 周 波 数 (MHz) 電 源 電 圧 範 囲 (V) 0.7-65. 0.7-65. 0.7-10 0 0 0 50 50 75 消 費 電 力 (W / DUT) 最 大 電 流 (A) 20 最 大 I/Oピ ン 数 128 ア ナ ロ グ 信 号 電 圧 範 囲 (Vp-p) +/-10V 20 20 128 128 +/-10V +/-10V 0.7-100 0.5-500 0.5-500 0.5-500 75 150 150 150 20 20 20 20 128 128 128 128 +/-10V +/-10V +/-10V +/-10V 400 400 400 400 50 50 50 汎用メモリ ク ロ ッ ク 入 力 周 波 数 (MHz) オ フ チ ッ プ デ ー タ 周 波 数 (MHz) 400 400 30 30 400 30 50 0.6-4.0 0.6-4.0 0.6-4.0 0.6-4.0 0.6-10 0.6-6. 0 0.6-10 0.6-10 0.6-10 0.6-10 5 10 15 20 20 20 18 36 36 72 72 72 72 電 源 電 圧 範 囲 (V) 0.6-6.0 0.6-6.0 プ ロ グ ラ ム 電 源 電 圧 範 囲 (V) 0.6-10 2 消 費 電 力 (W / DUT) 最 大 I/Oピ ン 数 0.6-8 DFT / BIST ス キ ャ ン ピ ン 数 (/ DUT) 128 128 128 128 128 128 128 ス キ ャ ン ベ ク タ メ モ リ 深 度 ( Mベ ク タ ) 64 128 256 256 256 256 256 ス キ ャ ン ベ ク タ 周 波 数 (MHz) 33 75 75 75 75 75 75 白:解が存在 黄;解を追求中 赤;解が無い 図 表 32b バーンインの技 術 的 要 求 ・長 期 展 望 Year of Production DRAM ハ ー フ ピ ッ チ (Sc. 2.0) MPU ハ ー フ ピ ッ チ (Sc. 3.7) MPU Printed Gate Length (Sc. 3.7) MPU Physical Gate Length (Sc. 3.7) 2010 45 45 25 18 2013 32 32 18 13 2016 22 22 13 9 400 400 400 75 75 75 ハ イ パ フ ォ ー マ ン ス ASIC ク ロ ッ ク 入 力 周 波 数 (MHz) オ フ チ ッ プ デ ー タ 周 波 数 (MHz) 0.5-2.5 0.5-2.5 0.4-2.5 消 費 電 力 (W / DUT) 200 225 250 最 大 I/Oピ ン 数 384 384 384 250 250 250 75 75 75 0.5-3.0 0.5-2.5 0.5-2.5 消 費 電 力 (W / DUT) 300 300 300 最 大 電 流 (A) 300 300 300 電 源 電 圧 範 囲 (V) ハイパフォーマンスマイクロプロセッサ ク ロ ッ ク 入 力 周 波 数 (MHz) オ フ チ ッ プ デ ー タ 周 波 数 (MHz) 電 源 電 圧 範 囲 (V) Driver 最 大 I/Oピ ン 数 128 128 128 400 400 400 ローエンドマイクロプロセッサ ク ロ ッ ク 入 力 周 波 数 (MHz) 75 75 75 0.5-10 0.5-10 0.5-10 消 費 電 力 (W / DUT) 20 20 20 最 大 I/Oピ ン 数 32 32 32 250 250 250 75 75 75 0.5-500 0.5-1000 0.5-1000 150 150 150 30 30 30 128 128 128 +/-10V +/-10V +/-10V 400 400 400 オ フ チ ッ プ デ ー タ 周 波 数 (MHz) 電 源 電 圧 範 囲 (V) ミクスドシグナル ク ロ ッ ク 入 力 周 波 数 (MHz) オ フ チ ッ プ デ ー タ 周 波 数 (MHz) 電 源 電 圧 範 囲 (V) 消 費 電 力 (W / DUT) 最 大 電 流 (A) 最 大 I/Oピ ン 数 ア ナ ロ グ 信 号 電 圧 範 囲 (Vp-p) 汎用メモリ ク ロ ッ ク 入 力 周 波 数 (MHz) オ フ チ ッ プ デ ー タ 周 波 数 (MHz) 電 源 電 圧 範 囲 (V) 50 50 50 0.5-4.0 0.5-4.0 0.5-4.0 0.5-8.0 0.5-8.0 消 費 電 力 (W / DUT) 20 20 20 最 大 I/Oピ ン 数 72 72 72 プ ロ グ ラ ム 電 源 電 圧 範 囲 (V) 0.5-8.0 DFT / BIST ス キ ャ ン ピ ン 数 (/ DUT) 128 128 128 ス キ ャ ン ベ ク タ メ モ リ 深 度 ( Mベ ク タ ) 256 256 256 75 75 75 ス キ ャ ン ベ ク タ 周 波 数 (MHz) 白:解が存在 黄;解を追求中 赤;解が無い デバイスのハンドリング技 術 的 要 求 (ウェーハプローバ/ハンドラ) ウェーハプローブとコンポーネントテストのハンドリング装置は、それぞれのマーケッ ト セ グ メ ン ト の 中 で 、重 要 な 技 術 的 挑 戦 に 直 面 し て い る 。両 装 置 に 関 す る 共 通 の 問 題 に は 、 熱の管理、より多い並列性、および増加する主要な設備コストが含まれる。 2001 年 版 は 、こ の セ ク シ ョ ン が 、次 の 数 年 に わ た っ て ハ ン ド リ ン グ 装 置 が 直 面 す る 重 要 な 挑戦を取り入れるように意図されている。ロードマップの将来のバージョンでは、このセ クションが、トレンドおよび困難なチャレンジを示している産業分野に対しもっと詳細な 方向を示すよう増強されるであろう。 ウェーハプローブ特有な技術トレンドには、工程のプロセス技術や増加するプローブポ イ ン ト 数 、減 少 す る プ ロ ー ブ ピ ッ チ /直 径 、プ ロ ー ブ 針 の 先 端 形 状 の 発 展 が 含 ま れ る 。こ れ ら の ト レ ン ド は DUT の 熱 の 管 理 や 、 ロ ー ド さ れ る ウ ェ ー ハ 配 置 精 度 、 チ ャ ッ ク の 電 気 的 絶縁、プローブパッド配置の複雑化といった挑戦に形を変えていくであろう。 コンポーネントテストのハンドリング装置には、増加する消費電量要求や、ピン数の増 加 、 ピ ン ピ ッ チ の 縮 小 、 パ ッ ケ ー ジ の 薄 さ /硬 さ の 低 減 な ど の ユ ニ ー ク な 挑 戦 が 含 ま れ る 。 これらのトレンドはテスト中の動的温度制御や、より高いソケットの技術力、配置精度の 改 善 、複 雑 な 固 有 の ツ ー ル と い っ た 要 求 に 形 を 変 え て い く で あ ろ う 。さ ら に 、ESD と EMI へ の デ バ イ ス 感 度 は 、増 強 さ れ た 閉 ル ー プ ESD 手 法 や 、新 種 の 型 押 し 用 品 お よ び DUT 遮 蔽技術を要求する。 結局、構造や機能テスト設備コストを継続的に低減させる一方で、これらの問題はウェ ーハプローブとコンポーネントテストハンドラの価格を増加させている。次の数年にわた って、デバイスのハンドリング装置の技術は、増加するコスト低減圧力の中で、増加する 工程の製品必要条件を満たすために要求される。 デバイスインターフェースの技 術 的 要 求 デバイス入 出 力 ピンのアナログ/デジタルバンド幅 拡 大 と電 力 の増 加 傾 向 から、高 性 能 な信 号 伝 送 と電 源 供 給 の双 方 を満 たすことが必 要 技 術 条 件 になる。これらの条 件 はテスト治 具 を DUT に接 続 する組 み立 て部 品 への課 題 を左 右 する。最 も高 性 能 なインタフェースでは基 となる測 定 器 から DUT に至 る電 源 ・信 号 の経 路 の完 全 なモデリング技 術 が要 求 され、テスト治 具 、接 続 経 路 、プローブまた はソケット、そして DUT に至 る迄 の正 確 なシミュレーションモデルを必 要 とする。今 後 チップのシュリン クとパッケージ構 造 の変 化 はさらなる狭 ピッチと多 数 ピン化 への要 求 をもたらし、機 械 的 インターフェ ースをさらに複 雑 にする。 参 考 のため、社 団 法 人 電 子 情 報 技 術 産 業 協 会 (JEITA)から発 行 さ れた半 導 体 技 術 ロード マッ プ委 員 会 (STRJ)の「2001 年 度 プロービング ロードマップ」を補 足 資 料 として添 付 するので参 照 さ れたい。 プローブカード ウェーハプローブ技 術 は製 品 仕 様 , テストの実 行 条 件 , 生 産 性 目 標 , コスト削 減 要 求 等 に左 右 さ れる複 雑 な電 気 的 /機 械 的 な課 題 に直 面 している。デバイスの製 品 分 布 から、これらの課 題 には高 周 波 応 答 (帯 域 幅 )、ますます多 ピン化 する狭 ピッチで小 さいパッド或 いはバンプパッド、増 大 するス イッチング電 流 (di/dt)、異 なる材 質 のパッドやバンプへの対 応 、同 時 測 定 への対 応 等 が含 まれてい る。プロービング技 術 の研 究 や開 発 は新 規 技 術 ・改 良 技 術 を問 わず、基 本 的 なプロービングの条 件 、 即 ち確 実 な信 頼 性 、堅 実 で経 済 的 な DUT との電 気 的 接 続 等 の課 題 を満 たしている必 要 がある。 プローブカード技 術 のトレンドの影 響 下 表 に示 す鍵 となる重 要 課 題 にみられる様 に、市 場 から緊 急 に要 求 されている研 究 ・開 発 課 題 は 製 品 信 頼 性 や機 能 試 験 の環 境 における経 済 的 なプローブ技 術 である。 バンプ付 きデバイスの生 産 高 予 測 (マーケットシェア)、エリアアレイの I/O ピン数 動 向 から見 て、垂 直 型 のプローブカード技 術 への需 要 が増 え、同 時 測 定 試 験 も同 様 に必 要 性 が高 まるだろう。 デ バ イ ス 量 産 時 の 試 験 は ま す ま す 同 時 測 定 試 験 に 移 行 し つ つ ある 。 い く つ か の 生 産 者 ( メ モ リ 関 係 )ではウェーハ検 査 技 術 として 32 個 、64 個 そして 128 個 までの同 時 測 定 が実 施 されている。 デバイスの更 なるコスト低 減 要 求 からプローブ技 術 は同 時 測 定 が推 進 され、ウェーハ全 面 コンタクト やφ300mm以 上 のウェーハまでもがその目 標 とされる。また幾 つかの多 ピン製 品 (ASICS 関 係 )で緊 急 に同 時 測 定 の必 要 性 が出 ている。 ウェーハ検 査 におけるテスタから DUT へ至 る経 路 のさまざまな要 素 を含 む総 合 的 な電 気 的 モデリ ングはプローブカード供 給 者 に求 められる技 術 となるだろう。これらのモデルは ATE から DUT 接 続 回 路 網 そして DUT までも含 めた複 雑 なシミュレーションに必 要 となるだろう。 新 たな或 いは進 化 したプローブ技 術 が 市 場 に導 入 され つつある。1社 購 買 の 問 題 点 、納 期 、プロ ーブの寿 命 、製 品 サポ ート、修 理 対 応 性 、これらはプローブカードを量 産 現 場 で使 用 する ために選 定 する上 でとても重 要 な要 素 となる。 図 表 33 チャレンジ 高周波試験 配置構造 同時測定試験 温度環境 製品 クリーニング 価 格 と納 期 プローブカードの困 難 なチャレンジ ・短 期 展 望 問題点 / 目標 既 存 のプローブ技 術 では高 周 波 デバイスに対 して十 分 な周 波 数 バンド幅 を満 たせな い。トップエンドの要 求 仕 様 は 40GHz である。 44μm ピッチ 4 辺 、30/60μm の千 鳥 4 辺 配 置 をサポートする技 術 。 100μm ピッチおよび千 鳥 配 置 の半 田 バンプデバイスをサポートする狭 ピッチ垂 直 プロー ブ技 術 。 パッド寸 法 の小 型 化 に伴 うスクラブに依 る損 傷 の軽 減 。 150μm 高 密 度 アレイのφ75μm バンプに対 する従 来 と異 なるプローブ技 術 。(バンプ付 きデバイスを対 象 とした垂 直 プローブ) アレイ面 積 の増 大 に伴 うプローブの平 面 度 向 上 。 SOC をも同 時 測 定 可 能 とするプローブ技 術 。 現 状 I/O ピン数 に限 界 があるバンプ付 きデバイスへのプローブ技 術 。 特 に狭 ピッチのデバイスにおける−40∼+150℃での温 度 による影 響 の抑 制 。 数 種 の酸 化 を含 む銅 パッドを直 接 プローブする技 術 。 能 動 回 路 を介 したプローブ技 術 。(フリップチップを含 む) DUT へのダメージを避 けるために接 触 圧 力 を減 らす。 クリーニング媒 体 /方 法 の改 善 。特 に狭 ピッチ、同 時 測 定 、新 技 術 のプローブ用 。 電 気 特 性 を維 持 し寿 命 を延 ばすため、クリーニング頻 度 を減 らす。 狭 ピッチ、多 ピンカードは余 りに値 段 が高 く、製 作 日 数 が掛 かる。 プローブの計 測 技 術 狭 ピッチ、多 ピンカードの修 理 はとても時 間 とコストが掛 かる。 デバイスデザイン終 了 からウエハー 到 着 までの時 間 は既 存 のカンチ レバー技 術 を除 きカ ードのデザインから製 作 までより短 い。 配 線 ピ ッ チ 変 換 機 構 部 の 初 期 工 期 は あ ま り に 長 す ぎ る 。 幾 つ か の 垂 直 プ ロ ーブ も 同 様 である。 狭 ピッチカードの特 性 とパッドダメージ計 測 が可 能 な装 置 。 修 理 のための計 測 がオンラインで行 えるもの。 解決策候補 図 20 は 試 験 お よ び 試 験 装 置 に 対 す る 高 レ ベ ル の 解 決 策 候 補 を 示 す 。 図 20 試験および試験装置に対する高レベルの解決策候補 First IC 生Year 産 のof初IC年Production 度 2 000011 2001 2 000033 2003 2 000022 2002 2 000055 2005 2 000044 2004 2 000077 2007 2 000066 2006 2 000099 2009 2 000088 2008 2 00111 1 2 0 11 2 001100 2010 2 001133 2013 2 001122 2012 2 001155 2015 2 001144 2014 2 001177 2017 2 001166 2016 BIST/DFT METHODOLOGY 方法論 現 状 の BIST/DFT/IDDQ Current BIST/DFT/IDDQ New IDDQ 新 IDDQ 手 法Methods 新 ロジ ッ ク BIST/DFT 法 New Logic BIST/DFT手Methods ア ナ ロ グBIST/DFT BIST/DFT Methods 手法 Analog 設 計 自 体Ow が所 する試験 Design ns有Test 試 験コス ト TEST COST OF 100% DFT/BIST DFT/BIST設Design 100% 計 標 準 試 験 言Test 語 とLanguage ラ イ ブ ラ リand ー Standard Library 試 験 設 -to-Test 計 供 給 者Suppliers ツ ー ル 開 発Tool リンク Design Development Link 試 験の 再利用 Test Reuse 高 効率イ ン タ ー フ ェ イ ス INTERFACE HIGH PERFORMANCE > GHz > GHz Interface インターフェイス ±1ºC 度コントロー ル ±1ºC DUT DUT 温 Temperature Control 信 頼性審査 RELIABILITY SCREEN 新 たな 信頼性加速 メカニズム New Reliability Acceleration Mechanisms 必要な調査 開発中 評価/事前生産 Research Required Development Underw ay Q u a l i f i c a t i o n / P-Pr er o d u c t i o n こ の 図 表 は 、 解 決 に あ た り 調 査 , 開 発 , お よ び 評 価 /事 前 生 産 が 行 わ れ る べ き 期 間 を し め す T h i s l e g e n d i n d i c a t e s t h e t i m e d u r i n g w h i c h r e s e a r c h , dt e, vaenl d o pqmu ea nl i f i c a t i o n-p -/ prroed u c t i o n s h o u l d b e t a k i n g p l a c e f o r t h e s o l u t i o n .
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