ADC(Flash ADC) CPLD FPGA

ADC(Flash ADC) CPLD FPGA •  ADC(Analog-‐to-‐Digital Converter)は、アナロ
グ電気信号をデジタル電気信号に変換する
電子回路である •  検出器の波形を取り込みデジタル信号にす
る
コンパレータ
•  コンパレータはオペアンプにフィードバックをかけずに使うも
ので、＋端子が‐端子よりも高い電圧の時、出力が正方向
に振り切る。逆に＋端子が低い場合は負方向に振り切りる。
これはオペアンプの「＋端子から‐端子の電圧を引いて、激
しく増幅する」という特性[V0 = A(Vi -‐ Vref)]による •  以下の説明で出てくるコンパレータは、電圧の比較結果をデ
ジタル値「０／１」で出力する部品とする
Flash ADC
•  フラッシュ型は、ADCのなかで最も単刀直入な
発想の原理です例：4bitのADCであれば、デジタル値は16
通りの値をもち、変換するときの境界は15
ある。 0-‐1Vは0000,1-‐2Vは0001,...,15-‐16Vは1111,
などで、境界は１、２、...１５。 その比較全部にコンパレータを用意し、ま
た、そのための比較電圧を全て用意し、結
果(例では１５本)を適当にデジタル回路で
処理して、２進数のデジタル値を作る。
Flash ADCの利点・欠点
利点
•  構造がわかりやすい •  随時ダイレクトに比較する
ため、とにかく速度重視な
ADCで、毎秒数Ｍ以上の速
度のADC（たとえばビデオ
キャプチャのような高速な
アナログ信号を変換する用
途）は、この系統
欠点
•  分解能が上がるにつれ、回
路規模が極端に大きくなる。
回路が大きくなるとろくなこ
とがない＆そもそも２進数
に直すところで時間がかか
るなどの問題もある •  その問題を解決するために、
最近は多段のフラッシュ型
がある、最近の多ビットの
高速型はこの構造が多い PLD
•  PLD(Programmable Logic Device) •  通常の集積回路は設計時に仕様や機能が決
まり、製造時に回路が固定されるために、後
から回路を変更することはできないこれに対
してPLDは出荷時には特定の処理を行う回路
が定義されておらず、ユーザーが手元で必要
な回路の構成情報をデバイスに設定して初
めて機能を発揮する
小規模PLD:PAL,GALEEPROM,SRAM型デバイス
•  PAL(Programmable Array Logic)はANDアレイが書き換え可能で、OR
アレイが固定なもの •  GAL(Generic Array Logic)はANDアレイ、ORアレイとも書き換え可能
なもの •  EEPROM(Electrically Erasable PROM)は回路の設定変更に手間が
かかる一方、電源を切っても回路情報を保持しているため、電源投
入後に直ぐに使用できる・回路情報を内部に持っているため、設計
のノウハウが漏れないという利点がある •  SRAM(StaPc Random Access Memory)電源を切ると回路情報が揮発
してしまうため、動作させるには外部に専用のROMを接続し、電源
投入時に回路情報をロードしてから使用するタイプが一般的
EEPROM型デバイスと違って構成情報の更新が比較的容易で高速
であり、システムの動作中に構成を変更するような使い方も可能
CPLD
•  CPLD (Complex Programmable Logic Device) は、PALやGALよりも規模の大きなPLDで数百
のロジックエレメントから成り、殆どがEEPROM
のアーキテクチャで構成される。内部構造と
してPLD（1マクロセル）を複数集積し、それら
を内部バスで接続した構成になっている。
•  プログラム素子：多くはＥＥＰＲＯＭセル
FPGA
•  FPGAはField Programmable Gate Arrayの略
でユーザーが希望する論理機能を自分のPC
を使って短期間で実現でき、しかも何度も書
き換えが可能な（Programmable logic device
の中で特に再書き換え可能なものをこう呼
ぶ）、安価なデバイス
•  プログラム素子：多くはＳＲＡＭセル

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