13 Analog-to-Digital Converter (ADC)

Stellaris® LM3S9B96 Microcontroller
14 章 UART
。
JAJU147
SPMS182D 翻訳版(14 章)
最新の英語版：
http://www.ti.com/lit/gpn/lm3s9b96
この資料は、Texas Instruments Incorporated（TI）が英文で記述した資料を、皆様のご理解の一助として頂くために日本テキサ
ス・インスツルメンツ（日本 TI）が英文から和文へ翻訳して作成したものです。資料によっては正規英語版資料の更新に対応して
いないものがあります。日本 TI による和文資料は、あくまでも TI 正規英語版をご理解頂くための補助的参考資料としてご使用下
さい。製品のご検討およびご採用にあたりましては必ず正規英語版の最新資料をご確認下さい。TI および日本 TI は、正規英語
版にて更新の情報を提供しているにもかかわらず、更新以前の情報に基づいて発生した問題や障害等につきましては如何なる
責任も負いません
JAJU147
14
UART (Universal Asynchronous Receivers/Transmitters)
Stellaris® LM3S9B96 コントローラは、次の機能を持つ
Receiver/Transmitter) を備えています。
3 つの
UART (Universal Asynchronous
通常速度 (16 分周) で最大 5 Mbps、高速 (8 分周) で 10 Mbps の速度を実現するプログラマブル・ビット・
レート・ジェネレータ
送信と受信で個別の FIFO (16 x 8) を備え、CPU 割り込み処理における負荷を軽減
従来のダブル・バッファ・インターフェイスを提供する 1 バイト動作を含む、プログラマブルな FIFO 長
FIFO トリガ・レベル: 1/8、1/4、1/2、3/4、7/8
スタート、ストップ、およびパリティ用の標準非同期通信ビット
不正スタート・ビットの検出
改行の生成と検出
プログラマブルなシリアル・インターフェイス特性
– 5、6、7、または 8 データ・ビット
– 偶数パリティ・ビット、奇数パリティ・ビット、スティック・パリティ・ビット、およびパリティなしビットの生成 / 検出
– 1 または 2 ストップ・ビットの生成
次の機能を提供する IrDA SIR (Serial-IR) エンコーダ / デコーダ
– IrDA SIR または UART 入出力のプログラマブルな使用
– 最大 115.2 Kbps 半二重のデータ・レート用の IrDA SIR エンコーダ / デコーダ機能をサポート
– 通常の 3/16 ビット持続期間と低電力ビット持続期間をサポート (1.41～2.23 μs)
– 低電力モード・ビット持続期間用に基準クロックの分周（1 ～ 256）を可能とするプログラマブルな内蔵ク
ロック・ジェネレータ
ISO 7816 スマート・カードによる通信をサポート
フル・モデム・ハンドシェークをサポート (UART1)
LIN プロトコルをサポート
標準 FIFO レベルおよびデータ転送終了割り込み
マイクロ・ダイレクト・メモリ・アクセス・コントローラ (μDMA) を使用した効率的なデータ転送
– 送信用と受信用でチャネルを分離
– FIFO 内にデータがあるときにアサートされる単一の要求と、設定した FIFO レベルでアサートされるバー
スト要求を受信
– FIFO 内に空きがあるときにアサートされる単一の要求と、設定した FIFO レベルでアサートされるバースト
要求を送信
Stellaris LM3S9B96 Microcontroller Data Sheet (Rev. D) 14章翻訳版
14.1 ブロック図
図 14-1. UART モジュールのブロック図
14.2 信号の説明
表 14-1 と表 14-2 に UART モジュールの外部信号の一覧を示し、それぞれの機能について説明します。UART
信号は特定の GPIO 信号の代替機能であり、デフォルトで UART 機能になる U0Rx ピンと U0Tx ピンを除い
て、リセット後はデフォルトの GPIO 信号になります。次の表中、「ピン・マルチプレクシング / ピン割り当て」の列
に、これらの UART 信号に可能な GPIO ピンの配置を示します。UART 機能を選択するには、GPIO 代替機能
選択レジスタ (GPIOAFSEL) の AFSEL ビットをセットします。括弧内の数値は、指定された GPIO ポート・ピンに
UART 信号を割り当てるために、GPIO ポート制御レジスタ (GPIOPCTL) の PMCn フィールドに設定する値を示
しています。
GPIO の設定の詳細については、「9 汎用入出力 (GPIO)」を参照してください。
表 14-1. UART の信号 (100 LQFP)
ピン名
ピン番号
U0Rx
26
ピンMux /
ピン割り当て
PA0 (1)
U0Tx
27
U1CTS
I
バッファの
タイプa
TTL
PA1 (1)
O
TTL
2
10
34
50
1
11
35
52
47
53
PE6 (9)
PD0 (9)
PA6 (9)
PJ3 (9)
PE7 (9)
PD1 (9)
PA7 (9)
PJ4 (9)
PF0 (9)
PJ5 (9)
I
TTL
I
TTL
UART モジュール 1 データ・キャ
リア検出モデム・ステータス入力信
号
I
TTL
U1DTR
55
100
PJ7 (9)
PD7 (9)
O
TTL
U1RI
97
PD4 (9)
I
TTL
U1RTS
54
61
PJ6 (9)
PF1 (9)
O
TTL
UART モジュール 1 データ・セッ
ト・レディ・モデム出力制御ライン
UART モジュール 1 データ端末
レディ・モデム・ステータス入力信
号
UART モジュール 1 リング・イン
ジケータ・モデム・ステータス入力
信号
UART モジュール 1 送信要求モ
デム出力制御ライン
UART モジュール 1 受信。IrDA
モードでは、この信号は IrDA 変
調されます。
U1DCD
U1DSR
U1Rx
a.
入出力
I
TTL
PD0 (5)
10
PD2 (1)
12
PC6 (5)
23
PA0 (9)
26
PB0 (5)
66
PB4 (7)
92
U1Tx
O
TTL
PD1 (5)
11
PD3 (1)
13
PC7 (5)
22
PA1 (9)
27
PB1 (5)
67
PB5 (7)
91
U2Rx
I
TTL
PD0 (4)
10
PG0 (1)
19
PB4 (4)
92
PD5 (9)
98
U2Tx
O
TTL
PE4 (5)
6
PD1 (4)
11
PG1 (1)
18
PD6 (9)
99
TTLという指定は、ピンがTTL互換の電圧レベルを持っていることを示しています。.
説明
UART モジュール 0 受信。IrDA
モードでは、この信号は IrDA 変
調されます。
UART モジュール 0 送信。IrDA
モードでは、この信号は IrDA 変
調されます。
UART モジュール 1 送信可モデ
ム・ステータス入力信号
UART モジュール 1 送信。IrDA
モードでは、この信号は IrDA 変
調されます。
UART モジュール 2 受信。IrDA
モードでは、この信号は IrDA 変
調されます。
UART モジュール 2 送信。IrDA
モードでは、この信号は IrDA 変
調されます。
表 14-2. UART の信号 (108 BGA)
ピン名
ピン番号
U0Rx
L3
ピンMux /
ピン割り当て
PA0 (1)
U0Tx
M3
U1CTS
I
バッファの
タイプa
TTL
PA1 (1)
O
TTL
A1
G1
L6
M10
B1
G2
M6
K11
M9
K12
PE6 (9)
PD0 (9)
PA6 (9)
PJ3 (9)
PE7 (9)
PD1 (9)
PA7 (9)
PJ4 (9)
PF0 (9)
PJ5 (9)
I
TTL
I
TTL
UART モジュール 1 データ・キャ
リア検出モデム・ステータス入力信
号
I
TTL
U1DTR
L12
A2
PJ7 (9)
PD7 (9)
O
TTL
U1RI
B5
PD4 (9)
I
TTL
U1RTS
L10
H12
PJ6 (9)
PF1 (9)
O
TTL
UART モジュール1 データ・セッ
ト・レディ・モデム出力制御ライン
UART モジュール 1 データ端末
レディ・モデム・ステータス入力信
号
UART モジュール 1 リング・イン
ジケータ・モデム・ステータス入力
信号。
UART モジュール1 送信要求モ
デム出力制御ライン
UART モジュール 1 受信。IrDA
モードでは、この信号は IrDA 変
調されます。
U1DCD
U1DSR
U1Rx
a.
入出力
I
TTL
PD0 (5)
G1
PD2 (1)
H2
PC6 (5)
M2
PA0 (9)
L3
PB0 (5)
E12
PB4 (7)
A6
U1Tx
O
TTL
PD1 (5)
G2
PD3 (1)
H1
PC7 (5)
L2
PA1 (9)
M3
PB1 (5)
D12
PB5 (7)
B7
U2Rx
I
TTL
PD0 (4)
G1
PG0 (1)
K1
PB4 (4)
A6
PD5 (9)
C6
U2Tx
O
TTL
PE4 (5)
B2
PD1 (4)
G2
PG1 (1)
K2
PD6 (9)
A3
TTLという指定は、ピンがTTL互換の電圧レベルを持っていることを示しています。.
説明
UART モジュール 0 受信。IrDA
モードでは、この信号は IrDA 変
調されます。
UART モジュール 0 送信。IrDA
モードでは、この信号は IrDA 変
調されます。
UART モジュール 1 送信可モデ
ム・ステータス入力信号
UART モジュール 1 送信。IrDA
モードでは、この信号は IrDA 変
調されます。
UART モジュール 2 受信。IrDA
モードでは、この信号は IrDA 変
調されます。
UART モジュール 2 送信。IrDA
モードでは、この信号は IrDA 変
調されます。
14.3 機能の説明
各 Stellaris® UART は、パラレルからシリアルへの変換とシリアルからパラレルへの変換を行います。機能は
16C550 UART に類似していますが、レジスタ互換ではありません。
UART は、UART 制御 (UARTCTL) レジスタの TXE ビットと RXE ビットによって送信または受信、あるいは両
方として設定されます (UARTCTL レジスタを参照)。リセット後は、送信と受信の両方がイネーブルになります。制御
レジスタを設定する前に、UARTCTL の UARTEN ビットをクリアすることによって UART をディスエーブルする必
要があります。送信処理中または受信処理中に UART がディスエーブルされると、現在のトランザクションが完了し
てから UART が停止します。
UART モジュールは、赤外線トランシーバに接続して IrDA SIR 物理レイヤを実装できる SIR (Serial-IR) エンコー
ダ / デコーダ・ブロックも備えています。SIR 機能は、UARTCTL レジスタを使用して設定されます。
14.3.1 送信 / 受信ロジック
送信ロジックは、送信 FIFO から読み取ったデータをパラレルからシリアルに変換します。制御ロジックは、制御レジ
スタの設定に従って、スタート・ビット、データ・ビット (LSB が先頭)、パリティ・ビット、ストップ・ビットの順に続くシリア
ル・ビット・ストリームを出力します。詳細については、図 14-2 を参照してください。
受信ロジックは、有効なスタート・パルスが検出された後、受信したビット・ストリームをシリアルからパラレルに変換し
ます。オーバーラン・エラー検査、パリティ・エラー検査、フレーム・エラー検査、および改行検出を実行し、受信 FIFO
に書き込まれるデータにそのステータスを付加します。
図 14-2. UART 文字フレーム
14.3.2 ビット・レートの生成
ビット・レート分周比は、16 ビットの整数と 6 ビットの小数部で構成される 22 ビットの数値です。これらの 2 つの
値で形成される数値は、ビット周期を決定するためにビット・レート・ジェネレータによって使用されます。ビット・レート
分周比を使用することにより、UART は、すべての標準ビット・レートを生成できます。
16 ビット整数は UART 整数ビット・レート分周比 (UARTIBRD) レジスタからロードされ (UARTIBRD レジスタを
参照 ) 、 6 ビットの小数部は UART 小数ビット・レート分周比 (UARTFBRD) レジスタからロードされます
(UARTFBRD レジスタを参照)。ビット・レート分周比 (BRD) とシステム・クロックには、以下の関係があります (た
だし BRDI は BRD の整数部、BRDF は分数部であり、小数点で分割されます)。
BRD = BRDI + BRDF = UARTSysClk / (ClkDiv * ビット・レート)
上記において、UARTSysClk は UART に接続されたシステム・クロックであり、ClkDiv は 16 (UARTCTL の
HSE がクリアされている場合) または 8 (HSE がセットされている場合) です。
UARTFBRD レジスタの DIVFRAC ビット・フィールドにロードされる 6 ビットの小数は、ビット・レート分周比の小
数部に 64 を乗じ、丸め誤差を考慮して 0.5 を加算することにより計算できます。
UARTFBRD[DIVFRAC] = integer(BRDF * 64 + 0.5)
UART は、内部ビット・レート基準クロックを、8x (Baud8) または 16x (Baud16) のビット・レートで生成します
(UARTCTL の HSE ビット (ビット 5) で設定)。この基準クロックは、8 分周または 16 分周されて送信クロックを
生成し、受信処理中のエラー検出に使用されます。
UARTIBRD レジスタと UARTFBRD レジスタは、UART ライン制御 (UARTLCRH) レジスタ (UARTLCRH レ
ジスタを参照) とともに、30 ビットの内部レジスタを構成します。この内部レジスタは、UARTLCRH への書き込み操
作が実行されたときにのみ更新されます。したがって、ビット・レート分周比の変更を有効にするには、変更後に
UARTLCRH レジスタへの書き込みを行う必要があります。
ビット・レート・レジスタを更新するには、以下の 4 つのシーケンスがあります。
UARTIBRD 書き込み、UARTFBRD 書き込み、および UARTLCRH 書き込み
UARTFBRD 書き込み、UARTIBRD 書き込み、および UARTLCRH 書き込み
UARTIBRD 書き込みと UARTLCRH 書き込み
UARTFBRD 書き込みと UARTLCRH 書き込み
14.3.3 データ送信
受信データと送信データは 2 つの 16 バイト FIFO に格納されますが、受信 FIFO にはステータス情報として文
字ごとに 4 ビットが追加されます。送信の場合は送信 FIFO にデータが書き込まれます。UART がイネーブルの
場合、データ・フレームは UARTLCRH レジスタに示されたパラメータで送信を開始します。データの送信は、送信
FIFO 内のデータがなくなるまで続きます。UART フラグ (UARTFR) レジスタの BUSY ビットは (UARTFR レジ
スタを参照)、送信 FIFO にデータが書き込まれて FIFO がエンプティではなくなると直ちにアサートされ、データが
送信されている間はアサートされた状態を維持します。BUSY ビットは、送信 FIFO がエンプティで、ストップ・ビットを
含めて最後の文字がシフト・レジスタから送信されたときにのみネゲートされます。UART は、イネーブルでなくなって
もビジー状態を示す場合があります。
レシーバがアイドル (UnRx 信号が継続的に 1) で、かつデータ入力が Low になった (スタート・ビットが受信され
た) 場合、受信カウンタは動作を開始し、UARTCTL (「送信 / 受信ロジック」で説明) の HSE ビット (ビット 5) の
設定に従って、Baud16 の 8 番目のサイクルまたは Baud8 の 4 番目のサイクルでデータのサンプリングが行
われます。
Baud16 (HSE がクリア) の 8 番目のサイクルまたは Baud8 (HSE がセット) の 4 番目のサイクルで UnRx 信
号が引き続き Low の場合はスタート・ビットが有効であり、それ以外の場合は不正なスタート・ビットが検出され、無
視されます。スタート・ビット・エラーは、UART 受信ステータス (UARTRSR) レジスタで確認できます (UARTRSR
レジスタを参照)。スタート・ビットが有効だった場合は、設定されたデータの文字長および UARTCTL の HSE ビッ
トの値に従って、Baud16 の 16 番目のサイクルごと、または Baud8 の 8 番目のサイクルごと (つまり、 1 ビッ
ト周期後) に後続のデータ・ビットがサンプリングされます。次に、パリティ・モードがイネーブルの場合はパリティ・ビッ
トが検査されます。データ長とパリティは、UARTLCRH レジスタで設定されます。
最終的に UnRx 信号が High の場合、有効なストップ・ビットが確認されます。Low の場合はフレーミング・エラー
が発生しています。フル・ワードを受信した場合、データはそのワードに関連するエラー・ビットがあればそれとととも
に受信 FIFO に格納されます。
14.3.4 SIR (Serial-IR)
UART ペリフェラルには、IrDA SIR (Serial-IR) エンコーダ / デコーダ・ブロックが含まれます。IrDA SIR ブロック
は、非同期 UART データ・ストリームと半二重シリアル SIR インターフェイスとの変換を行う機能を提供します。ア
ナログ処理は、オンチップでは実行されません。SIR ブロックの役割は、デジタル・エンコードされた出力とデコードさ
れた入力を UART に提供することです。イネーブルの場合、SIR ブロックは、SIR プロトコル用の UnTx ピンと
UnRx ピンを使用します。これらの信号を赤外線トランシーバに接続して、IrDA SIR 物理レイヤ・リンクを実装する必
要があります。SIR ブロックでは送信と受信が可能ですが、半二重のみなので両方を同時に行うことはできません。
データを受信するには、送信を停止する必要があります。IrDA SIR 物理レイヤは、送信と受信の間で最小 10 ミリ
秒の遅延を指定します。SIR ブロックには、次の 2 つの動作モードがあります。
通常の IrDA モードでは、選択されたビット・レート・ビット周期の 3/16 番目の期間の High パルスとしてゼロ・
ロジック・レベルが出力ピンに送信され、静的 Low 信号としてロジック 1 レベルが送信されます。これらのレベ
ルは、赤外線トランスミッタのドライバを制御し、それぞれゼロの場合に光パルスを送信します。受信側では、入力
光パルスによってレシーバのフォト・トランジスタ・ベースが作動し、その出力を Low にプルしたうえで UART 入
力ピンを Low にします。
低電力 IrDA モードでは、UARTCR レジスタの該当するビットを変更することによって、送信された赤外線パル
スの幅が、内部的に生成された IrLPBaud16 信号の周期 (1.63 μs、公称周波数 1.8432 MHz の場合) の 3
倍に設定されます。IrDA 低電力パルス期間設定の詳細については、UARTILPR レジスタを参照してください。
図 14-3 に、IrDA 変調を行う場合と行わない場合について、それぞれの UART 送信信号と受信信号を示します。
図 14-3. IrDA データ変調
通常と低電力の両方の IrDA モードで、以下の処理が行われます。
送信中、エンコードのベースとして UART データ・ビットを使用
受信中、デコードされたビットを UART 受信ロジックに送信
IrDA SIR 物理レイヤは、送信と受信の間で最小 10 ミリ秒の遅延のある半二重通信リンクを指定します。UART
はこの遅延をサポートしていないため、ソフトウェアで生成する必要があります。この遅延は、隣接するトランスミッタ
LED から結合された光電力によって赤外線レシーバ・エレクトロニクスにバイアスがかかったり飽和したりする場合
があるため、必要となります。この遅延は、待ち時間またはレシーバ・セットアップ時間と呼ばれます。
14.3.5 ISO 7816 のサポート
UART は、ISO 7816 スマート・カードとの通信を可能にする基本的なサポートを提供します。UARTCTL レジスタ
のビット 3 (SMART) がセットされている場合、ビット・クロックとして UnTx 信号が使用され、スマート・カードに接続
されている半二重通信回線として UnRx が使用されます。GPIO 信号を使用して、スマート・カードへのリセット信号
を生成できます。残りのスマート・カード信号は、システム設計で提供する必要があります。
ISO 7816 モードを使用する場合は、偶数パリティ (PEN がセットされ、EPS がセットされる) 付きの 8 ビット・ワー
ド (WLEN ビット 6:5 が 0x3 に設定される) を送信するように UARTLCRH レジスタを設定する必要があります。
このモードでは、UART は自動的に 2 ストップ・ビットを使用し、UARTLCRH レジスタの STP2 ビットは無視され
ます。
送信中にパリティ・エラーが検出されると、UnRx は 2 番目のストップ・ビットで Low になります。この場合、UART
は送信を中止し、送信 FIFO をフラッシュしてその中に含まれるすべてのデータを破棄し、さらにパリティ・エラー割り
込みを発生させることによって、ソフトウェアが問題を検出し、影響を受けるデータの再送信を開始できるようにしま
す。この場合、UART は自動再送信をサポートしません。
14.3.6 モデム・ハンドシェークのサポート
この節では、DTE (データ端末装置) または DCE (データ通信装置) として接続された場合に、UART1 のモデム・
ステータス信号を設定し、使用する方法を説明します。通常、モデムは DCE であり、モデムに接続するコンピューテ
ィング・デバイスは DTE です。
14.3.6.1 信号
UART1 によって提供されるステータス信号は、UART が DTE として使用されるか、または DCE として使用され
るかによって異なります。
DTE として使用される場合、モデム・ステータス信号は次のように定義されます。
¯¯¯¯¯
U1CTS : 送信可 (Clear To Send)
¯¯¯¯¯
U1DSR : データ・セット・レディ (Data Set Ready)
¯¯¯¯¯
U1DCD : データ・キャリア検出 (Data Carrier Detect)
¯¯¯¯
U1RI : リング・インジケータ (Ring Indicator)
¯¯¯¯¯
U1RTS : 送信要求 (Request To Send)
¯¯¯¯¯
U1DTR : データ端末レディ (Data Terminal Ready)
DCE として使用される場合、モデム・ステータス信号は、次のように定義されます。
¯¯¯¯¯
U1CTS : 送信要求 (Request To Send)
¯¯¯¯¯
U1DSR : データ端末レディ (Data Terminal Ready)
¯¯¯¯¯
U1RTS : 送信可 (Clear To Send)
¯¯¯¯¯
U1DTR : データ・セット・レディ (Data Set Ready)
DCE 機能のデータ・キャリア検出とリング・インジケータはサポートしていません。これらの信号が必要な場合は、汎
用 I/O 信号を使用し、ソフトウェア・サポートを提供することによってその機能をエミュレートできます。
14.3.6.2 フロー制御の方法
フロー制御はハードウェアまたはソフトウェアで実行できます。様々な方法について以降で説明します。
ハードウェア・フロー制御 (RTS/CTS)
2 つのデバイス間のハードウェア・フロー制御は、¯¯¯¯¯
U1RTS 出力を受信側デバイスの送信可入力に接続し、受信側デ
¯¯¯¯¯
バイスの送信要求出力を U1CTS 入力に接続することによって実行されます。
¯¯¯¯¯
U1CTS 入力は、トランスミッタを制御します。トランスミッタは、¯¯¯¯¯
U1CTS 入力がアサートされた場合のみデータを送
信できます。¯¯¯¯¯
U1RTS 出力信号は、受信 FIFO の状態を示します。¯¯¯¯¯
U1CTS は、あらかじめ設定されたウォーターマ
ーク・レベルに達し、受信 FIFO に追加の文字を格納するための空きがないことが示されるまでアサートされた状態
を維持します。
表 14-3 に、UARTCTL レジスタのビット 15 (CTSEN) と 14 (RTSEN) で指定するフロー制御モードを示します。
表 14-3. フロー制御モード
CTSEN
1
1
0
0
RTSEN
1
0
1
0
RTS
CTS
RTS
RTS
説明
フロー制御と CTS フロー制御がイネーブル
フロー制御のみがイネーブル
フロー制御のみがイネーブル
フロー制御と CTS フロー制御の両方がディスエーブル
RTSEN が 1 の場合、ソフトウェアは UARTCTL レジスタの送信要求ビット (RTS) によって ¯¯¯¯¯
U1RTS 出力値を変
更することができず、RTS ビットのステータスは無視されます。
ソフトウェア・フロー制御 (モデム・ステータス割り込み)
2 つのデバイス間のソフトウェア・フロー制御は、割り込みを使用して UART のステータスを示すことによって実行さ
れます。割り込みは、¯¯¯¯¯
U1DSR 、¯¯¯¯¯
U1DCD 、¯¯¯¯¯
U1CTS 、および ¯¯¯¯
U1RI に対して、それぞれ UARTIM のビット 3 から 0
を使用して生成できます。ロウ割り込みステータスとマスク割り込みステータスは、UARTRIS レジスタと UARTMIS
レジスタを使用して検査できます。これらの割り込みは、UARTICR レジスタを使用してクリアできます。
14.3.7 LIN のサポート
UART モジュールは、マスターまたはスレーブとして LIN プロトコルのハードウェア・サポートを提供します。LIN モ
ードは、UARTCTL レジスタの LIN ビットをセットすることによってイネーブルされます。LIN メッセージは、メッセー
ジの先頭に同期ブレーク (Sync Break) を使用することによって識別されます。同期ブレークでは、一連の 0 が送
信されます。同期ブレークの後には、同期データ・フィールド (0x55) が続きます。図 14-4 に、LIN メッセージの構
造を示します。
図 14-4. LIN メッセージ
UART は、LIN モードで動作するために、次のように設定する必要があります。
1. UART を、1 スタート・ビット、8 データ・ビット、パリティなし、1 ストップ・ビットに設定します。送信 FIFO をイネ
ーブルします。
2. UARTCTL レジスタの LIN ビットをセットします。
LIN メッセージの送信を準備する場合、TXFIFO には、FIFO ロケーション0 の同期データ (0x55) とロケーション
1 の識別子データの後に送信されるデータが入り、FIFO の最後のエントリにチェックサムが入るようにしてください。
14.3.7.1 LIN マスター
UART は、UARTLCTL レジスタの MASTER ビットをセットすることによりLIN マスターとしてイネーブルされます。
同期ブレークの長さは、UARTLCTL レジスタの BLEN フィールドによって 13 ～ 16 ビット (ビット・クロック・サイ
クル) に設定することができます。
14.3.7.2 LIN スレーブ
LIN UART スレーブのビット・レートは LIN マスターのビット・レートに合わせる必要があります。スレーブ・モード中、
LIN UART は同期ブレークを認識しますが、この同期ブレークは 13 ビット以上持続させる必要があります。同期フ
ィールドの最初と 5 番目の立ち下がりエッジでタイミング・データをキャプチャするようにタイマが提供されているた
め、マスターに合わせてビット・レートを調整できます。
同期ブレークを検出した後、UART は同期フィールドを待機します。最初の立ち下がりエッジでは、UARTRIS レジ
スタの LME1RIS ビットを使用して割り込みが生成され、タイマ値がキャプチャされて UARTLSS レジスタに格納さ
れます (T1)。5 番目の立ち下がりエッジで、UARTRIS レジスタの LME5RIS ビットを使用して 2 番目の割り込み
が生成され、タイマ値は再びキャプチャされます (T2)。実際のビット・レートは (T2-T1)/8 で計算でき、ローカル・ビッ
ト・レートは必要に応じて調整する必要があります。図14-5 に同期フィールドを示します。
図 14-5. LIN 同期フィールド
14.3.8 FIFO の動作
UART には 2 つの 16 エントリ FIFO があり、1 つは送信、1 つは受信に使用されます。これらの FIFO は、
UART データ (UARTDR) レジスタによってアクセスされます (UARTDR レジスタを参照)。UARTDR レジスタの
読み取り操作では、8 データ・ビットと 4 エラー・フラグで構成される12 ビットの値が返され、書き込み操作では送
信 FIFO に 8 ビットのデータが格納されます。
リセット後は、両方の FIFO がディスエーブルされ、 1 バイトの保持レジスタとして動作します。 FIFO は、
UARTLCRH の FEN ビットをセットすることによってイネーブルになります (UARTLCRH レジスタを参照)。
FIFO ステータスは、UART フラグ (UARTFR) レジスタ (UARTFR レジスタを参照) および UART 受信ステー
タス (UARTRSR) レジスタによって監視できます。ハードウェアは、エンプティ、フル、およびオーバーランの状態を
監視します。UARTFR レジスタはエンプティ・フラグとフル・フラグ (TXFE、TXFF、RXFE、および RXFF ビット) を備
えており、UARTRSR レジスタは OE ビットによってオーバーラン・ステータスを示します。
FIFO が割り込みを生成するトリガ・ポイントは、UART 割り込み FIFO レベル選択 (UARTIFLS) レジスタによっ
て制御されます (UARTIFLS レジスタを参照)。両方の FIFO は、異なるレベルで割り込みをトリガするように個別
に設定できます。FIFOレベルは、⅛、¼、½、¾、および ⅞ に設定できます。たとえば、受信 FIFO で ¼ を選択すると、
UART は、4 データ・バイトを受信した後に受信割り込みを生成します。リセット後、両方の FIFO は ½ マークで割
り込みをトリガするように設定されます。
14.3.9 割り込み
は、以下の状態に対して割り込みを生成できます。
オーバーラン・エラー
ブレーク・エラー
パリティ・エラー
フレーミング・エラー
受信タイムアウト
送信 (UARTIFLS レジスタの TXIFLSEL ビットで指定された条件が満たされたとき、または
UARTCTRL EOT ビットがセットの状態で全送信データの最終ビットがシリアライザから出力されたとき)
受信 (UARTIFLS レジスタの RXIFLSEL ビットで指定された条件が満たされたとき)
UART

すべての割り込みイベントは、割り込みコントローラに送信される前に論理和 (OR) されるため、UART は任意の時
点でコントローラに対して単一の割り込み要求を生成できます。ソフトウェアは、UART マスク割り込みステータス
(UARTMIS) レジスタの値に応じて、単一の割り込みサービス・ルーチンで複数の割り込みイベントを処理できます
(UARTMIS レジスタを参照)。
コントローラ・レベルの割り込みをトリガする割り込みイベントは、UART 割り込みマスク (UARTIM) レジスタで対応
する IM ビットを設定することによって指定されます (UARTIM レジスタを参照)。割り込みを使用していない場合、
UART ロウ割り込みステータス (UARTRIS) レジスタによっていつでもロウ割り込みステータスを参照できます
(UARTRIS レジスタを参照)。
UARTMIS レジスタと UARTRIS レジスタの割り込みステータスは、UART 割り込みクリア (UARTICR) レジスタ
の対応するビットに 1 を書き込むことによってクリアされます (UARTICR レジスタを参照)。
受信 FIFO がエンプティではない状態で 32 ビット周期の間にデータが受信されなかった場合、受信タイムアウト割
り込みがアサートされます。受信タイムアウト割り込みは、FIFO 内のすべてのデータを読み取るかまたは保持レジ
スタを読み取ることによって FIFO がエンプティになったとき、または UARTICR レジスタの対応するビットに 1 が
書き込まれたときにクリアされます。
14.3.10 ループバック動作
UARTCTL レジスタの LBE ビットをセットすることにより、UART を診断またはデバッグ作業用の内部ループバッ
ク・モードに設定できます (UARTCTL レジスタを参照)。ループバック・モードでは、UnTx 出力で送信したデータを
UnRx 入力で受信します。
14.3.11 DMA 動作
UART は、送信用と受信用とで別々のチャネルによって μDMA コントローラへのインターフェイスを提供します。
UART の DMA 動作は、UART DMA 制御 (UARTDMACTL) レジスタによってイネーブルされます。DMA 動作
がイネーブルの場合、UART は関連する FIFO がデータを転送できる状態のときに受信チャネルまたは送信チャネ
ルで DMA 要求をアサートします。受信チャネルでは、受信 FIFO にデータが存在する場合は常に単一の転送要
求がアサートされます。受信 FIFO 内のデータ量が、UARTIFLS レジスタで設定された FIFO トリガ・レベル以上
になるたびに、バースト転送要求がアサートされます。送信チャネルでは、送信 FIFO に少なくとも 1 つのエンプテ
ィ・ロケーションが存在する場合、常に単一の転送要求がアサートされます。送信 FIFO に FIFO トリガ・レベルより
も少ない文字が含まれている場合、常にバースト要求がアサートされます。各バースト DMA 転送要求は、DMA チ
ャネルの設定方法に従って、μDMA コントローラによって自動的に処理されます。
受信チャネルの DMA 動作をイネーブルするには、DMA 制御 (UARTDMACTL) レジスタの RXDMAE ビットをセ
ットします。送信チャネルの DMA 動作をイネーブルするには、UARTDMACTL レジスタの TXDMAE ビットをセット
します。受信エラーの発生時に受信チャネルでの DMA の使用を停止するように設定することもできます。
UARTDMACR レジスタの DMAERR ビットがセットされている場合に受信エラーが発生すると、DMA 受信要求が
自動的にディスエーブルされます。このエラー状態は、該当する UART エラー割り込みをクリアすることによってクリ
アできます。
DMA がイネーブルの場合、μDMA コントローラは転送が完了すると割り込みをトリガします。割り込みはUART 割
り込みベクタ上で発生します。したがって、UART 動作に対して割り込みが使用され、かつ DMA がイネーブルの場
合は、UART 割り込みハンドラが μDMA 完了割り込みを処理するように設計されている必要があります。
μDMA コントローラの設定の詳細については、「マイクロ・ダイレクト・メモリ・アクセス・コントローラ (μDMA)」を参照
してください。
14.4 初期化と設定
UART のイネーブルと初期化は、以下の手順で実行します。
1.
2.
3.
4.
5.
RCGC1 レジスタの UART0、UART1、または UART2 ビットをセットして、ペリフェラル・クロックをイネーブルし
ます (RCGC1 レジスタを参照)。
システム・コントロール・モジュール内の RCGC2 レジスタを使用して、該当する GPIO モジュールへのクロッ
クをイネーブルします (RCGC2 レジスタを参照)。
該当するピンの GPIO AFSEL ビットをセットします (GPIOAFSEL レジスタを参照)。どの GPIO を設定する
かについては、表 25-4 を参照してください。
選択したモードの指定に従って、GPIO 電流レベルまたはスルーレート、あるいはその両方を設定します
(GPIODR2R レジスタと GPIOSLR レジスタを参照)。
GPIOPCTL レジスタの PMCn フィールドを設定し、該当するピンに UART 信号を割り当てます (GPIOPCTL
レジスタと表 25-5 を参照)。
UART を使用するには、RCGC1 レジスタの UART0、UART1、または UART2 ビットをセットすることにより、ペリフ
ェラル・クロックをイネーブルする必要があります (RCGC1 レジスタを参照)。さらに、システム・コントロール・モジュ
ール内の RCGC2 レジスタを使用して、該当する GPIO モジュールへのクロックをイネーブルする必要があります
(RCGC2 レジスタを参照)。どの GPIO ポートをイネーブルするかについては、表 25-5 を参照してください。
この節では、UART モジュールを使用するために必要な手順を説明します。この例では UART クロックを 20 MHz
に想定しており、必要な UART 設定は以下のようになります。

ビット・レート 115200
データ長 8 ビット
1 ストップ・ビット
パリティなし
FIFO ディスエーブル
割り込みなし
UARTLCRH レジスタの前に UARTIBRD レジスタと UARTFBRD レジスタに書き込む必要があるため、UART
を設定する際にはまずビット・レート分周比 (BRD) を考慮します。「ビット・レートの生成」で説明した式によって、
BRD は次のように計算できます。
BRD = 20,000,000 / (16 * 115,200) = 10.8507
この結果から、UARTIBRD レジスタの DIVINT フィールドには 10 進の 10 または 0xA を設定することになり
ます (UARTIBRD レジスタを参照 ) 。 UARTFBRD レジスタにロードされる値は次の式で計算されます
(UARTFBRD レジスタを参照)。
UARTFBRD[DIVFRAC] = integer(0.8507 * 64 + 0.5) = 54
BRD の値が決まると、UART 設定は次の順序でモジュールに書き込まれます。
1.
2.
3.
4.
5.
6.
UARTCTL レジスタの UARTEN ビットをクリアすることにより、UART をディスエーブルします。
BRD の整数部分を UARTIBRD レジスタに書き込みます。
BRD の小数部分を UARTFBRD レジスタに書き込みます。
希望するシリアル・パラメータを UARTLCRH レジスタに書き込みます (ここでは 0x0000.0060)。
必要に応じて μDMA チャネルを設定し (「マイクロ・ダイレクト・メモリ・アクセス・コントローラ (μDMA)」を参照)、
UARTDMACTL レジスタの DMA オプションをイネーブルします。
UARTCTL レジスタの UARTEN ビットをセットして、UART をイネーブルします。
14.5
レジスタ・マップ
表 14-4 に、UART レジスタの一覧を示します。記載されているオフセット値は、レジスタ・アドレスの 16 進のインク
リメント値であり、UART のベース・アドレスを基準とします。
UART0: 0x4000.C000
UART1: 0x4000.D000
UART2: 0x4000.E000
レジスタを設定する前に、UART モジュールのクロックをイネーブルしてください (RCGC1 レジスタを参照)。
注：制御レジスタを再設定する前に、UART をディスエーブルする必要があります (UARTCTL レジスタの
UARTEN ビットを参照)。送信処理中または受信処理中に UART がディスエーブルされた場合は、現在のトラ
ンザクションが完了してから UART が停止します。
表 14-4. UART レジスタ・マップ
オフセット
0x000
0x004
0x018
0x020
0x024
0x028
0x02C
0x030
0x034
0x038
0x03C
0x040
0x044
0x048
0x090
0x094
0x098
0xFD0
0xFD4
0xFD8
0xFDC
0xFE0
0xFE4
0xFE8
0xFEC
0xFF0
0xFF4
0xFF8
0xFFC
名称
UARTDR
UARTRSR/UARTECR
UARTFR
UARTILPR
UARTIBRD
UARTFBRD
UARTLCRH
UARTCTL
UARTIFLS
UARTIM
UARTRIS
UARTMIS
UARTICR
UARTDMACTL
UARTLCTL
UARTLSS
UARTLTIM
UARTPeriphID4
UARTPeriphID5
UARTPeriphID6
UARTPeriphID7
UARTPeriphID0
UARTPeriphID1
UARTPeriphID2
UARTPeriphID3
UARTPCellID0
UARTPCellID1
UARTPCellID2
UARTPCellID3
タイプ
R/W
RO
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
RO
RO
W1C
R/W
R/W
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
RO
リセット
0x0000.0000
0x0000.0000
0x0000.0090
0x0000.0000
0x0000.0000
0x0000.0000
0x0000.0000
0x0000.0300
0x0000.0012
0x0000.0000
0x0000.000F
0x0000.0000
0x0000.0000
0x0000.0000
0x0000.0000
0x0000.0000
0x0000.0000
0x0000.0000
0x0000.0000
0x0000.0000
0x0000.0000
0x0000.0060
0x0000.0000
0x0000.0018
0x0000.0001
0x0000.000D
0x0000.00F0
0x0000.0005
0x0000.00B1
説明
UART データ
UART 受信ステータス / エラー・クリア
UART フラグ
UART IrDA 低電力レジスタ
UART 整数ビット・レート分周比
UART 小数ビット・レート分周比
UART ライン制御
UART 制御
UART 割り込み FIFO レベル選択
UART 割り込みマスク
UART ロウ割り込みステータス
UART マスク割り込みステータス
UART 割り込みクリア
UART DMA 制御
UART LIN 制御
UART LIN スナップショット
UART LIN タイマ
UART ペリフェラル識別 4
UART ペリフェラル識別 5
UART ペリフェラル識別 6
UART ペリフェラル識別 7
UART ペリフェラル識別 0
UART ペリフェラル識別 1
UART ペリフェラル識別 2
UART ペリフェラル識別 3
UART PrimeCell 識別 0
UART PrimeCell 識別 1
UART PrimeCell 識別 2
UART PrimeCell 識別 3
参照P
598
600
603
606
607
608
609
611
615
617
621
625
628
630
631
632
633
634
635
636
637
638
639
640
641
642
643
644
645
14.5 レジスタの説明
この節では、UART レジスタをアドレス・オフセットの順に示し、それぞれについて説明します。
レジスタ 1: UART データ (UARTDR)、オフセット 0x000
重要: このレジスタを読み取る際には注意が必要です。読み取りを実行するとビットの状態が変わることがあります。
このレジスタは、データ・レジスタ (FIFO へのインターフェイス) です。
送信データに対しては、FIFO がイネーブルの場合、このレジスタに書き込まれたデータは送信 FIFO に転送されま
す。FIFO がディスエーブルの場合、データはトランスミッタ保持レジスタ (送信 FIFO の最下位ワード) に格納され
ます。このレジスタへの書き込みにより、UART からの送信を開始します。
受信データに対しては、FIFO がイネーブルの場合、データ・バイトと 4 ビットのステータス (ブレーク、フレーム、パ
リティ、およびオーバーラン) が 12 ビット幅の受信 FIFO に転送されます。FIFO がディスエーブルの場合、デー
タ・バイトとステータスは受信保持レジスタ (受信 FIFO の最下位ワード) に格納されます。受信データは、このレジ
スタを読み取ることによって取得できます。
UART データ (UARTDR)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x000
タイプ: R/W、リセット: 0x0000.0000
ビット/
フィールド
31:12
名称
タイプ
リセット
説明
予約
RO
0x0000.0
11
OE
RO
0
10
BE
RO
0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART オーバーラン・エラー
値
説明
1
FIFO がフルのときに新しいデータを受信したために、データが
失われました。
0
FIFO オーバーランによって失われたデータはありません。
UART ブレーク・エラー
値
説明
1
ブレーク状態が検出されました。受信データ入力が、スタート・ビ
ット、データ・ビット、パリティ・ビット、およびストップ・ビットで設定
されたフル・ワード送信時間よりも長い間 Low に維持されてい
ます。
0
ブレーク状態は発生していません。
FIFO モードでは、このエラーは FIFO の最上位の文字に関連します。ブレー
クが発生すると、一文字分の “0” のみが FIFO にロードされます。後続の文
字は、受信データ入力が 1 (マーキング状態) に移行し、次の有効なスタート・
ビットが受信された後でイネーブルされます。
ビット/
フィールド
9
名称
タイプ
リセット
説明
PE
RO
0
8
FE
RO
0
7:0
データ
R/W
0x00
UART パリティ・エラー
値
説明
1
受信したデータ文字のパリティが、UARTLCRH レジスタのビッ
ト 2 とビット 7 によって指定されたパリティと一致しません。
0
パリティ・エラーは発生していません。
FIFO モードでは、このエラーは FIFO の最上位の文字に関連します。
UART フレーミング・エラー
値
説明
1
受信した文字には、有効なストップ・ビットがありません (有効な
ストップ・ビットは 1)。
0
フレーミング・エラーは発生していません。
送信データまたは受信データ
UART を介して送信されるデータが書き込まれます。
リード時には、UART によって受信されたデータを格納しています。
レジスタ 2: UART 受信ステータス / エラー・クリア (UARTRSR/UARTECR)、オフセット
0x004
UARTRSR/UARTECR レジスタは、受信ステータス・レジスタ / エラー・クリア・レジスタです。
受信ステータスは、UARTDR レジスタのほかに UARTRSR レジスタからも読み取ることができます。このレジスタ
から受信ステータスが読み取られた場合、そのステータス情報は UARTRSR を読み取る前に UARTDR から読み
取られたエントリに対応しています。オーバーランのステータス情報は、オーバーラン状態が発生すると直ちにセット
されます。
UARTRSR レジスタに書き込むことはできません。
UARTECR レジスタに値を書き込むことにより、フレーミング・エラー、パリティ・エラー、ブレーク・エラー、およびオー
バーラン・エラーがクリアされます。リセット後、すべてのビットはクリアされます。
読み取り専用ステータス・レジスタ
UART 受信ステータス / エラー・クリア (UARTRSR/UARTECR)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x004
タイプ: RO、リセット: 0x0000.0000
ビット/
フィールド
31:4
名称
タイプ
リセット
説明
予約
RO
0x0000.000
3
OE
RO
0
2
BE
RO
0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART オーバーラン・エラー
値
説明
1
FIFO がフルのときに新しいデータを受信したために、データが
失われました。
0
FIFO オーバーランによって失われたデータはありません。
このビットは、UARTECR への書き込みによって 0 にクリアされます。
FIFO がフルの場合はそれ以上データが書き込まれないので、FIFO の内容は
有効なままですが、シフト・レジスタの内容だけは上書きされます。
FIFO をエンプティにするには、CPU によってデータを読み取る必要がありま
す。
UART ブレーク・エラー
値
説明
1
ブレーク状態が検出されました。受信データ入力がスタート・ビッ
ト、データ・ビット、パリティ・ビット、およびストップ・ビットで設定さ
れたフル・ワード送信時間よりも長い間 Low に維持されていま
す。
0
ブレーク状態は発生していません。
このビットは、UARTECR への書き込みによって 0 にクリアされます。
FIFO モードでは、このエラーは FIFO の最上位の文字に関連します。ブレー
クが発生すると、一文字分の “0” のみが FIFO にロードされます。後続の文
字は、受信データ入力が 1 (マーキング状態) に移行し、次の有効なスタート・
ビットが受信された後でイネーブルされます。
ビット/
フィールド
1
名称
タイプ
リセット
説明
PE
RO
0
0
FE
RO
0
UART パリティ・エラー
値
説明
1
受信データ文字のパリティが、UARTLCRH レジスタのビット 2
とビット 7 によって指定されたパリティと一致しません。
0
パリティ・エラーは発生していません。
このビットは、UARTECR への書き込みによって 0 にクリアされます。
UART フレーミング・エラー
値
説明
1
受信した文字には、有効なストップ・ビットがありません (有効な
ストップ・ビットは 1)。
0
フレーミング・エラーは発生していません。
このビットは、UARTECR への書き込みによって 0 にクリアされます。
FIFO モードでは、このエラーは FIFO の最上位の文字に関連します。
書き込み専用エラー・クリア・レジスタ
UART 受信ステータス / エラー・クリア (UARTRSR/UARTECR)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x004
タイプ: WO、リセット: 0x0000.0000
ビット/
フィールド
31:8
7:0
名称
タイプ
リセット
説明
予約
WO
0x0000.00
DATA
WO
0x00
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
エラー・クリア
このレジスタにデータを書き込むことにより、フレーミング・フラグ、パリティ・フラ
グ、ブレーク・フラグ、およびオーバーラン・フラグがクリアされます。
レジスタ 3: UART フラグ (UARTFR)、オフセット 0x018
UARTFR レジスタはフラグ・レジスタです。リセット後、TXFF ビット、RXFF ビット、および BUSY ビットは 0 にな
り、TXFE ビットと RXFE ビットは 1 になります。RI ビット、DCD ビット、DSR ビット、および CTS ビットは、モデ
ム・ステータスを示します。
ビット [8,2:0] は UART1 にのみ実装されています。これらのビットは UART0 と UART2 では予約されていま
す。
UART フラグ (UARTFR)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x018
タイプ: RO、リセット: 0x0000.0090
ビット/
フィールド
31:9
名称
タイプ
リセット
説明
予約
RO
0x0000.00
8
RI
RO
0
7
TXFE
RO
1
6
RXFF
RO
0
5
TXFF
RO
0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
リング・インジケータ
値
説明
1
U1RI 信号がアサートされています。
0
U1RI 信号はアサートされていません。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART 送信 FIFO エンプティ
このビットの意味は、UARTLCRH レジスタの FEN ビットの状態によって異な
ります。
値
説明
1
FIFO がディスエーブル (FEN が 0) の場合、送信保持レジス
タはエンプティです。
FIFO がイネーブル (FEN が 1) の場合、送信 FIFO はエンプ
ティです。
0
トランスミッタには、送信するデータがあります。
UART 受信 FIFO フル
このビットの意味は、UARTLCRH レジスタの FEN ビットの状態によって異な
ります。
値
説明
1
FIFO がディスエーブル (FEN が 0) の場合、受信保持レジス
タはフルです。
FIFO がイネーブル (FEN が 1) の場合、受信 FIFO はフル
です。
0
レシーバはデータを受信できます。
UART 送信 FIFO フル
このビットの意味は、UARTLCRH レジスタの FEN ビットの状態によって異な
ります。
値
説明
1
FIFO がディスエーブル (FEN が 0) の場合、送信保持レジス
タはフルです。
FIFO がイネーブル (FEN が 1) の場合、送信 FIFO はフル
です。
0
トランスミッタはフルではありません。
ビット/
フィールド
4
名称
タイプ
リセット
説明
RXFE
RO
1
3
BUSY
RO
0
2
DCD
RO
0
1
DSR
RO
0
0
CTS
RO
0
UART 受信 FIFO エンプティ
このビットの意味は、UARTLCRH レジスタの FEN ビットの状態によって異な
ります。
値
説明
1
FIFO がディスエーブル (FEN が 0) の場合、受信保持レジス
タはエンプティです。
FIFO がイネーブル (FEN が 1) の場合、受信 FIFO はエンプ
ティです。
0
レシーバはエンプティではありません。
UART ビジー
値
説明
1
UART は、データ送信中です。このビットは、すべてのストップ・
ビットを含むバイト全体がシフト・レジスタから送信されるまで、セ
ットされたままです。
0
UART はビジーではありません。
このビットは、送信 FIFO がエンプティではなくなると (UART がイネーブルか
どうかにかかわらず) 直ちにセットされます。
データ・キャリア検出
値
説明
1
U1DCD 信号がアサートされています。
0
U1DCD 信号はアサートされていません。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
データ・セット・レディ
値
説明
1
U1DSR 信号がアサートされています。
0
U1DSR 信号はアサートされていません。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
送信可
値
説明
1
U1CTS 信号がアサートされています。
0
U1CTS 信号はアサートされていません。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
レジスタ 4: UART IrDA 低電力レジスタ (UARTILPR)、オフセット 0x020
UARTILPR レジスタは、システム・クロック (SysClk) を分周することによって低電力 SIR パルス幅クロックを生成
するために使用される、 8 ビット低電力カウンタ分周比の値を格納します。リセット後、すべてのビットはクリアされま
す。
内部 IrLPBaud16 クロックは、UARTILPR に書き込まれた低電力分周比の値に従って SysClk を分周すること
によって生成されます。低電力モードがイネーブルの場合に生成された SIR パルスの持続期間は、IrLPBaud16
クロックの周期の 3 倍です。低電力分周比の値は、次のように計算されます。
ILPDVSR = SysClk / FIrLPBaud16
FIrLPBaud16 は公称値 1.8432 MHz です。
分周比は 1.42 MHz < FIrLPBaud16 < 2.12 MHz に設定する必要があり、その結果として低電力パルス持続期
間は 1.41 ～ 2.11 μs (IrLPBaud16 の周期の 3 倍 ) になります。 IrLPBaud16 の最小周波数により、
IrLPBaud16 の 1 周期より小さいパルスは除去され、1.4 μsより大きいパルスは有効なパルスとして受け付けら
れることが保証されます。
注： 0 の設定は無効です。0 を設定した場合、IrLPBaud16 パルスは生成されません。
UART IrDA 低電力レジスタ (UARTILPR)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x020
タイプ: R/W、リセット: 0x0000.0000
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
ILPDVSR
R/W
0x00
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
IrDA 低電力分周比
8 ビットの低電力分周比の値を格納します。
レジスタ 5: UART 整数ビット・レート分周比 (UARTIBRD)、オフセット 0x024
UARTIBRD レジスタは、ビット・レート分周比の値の整数部です。リセット後、すべてのビットはクリアされます。可能
な最小分周比は 1 (UARTIBRD = 0 の場合) であり、その際には UARTFBRD レジスタは無視されます。
UARTIBRD レジスタを変更した場合、現在の文字の送受信が完了するまで新しい値は有効になりません。ビット・レ
ート分周比を変更した場合、続いて UARTLCRH レジスタへの書き込みを行う必要があります。設定の詳細につい
ては、「ビット・レートの生成」を参照してください。
UART 整数ビット・レート分周比 (UARTIBRD)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x024
タイプ: R/W、リセット: 0x0000.0000
ビット/
フィールド
31:16
名称
タイプ
リセット
説明
予約
RO
0x0000
15:0
DIVINT
R/W
0x0000
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
整数ビット・レート分周比
レジスタ 6: UART 小数ビット・レート分周比 (UARTFBRD)、オフセット 0x028
UARTFBRD レジスタは、ビット・レート分周比の値の小数部です。リセット後、すべてのビットはクリアされます。
UARTFBRD レジスタを変更した場合、現在の文字の送受信が完了するまで新しい値が有効にはなりません。ビッ
ト・レート分周比を変更した場合、続いて UARTLCRH レジスタへの書き込みを行う必要があります。設定の詳細に
ついては、「ビット・レートの生成」を参照してください。
UART 小数ビット・レート分周比 (UARTFBRD)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x028
タイプ: R/W、リセット: 0x0000.0000
ビット/
フィールド
31:6
名称
タイプ
リセット
説明
予約
RO
0x0000.000
5:0
DIVFRAC
R/W
0x0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
小数ビット・レート分周比
レジスタ 7: UART ライン制御 (UARTLCRH)、オフセット 0x02C
UARTLCRH レジスタはライン制御レジスタです。データ長、パリティ、およびストップ・ビットの選択などのシリアル・
パラメータは、このレジスタに実装されます。
ビット・レート分周比 (UARTIBRD または UARTIFRD またはその両方) を更新した場合、UARTLCRH レジスタ
にも書き込む必要があります。ビット・レート分周比レジスタの書き込みストローブは、UARTLCRH レジスタの設定
に準じます。
UART ライン制御 (UARTLCRH)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x02C
タイプ: R/W、リセット: 0x0000.0000
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7
SPS
R/W
0
6:5
WLEN
R/W
0x0
4
FEN
R/W
0
3
STP2
R/W
0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART スティック・パリティの選択
UARTLCRH の 1 ビット、2 ビット、および 7 ビットがセットされている場合、
パリティ・ビットが送信され、0 として検査されます。UARTLCRH のビット 1 と
7 がセットされ、ビット 2 がクリアされている場合、パリティ・ビットが送信され、1
として検査されます。
このビットがクリアされている場合、スティック・パリティがディスエーブルされま
す。
UART ワード長
フレーム内で送信または受信されるデータ・ビット数を示します。
値
説明
0x0
5 ビット (デフォルト)
0x1
6 ビット
0x2
7 ビット
0x3
8 ビット
UART イネーブル FIFO
値
説明
1
送信および受信 FIFO バッファをイネーブルします (FIFO モー
ド)。
0
FIFO をディスエーブルします (文字モード)。FIFO は、1 バイト
の保持レジスタになります。
UART 2 ストップ・ビットの選択
値
説明
1
フレームの終了時に 2 ストップ・ビットが送信されます。受信ロ
ジックは、受信される 2 ストップ・ビットを検査しません。
ISO7816 スマート・カード・モード (SMART ビットは UARTCTL
レジスタでセット) の場合は、ストップ・ビットの数が強制的に 2
になります。
0
フレームの終了時に 1 ストップ・ビットが送信されます。
ビット/
フィールド
2
名称
タイプ
リセット
説明
EPS
R/W
0
1
PEN
R/W
0
0
BRK
R/W
0
UART 偶数パリティの選択
値
説明
1
送受信中に偶数パリティの生成と検査を実行し、データ・ビットと
パリティ・ビットに 1 が偶数個あるか検査します。
0
奇数パリティを実行し、1 が奇数個あるか検査します。
PEN ビットによってパリティをディスエーブルしている場合、このビットは無効で
す。
UART パリティ・イネーブル
値
説明
1
パリティ・チェックと生成をイネーブルします。
0
パリティをディスエーブルし、データ・フレームにパリティ・ビットを
追加しません。
UART 送信ブレーク
値
説明
1
現在の文字の送信が終了した後、引き続きUnTx 信号に Low
レベルが出力されます。ブレーク・コマンドを適切に実行するた
め、ソフトウェアはこのビットを 2 つ以上のフレーム (文字周期)
にセットする必要があります。
0
通常モードでの使用。
レジスタ 8: UART 制御 (UARTCTL)、オフセット 0x030
UARTCTL レジスタは制御レジスタです。リセット後、送信イネーブル・ビット (TXE) と受信イネーブル・ビット (RXE)
はセットされ、それ以外のすべてのビットはクリアされます。
UART モジュールをイネーブルするには、UARTEN ビットをセットする必要があります。ソフトウェアでモジュール内
の設定の変更が必要になった場合、設定の変更を書き込む前に UARTEN ビットをクリアする必要があります。
UART が送信処理または受信処理中にディスエーブルされた場合、UART は現在のトランザクションが完了してか
ら停止します。
ビット [15:14,11:10] は UART1 にのみ実装されています。これらのビットは UART0 と UART2 では予約されて
います。
注： UART がイネーブルの間は、UARTCTL レジスタを変更しないでください。予期しない結果が生じることがあり
ます。UARTCTL レジスタを変更する場合、次のシーケンスを推奨します。
1. UART をディスエーブルします。
2. 現在の文字の送信または受信が終了するのを待ちます。
3. ライン制御レジスタ (UARTLCRH) のビット 4 (FEN) をクリアして、送信 FIFO をフラッシュします。
4. 制御レジスタを再設定します。
5. UART をイネーブルします。
UART 制御 (UARTCTL)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x030
タイプ: R/W、リセット: 0x0000.0000
ビット/
フィールド
31:16
名称
タイプ
リセット
説明
予約
RO
0x0000
15
CTSEN
R/W
0
14
RTSEN
R/W
0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
送信可イネーブル
値
説明
1
CTS ハードウェア・フロー制御をイネーブルします。U1CTS 信
号がアサートされた場合のみデータが送信されます。
0
CTS ハードウェア・フロー制御をディスエーブルします。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
送信要求イネーブル
値
説明
1
RTS ハードウェア・フロー制御をイネーブルします。データは、受
信 FIFO に使用可能なエントリがある場合のみ (U1RTS をア
サートすることによって) 要求されます。
0
RTS ハードウェア・フロー制御をディスエーブルします。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
ビット/
フィールド
13:12
名称
タイプ
リセット
説明
予約
RO
0
11
RTS
R/W
0
10
DTR
R/W
0
9
RXE
R/W
1
8
TXE
R/W
1
7
LBE
R/W
0
6
LIN
R/W
0
5
HSE
R/W
0
4
EOT
R/W
0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
送信要求
RTSEN がクリアされている場合、このビットのステータスは U1RTS 信号に反
映されます。RTSEN がセットされている場合、このビットは書き込み時には無視
されます。また、読み取り時には無視する必要があります。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
データ端末レディ
このビットは U1DTR 出力の状態を設定します。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART 受信イネーブル
値
説明
1
UART の受信セクションをイネーブルします。
0
UART の受信セクションをディスエーブルします。
受信中に UART がディスエーブルされると、UART は、現在の文字を完了し
てから停止します。
注：受信をイネーブルするには、UARTEN ビットもセットする必要があります。
UART 送信イネーブル
値
説明
1
UART の送信セクションをイネーブルします。
0
UART の送信セクションをディスエーブルします。
送信中に UART がディスエーブルされると、UART は、現在の文字を完了し
てから停止します。
注：送信をイネーブルするには、UARTEN ビットもセットする必要があります。
UART ループバック・イネーブル
値
説明
1
UnTx パスは、UnRx パスを介して送られます。
0
通常動作
LIN モード・イネーブル
値
説明
1
UART は LIN モードで動作します。
0
通常動作
高速イネーブル
値
説明
1
UART は、8 分周のシステム・クロックを使用してクロック供給さ
れます。
0
UART は、16 分周のシステム・クロックを使用してクロック供給
されます。
注：使用されるシステム・クロックは、ビット・レート分周比の設定によっても異な
ります (UARTIBRD レジスタと UARTFBRD レジスタを参照)。
送信終了
このビットは、UARTRIS レジスタの TXRIS ビットの動作を決定します。
値
説明
1
TXRIS ビットは、ストップ・ビットを含むすべての送信データがシ
リアライザをクリアした後にのみセットされます。
0
TXRIS ビットは、UARTIFLS で指定された送信 FIFO 条件が
満たされた場合にセットされます。
ビット/
フィールド
3
名称
タイプ
リセット
説明
SMART
R/W
0
2
SIRLP
R/W
0
1
SIREN
R/W
0
0
UARTEN
R/W
0
ISO 7816 スマート・カードのサポート
値
説明
1
UART は、スマート・カード・モードで動作します。
0
通常動作
アプリケーションは、ISO 7816 モードを使用した場合、必ず UARTLCRH で
8 ビットのワード長 (WLEN を 0x3 にセット) と偶数パリティ (PEN を 1、
EPS を 1、SPS を 0 にセット) を設定してください。
このモードでは、UARTLCRH の STP2 ビットの値は無視され、ストップ・ビット
数は強制的に 2 になります。パリティ・エラー発生時に、UART は自動再送信
をサポートしません。送信時にパリティ・エラーが検出された場合は、その後の
送信処理がすべて中止されるので、影響を受けたバイトまたはメッセージの再
送信処理をソフトウェアで行う必要があります。
UART SIR 低電力モード
このビットは、IrDA 値モードを選択します。
値
説明
1
UART は SIR 低電力モードで動作します。Low レベル・ビット
は、選択されたビット・レートに関わらず、IrLPBaud16 入力信
号の周期の 3 倍のパルス幅で送信されます。
0
Low レベル・ビットは、ビット周期の 3/16 幅のアクティブ High
パルスとして送信されます。
このビットをセットすると、使用する電力は低下しますが、送信距離が短くなる可
能性があります。
詳細については、UARTILPR レジスタを参照してください。
UART SIR イネーブル
値
説明
1
IrDA SIR ブロックをイネーブルし、UART は SIR プロトコルを
使用して送信と受信を行います。
0
通常動作
UART イネーブル
値
説明
1
UART をイネーブルします。
0
UART をディスエーブルします。
送信中または受信中に UART がディスエーブルされると、UART は、現在の
文字を完了してから停止します。
レジスタ 9: UART 割り込み FIFO レベル選択 (UARTIFLS)、オフセット 0x034
UARTIFLS レジスタは、割り込み FIFO レベル選択レジスタです。このレジスタを使用して、UARTRIS レジスタの
TXRIS ビットと RXRIS ビットをトリガする FIFO レベルを設定できます。
割り込みは、レベルではなく、レベルを超えた遷移によって生成されます。つまり、充填レベルがトリガ・レベルを超え
たときに割り込みが生成されます。たとえば、受信トリガ・レベルを中間点に設定すると、モジュールが 9 番目の文
字を受信しているときに割り込みがトリガされます。
リセット後は、FIFO が中間点で割り込みをトリガするように、TXIFLSEL ビットと RXIFLSEL ビットが設定されま
す。
UART 割り込み FIFO レベル選択 (UARTIFLS)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x034
タイプ: R/W、リセット: 0x0000.0012
ビット/
フィールド
31:6
名称
タイプ
リセット
説明
予約
RO
0x0000.00
5:3
RXIFLSEL
R/W
0x2
2:0
TXIFLSEL
R/W
0x2
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART 受信割り込み FIFO レベル選択
受信割り込みのトリガ・ポイントは次のとおりです。
値
説明
0x0
RX FIFO ≥ ⅛ フル
0x1
RX FIFO ≥ ¼ フル
0x2
RX FIFO ≥ ½ フル (デフォルト)
0x3
RX FIFO ≥ ¾ フル
0x4
RX FIFO ≥ ⅞ フル
0x5-0x7
予約
UART 送信割り込み FIFO レベル選択
送信割り込みのトリガ・ポイントは次のとおりです。
値
説明
0x0
TX FIFO ≤ ⅛ フル
0x1
TX FIFO ≤ ¼ フル
0x2
TX FIFO ≤ ½ フル (デフォルト)
0x3
TX FIFO ≤ ¾ フル
0x4
TX FIFO ≤ ⅞ フル
0x5-0x7
予約
注： UARTCTL の EOT ビットがセットされている場合 (UARTCTL レジスタ
を参照)、FIFO が完全にエンプティになり、ストップ・ビットを含むすべての
データが送信シリアライザを出たときに送信割り込みが生成されます。この
場合、TXIFLSEL の設定は無視されます。
レジスタ 10: UART 割り込みマスク (UARTIM)、オフセット 0x038
UARTIM レジスタは、割り込みマスク・セット / クリア・レジスタです。
リード時、このレジスタは関連する割り込みに対する現在のマスク状態を示します。ビットをセットすると、対応するロ
ウ割り込み信号が割り込みコントローラにルーティングされます。ビットをクリアすると、対応するロウ割り込み信号は
割り込みコントローラに送信されません。
ビット [3:0] は UART1 にのみ実装されています。これらのビットは UART0 と UART2 では予約されています。
UART 割り込みマスク (UARTIM)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x038
タイプ: R/W、リセット: 0x0000.0000
ビット/
フィールド
31:16
名称
タイプ
リセット
説明
予約
RO
0x0000
15
LME5IM
R/W
0
14
LME1IM
R/W
0
13
LMSBIM
R/W
0
12:11
予約
RO
0x0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
LIN モード・エッジ 5 割り込みマスク
値
説明
1
UARTRIS レジスタの LME5RIS ビットがセットされている場
合、割り込みコントローラに割り込みが送信されます。
0
LME1RIS 割り込みは抑制され、割り込みコントローラには送信
されません。
LIN モード・エッジ 1 割り込みマスク
値
説明
1
UARTRIS レジスタの LME1RIS ビットがセットされている場
合、割り込みコントローラに割り込みが送信されます。
0
LME1RIS 割り込みは抑制され、割り込みコントローラには送信
されません。
LIN モード同期ブレーク割り込みマスク
値
説明
1
UARTRIS レジスタの LMSBRIS ビットがセットされている場
合、割り込みコントローラに割り込みが送信されます。
0
LMSBRIS 割り込みは抑制され、割り込みコントローラには送信
されません。
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
ビット/
フィールド
10
名称
タイプ
リセット
説明
OEIM
R/W
0
9
BEIM
R/W
0
8
PEIM
R/W
0
7
FEIM
R/W
0
6
RTIM
R/W
0
5
TXIM
R/W
0
4
RXIM
R/W
0
3
DSRIM
R/W
0
2
DCDIM
R/W
0
UART オーバーラン・エラー割り込みマスク
値
説明
1
UARTRIS レジスタの OERIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
OERIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
UART ブレーク・エラー割り込みマスク
値
説明
1
UARTRIS レジスタの BERIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
BERIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
UART パリティ・エラー割り込みマスク
値
説明
1
UARTRIS レジスタの PERIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
PERIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
UART フレーミング・エラー割り込みマスク
値
説明
1
UARTRIS レジスタの FERIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
FERIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
UART 受信タイムアウト割り込みマスク
値
説明
1
UARTRIS レジスタの RTRIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
RTRIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
UART 送信割り込みマスク
値
説明
1
UARTRIS レジスタの TXRIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
TXRIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
UART 受信割り込みマスク
値
説明
1
UARTRIS レジスタの RXRIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
RXRIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
UART データ・セット・レディ・モデム割り込みマスク
値
説明
1
UARTRIS レジスタの DSRRIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
DSRRIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART データ・キャリア検出モデム割り込みマスク
値
説明
1
UARTRIS レジスタの DCDRIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
DCDRIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
ビット/
フィールド
2
名称
タイプ
リセット
説明
DCDIM
R/W
0
1
CTSIM
R/W
0
0
RIIM
R/W
0
UART データ・キャリア検出モデム割り込みマスク
値
説明
1
UARTRIS レジスタの DCDRIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
DCDRIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART 送信可モデム割り込みマスク
値
説明
1
UARTRIS レジスタの CTSRIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
CTSRIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART リング・インジケータ・モデム割り込みマスク
値
説明
1
UARTRIS レジスタの RIRIS ビットがセットされている場合、
割り込みコントローラに割り込みが送信されます。
0
RIRIS 割り込みは抑制され、割り込みコントローラには送信さ
れません。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
レジスタ 11: UART ロウ割り込みステータス (UARTRIS)、オフセット 0x03C
UARTRIS レジスタは、ロウ割り込みステータス・レジスタです。リード時、このレジスタは対応する割り込みの現在の
ロウ・ステータスを示します。このレジスタへの書き込みは無効です。
ビット [3:0] は UART1 にのみ実装されています。これらのビットは UART0 と UART2 では予約されています。
UART ロウ割り込みステータス (UARTRIS)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x03C
タイプ: RO、リセット: 0x0000.000F
ビット/
フィールド
31:16
名称
タイプ
リセット
説明
予約
RO
0x0000
15
LME5RIS
RO
0
14
LME1RIS
RO
0
13
LMSBRIS
RO
0
12:11
予約
RO
0x0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
LIN モード・エッジ 5 ロウ割り込みステータス
値
説明
1
LIN 同期フィールドの 5 番目の立ち下がりエッジのタイマ値が
キャプチャされています。
0
割り込みなし
このビットは、UARTICR レジスタの LME5IC ビットに 1 を書き込むことによ
ってクリアされます。
LIN モード・エッジ 1 ロウ割り込みステータス
値
説明
1
LIN 同期フィールドの最初の立ち下がりエッジのタイマ値がキャ
プチャされています。
0
割り込みなし
このビットは、UARTICR レジスタの LME1IC ビットに 1 を書き込むことによ
ってクリアされます。
LIN モード同期ブレーク・ロウ割り込みステータス
値
説明
1
LIN 同期ブレークが検出されています。
0
割り込みなし
このビットは、UARTICR レジスタの LMSBIC ビットに 1 を書き込むことによ
ってクリアされます。
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
ビット/
フィールド
10
名称
タイプ
リセット
説明
OERIS
RO
0
9
BERIS
RO
0
8
PERIS
RO
0
7
FERIS
RO
0
6
RTRIS
RO
0
5
TXRIS
RO
0
4
RXRIS
RO
0
3
DSRRIS
RO
0
UART オーバーラン・エラー・ロウ割り込みステータス
値
説明
1
オーバーラン・エラーが発生しています。
0
割り込みなし
このビットは、UARTICR レジスタの OEIC ビットに 1 を書き込むことによって
クリアされます。
UART ブレーク・エラー・ロウ割り込みステータス
値
説明
1
ブレーク・エラーが発生しています。
0
割り込みなし
このビットは、UARTICR レジスタの BEIC ビットに 1 を書き込むことによって
クリアされます。
UART パリティ・エラー・ロウ割り込みステータス
値
説明
1
パリティ・エラーが発生しています。
0
割り込みなし
このビットは、UARTICR レジスタの PEIC ビットに 1 を書き込むことによって
クリアされます。
UART フレーミング・エラー・ロウ割り込みステータス
値
説明
1
フレーミング・エラーが発生しています。
0
割り込みなし
このビットは、UARTICR レジスタの FEIC ビットに 1 を書き込むことによって
クリアされます。
UART 受信タイムアウト・ロウ割り込みステータス
値
説明
1
受信タイムアウトが発生しています。
0
割り込みなし
このビットは、UARTICR レジスタの RTIC ビットに 1 を書き込むことによって
クリアされます。
UART 送信ロウ割り込みステータス
値
説明
1
UARTCTRL レジスタの EOT ビットがクリアされている場合、送
信 FIFO レベルは UARTIFLS レジスタで設定した状態を超え
ています。
EOT ビットがセットされている場合は、すべての送信データとフラ
グの最後のビットがシリアライザから出ています。
0
割り込みなし
このビットは、UARTICR レジスタの TXIC ビットに 1 を書き込むことによって
クリアされます。
UART 受信ロウ割り込みステータス
値
説明
1
受信 FIFO レベルは UARTIFLS レジスタで設定した状態を超
えています。
0
割り込みなし
このビットは、UARTICR レジスタの RXIC ビットに 1 を書き込むことによって
クリアされます。
UART データ・セット・レディ・モデム・ロウ割り込みステータス
値
説明
1
ソフトウェア・フロー制御に使用されるデータ・セット・レディです。
0
割り込みなし
このビットは、UARTICR レジスタの DSRIC ビットに 1 を書き込むことによっ
てクリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
ビット/
フィールド
2
名称
タイプ
リセット
説明
DCDRIS
RO
0
1
CTSRIS
RO
0
0
RIRIS
RO
0
UART データ・キャリア検出モデム・ロウ割り込みステータス
値
説明
1
ソフトウェア・フロー制御に使用されるデータ・キャリア検出です。
0
割り込みなし
このビットは、UARTICR レジスタの DCDIC ビットに 1 を書き込むことによっ
てクリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART 送信可モデム・ロウ割り込みステータス
値
説明
1
ソフトウェア・フロー制御に送信可が使用されました。
0
割り込みなし
このビットは、UARTICR レジスタの CTSIC ビットに 1 を書き込むことによっ
てクリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART リング・インジケータ・モデム・ロウ割り込みステータス
値
説明
1
ソフトウェア・フロー制御にリング・インジケータが使用されまし
た。
0
割り込みなし
このビットは、UARTICR レジスタの RIIC ビットに 1 を書き込むことによって
クリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
レジスタ 12: UART マスク割り込みステータス (UARTMIS)、オフセット 0x040
UARTMIS レジスタは、マスク割り込みステータス・レジスタです。リード時、このレジスタは対応する割り込みの現在
のマスク・ステータスを示します。このレジスタへの書き込みは無効です。
ビット [3:0] は UART1 にのみ実装されています。これらのビットは UART0 と UART2 では予約されています。
UART マスク割り込みステータス (UARTMIS)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x040
タイプ: RO、リセット: 0x0000.0000
ビット/
フィールド
31:16
名称
タイプ
リセット
説明
予約
RO
0x0000
15
LME5MIS
RO
0
14
LME1MIS
RO
0
13
LMSBMIS
RO
0
12:11
予約
RO
0x0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
LIN モード・エッジ 5 マスク割り込みステータス
値
説明
1
LIN 同期フィールドの 5 番目の立ち下りエッジで、マスクされて
いない割り込み信号が送信されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの LME5IC ビットに 1 を書き込むことによ
ってクリアされます。
LIN モード・エッジ 1 マスク割り込みステータス
値
説明
1
LIN 同期フィールドの最初の立ち下りエッジで、マスクされてい
ない割り込み信号が送信されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの LME1IC ビットに 1 を書き込むことによ
ってクリアされます。
LIN モード同期ブレーク・マスク割り込みステータス
値
説明
1
LIN 同期ブレークを受信したため、マスクされていない割り込み
信号が送信されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの LMSBIC ビットに 1 を書き込むことによ
ってクリアされます。
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
ビット/
フィールド
10
名称
タイプ
リセット
説明
OEMIS
RO
0
9
BEMIS
RO
0
8
PEMIS
RO
0
7
FEMIS
RO
0
6
RTMIS
RO
0
5
TXMIS
RO
0
4
RXMIS
RO
0
UART オーバーラン・エラー・マスク割り込みステータス
値
説明
1
オーバーラン・エラーにより、マスクされていない割り込み信号が
送信されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの OEIC ビットに 1 を書き込むことによって
クリアされます。
UART ブレーク・エラー・マスク割り込みステータス
値
説明
1
ブレーク・エラーにより、マスクされていない割り込み信号が送信
されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの BEIC ビットに 1 を書き込むことによって
クリアされます。
UART パリティ・エラー・マスク割り込みステータス
値
説明
1
パリティ・エラーにより、マスクされていない割り込み信号が送信
されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの PEIC ビットに 1 を書き込むことによって
クリアされます。
UART フレーミング・エラー・マスク割り込みステータス
値
説明
1
フレーミング・エラーにより、マスクされていない割り込み信号が
送信されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの FEIC ビットに 1 を書き込むことによって
クリアされます。
UART 受信タイムアウト・マスク割り込みステータス
値
説明
1
受信タイムアウトにより、マスクされていない割り込み信号が送
信されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの RTIC ビットに 1 を書き込むことによって
クリアされます。
UART 送信マスク割り込みステータス
値
説明
1
指定された送信 FIFO レベルを超えたことにより (EOT ビットが
クリアされている場合)、または最後のデータ・ビットを送信したこ
とにより (EOT ビットがセットされている場合)、マスクされていな
い割り込み信号が送信されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの TXIC ビットに 1 を書き込むことによって
クリアされます。
UART 受信マスク割り込みステータス
値
説明
1
指定された受信 FIFO レベルを超えたことにより、マスクされて
いない割り込み信号が送信されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの RXIC ビットに 1 を書き込むことによって
クリアされます。
ビット/
フィールド
3
名称
タイプ
リセット
説明
DSRMIS
RO
0
2
DCDMIS
RO
0
1
CTSMIS
RO
0
0
RIMIS
RO
0
UART データ・セット・レディ・モデム・マスク割り込みステータス
値
説明
1
データ・セット・レディにより、マスクされていない割り込み信号が
送信されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの DSRIC ビットに 1 を書き込むことによっ
てクリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART データ・キャリア検出モデム・マスク割り込みステータス
値
説明
1
データ・キャリア検出により、マスクされていない割り込み信号が
送信されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの DCDIC ビットに 1 を書き込むことによっ
てクリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART 送信可モデム・マスク割り込みステータス
値
説明
1
送信可により、マスクされていない割り込み信号が送信されまし
た。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの CTSIC ビットに 1 を書き込むことによっ
てクリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART リング・インジケータ・モデム・マスク割り込みステータス
値
説明
1
リング・インジケータにより、マスクされていない割り込み信号が
送信されました。
0
割り込みは発生していないか、またはマスクされています。
このビットは、UARTICR レジスタの RIIC ビットに 1 を書き込むことによって
クリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
レジスタ 13: UART 割り込みクリア (UARTICR)、オフセット 0x044
UARTICR レジスタは、割り込みクリア・レジスタです。ビットに 1 を書き込むと、対応する割り込み (ロウ割り込みと
マスク割り込みがイネーブルの場合はその両方) がクリアされます。0 の書き込みは無効です。
ビット [3:0] は UART1 にのみ実装されています。これらのビットは UART0 と UART2 では予約されています。
UART 割り込みクリア (UARTICR)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x044
タイプ: RW、リセット: 0x0000.0000
ビット/
フィールド
31:16
名称
タイプ
リセット
説明
予約
RO
0x0000
15
LME5MIC
W1C
0
14
LME1MIC
W1C
0
13
LMSBMIC
W1C
0
12:11
予約
RO
0x0
10
OEIC
W1C
0
9
BEIC
W1C
0
8
PEIC
W1C
0
7
FEIC
W1C
0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
LIN モード・エッジ 5 割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの LME5RIS ビット、および
UARTMIS レジスタの LME5MIS ビットがクリアされます。
LIN モード・エッジ 1 割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの LME1RIS ビット、および
UARTMIS レジスタの LME1MIS ビットがクリアされます。
LIN モード同期ブレーク割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの LMSBRIS ビット、および
UARTMIS レジスタの LMSBMIS ビットがクリアされます。
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
オーバーラン・エラー割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの OERIS ビット、および
UARTMIS レジスタの OEMIS ビットがクリアされます。
ブレーク・エラー割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの BERIS ビット、および
UARTMIS レジスタの BEMIS ビットがクリアされます。
パリティ・エラー割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの PERIS ビット、および
UARTMIS レジスタの PEMIS ビットがクリアされます。
フレーミング・エラー割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの FERIS ビット、および
UARTMIS レジスタの FEMIS ビットがクリアされます。
ビット/
フィールド
6
名称
タイプ
リセット
説明
RTIC
W1C
0
5
TXIC
W1C
0
4
RXIC
W1C
0
3
DSRMIC
W1C
0
2
DCDMIC
W1C
0
1
CTSMIC
W1C
0
0
RIMIC
W1C
0
受信タイムアウト割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの RTRIS ビット、および
UARTMIS レジスタの RTMIS ビットがクリアされます。
送信割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの TXRIS ビット、および
UARTMIS レジスタの TXMIS ビットがクリアされます。
受信割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの RXRIS ビット、および
UARTMIS レジスタの RXMIS ビットがクリアされます。
UART データ・セット・レディ・モデム割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの DSRRIS ビット、および
UARTMIS レジスタの DSRMIS ビットがクリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART データ・キャリア検出モデム割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの DCDRIS ビット、および
UARTMIS レジスタの DCDMIS ビットがクリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART 送信可モデム割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの CTSRIS ビット、および
UARTMIS レジスタの CTSMIS ビットがクリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
UART リング・インジケータ・モデム割り込みクリア
このビットに 1 を書き込むと、UARTRIS レジスタの RIRIS ビット、および
UARTMIS レジスタの RIMIS ビットがクリアされます。
このビットは UART1 にのみ実装され、UART0 と UART2 では予約されてい
ます。
レジスタ 14: UART DMA 制御 (UARTDMACTL)、オフセット 0x048
UARTDMACTL レジスタは、DMA 制御レジスタです。
UART DMA 制御 (UARTDMACTL)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x048
タイプ: R/W、リセット: 0x0000.0000
ビット/
フィールド
31:3
名称
タイプ
リセット
説明
予約
RO
0x00000.000
2
DMAERR
R/W
0
1
TXDMAE
R/W
0
0
RXDMAE
R/W
0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
エラー時の DMA
値
説明
1
受信エラーが発生すると、μDMA 受信要求を自動的にディスエ
ーブルします。
0
受信エラーが発生しても、 μDMA 受信要求は影響を受けませ
ん。
送信 DMA イネーブル
値
説明
1
送信 FIFO 用の μDMA をイネーブルします。
0
送信 FIFO 用の μDMA をディスエーブルします。
受信 DMA イネーブル
値
説明
1
受信 FIFO 用の μDMA をイネーブルします。
0
受信 FIFO 用の μDMA をディスエーブルします。
レジスタ 15: UART LIN 制御 (UARTCTL)、オフセット 0x090
UARTLCTL レジスタは、LIN モード時の UART の動作を設定します。
UART LIN 制御 (UARTLCTL)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x090
タイプ: R/W、リセット: 0x0000.0000
ビット/
フィールド
31:6
名称
タイプ
リセット
説明
予約
RO
0x0000.00
5:4
BLEN
R/W
0x0
3:1
予約
RO
0x0
0
MASTER
R/W
0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
同期ブレーク長
値
説明
0x3
16T ビット
0x2
15T ビット
0x1
14T ビット
0x0
13T ビット (デフォルト)
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
LIN マスター・イネーブル
値
説明
1
UART は LIN マスターとして動作します。
0
UART は LIN スレーブとして動作します。
レジスタ 16: UART LIN スナップショット (UARTLSS)、オフセット 0x094
LIN モード時に同期エッジ 1 または同期エッジ 5 が検出されると、UARTLSS レジスタはフリーランニング・タイマ
値をキャプチャします。
UART LIN スナップショット (UARTLSS)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x094
タイプ: RO、リセット: 0x0000.0000
ビット/
フィールド
31:16
名称
タイプ
リセット
説明
予約
RO
0x0000
15:0
TSS
RO
0x0000
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
タイマ・スナップショット
同期エッジ 5 または同期エッジ 1 が検出されると、フリーランニング・タイマの
値を格納します。
レジスタ 17: UART LIN タイマ (UARTLTIM)、オフセット 0x098
UARTLTIM レジスタは、LIN スレーブ・モード時にビット・レートの計算に使用されるフリーランニング・タイマの現在
の値を格納します。このレジスタの値は、ビット・レートを調整してマスターのビット・レートと一致させるために、UART
LIN スナップショット (UARTLSS) レジスタの値とともに使用されます。
UART LIN タイマ (UARTLTIM)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0x098
タイプ: RO、リセット: 0x0000.0000
ビット/
フィールド
31:16
名称
タイプ
リセット
説明
予約
RO
0x0000
15:0
TIMER
RO
0x0000
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
タイマ値
フリーランニング・タイマの値を格納します。
レジスタ 18: UART ペリフェラル識別 4 (UARTPeriphID4)、オフセット 0xFD0
UARTPeriphIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART ペリフェラル識別 4 (UARTPeriphID4)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFD0
タイプ: RO、リセット: 0x0000.0000
]
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
PID4
RO
0x00
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART ペリフェラル ID レジスタ [7:0]
ソフトウェアで、このペリフェラルの存在を識別するために使用できます。
レジスタ 19: UART ペリフェラル識別 5 (UARTPeriphID5)、オフセット 0xFD4
UARTPeriphIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART ペリフェラル識別 5 (UARTPeriphID5)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFD4
タイプ: RO、リセット: 0x0000.0000
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
PID5
RO
0x00
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART ペリフェラル ID レジスタ [15:8]
ソフトウェアで、このペリフェラルの存在を識別するために使用できます。
レジスタ 20: UART ペリフェラル識別 6 (UARTPeriphID6)、オフセット 0xFD8
UARTPeriphIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART ペリフェラル識別 6 (UARTPeriphID6)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFD8
タイプ: RO、リセット: 0x0000.0000
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
PID6
RO
0x00
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART ペリフェラル ID レジスタ [23:16]
ソフトウェアで、このペリフェラルの存在を識別するために使用できます。
レジスタ 21: UART ペリフェラル識別 7 (UARTPeriphID7)、オフセット 0xFDC
UARTPeriphIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART ペリフェラル識別 7 (UARTPeriphID7)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFDC
タイプ: RO、リセット: 0x0000.0000
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
PID7
RO
0x00
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART ペリフェラル ID レジスタ [31:24]
ソフトウェアで、このペリフェラルの存在を識別するために使用できます。
レジスタ 22: UART ペリフェラル識別 0 (UARTPeriphID0)、オフセット 0xFD0
UARTPeriphIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART ペリフェラル識別 0 (UARTPeriphID0)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFE0
タイプ: RO、リセット: 0x0000.0060
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
PID0
RO
0x60
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART ペリフェラル ID レジスタ [7:0]
ソフトウェアで、このペリフェラルの存在を識別するために使用できます。
レジスタ 23: UART ペリフェラル識別 1 (UARTPeriphID1)、オフセット 0xFE4
UARTPeriphIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART ペリフェラル識別 1 (UARTPeriphID1)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFE4
タイプ: RO、リセット: 0x0000.0000
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
PID1
RO
0x00
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART ペリフェラル ID レジスタ [15:8]
ソフトウェアで、このペリフェラルの存在を識別するために使用できます。
レジスタ 24: UART ペリフェラル識別 2 (UARTPeriphID2)、オフセット 0xFE8
UARTPeriphIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART ペリフェラル識別 2 (UARTPeriphID2)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFE8
タイプ: RO、リセット: 0x0000.0018
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
PID2
RO
0x18
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART ペリフェラル ID レジスタ [23:16]
ソフトウェアで、このペリフェラルの存在を識別するために使用できます。
レジスタ 25: UART ペリフェラル識別 3 (UARTPeriphID3)、オフセット 0xFEC
UARTPeriphIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART ペリフェラル識別 3 (UARTPeriphID3)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFEC
タイプ: RO、リセット: 0x0000.0001
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
PID3
RO
0x01
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART ペリフェラル ID レジスタ [31:24]
ソフトウェアで、このペリフェラルの存在を識別するために使用できます。
レジスタ 26: UART PrimeCell 識別 0 (UARTPCellID0)、オフセット 0xFF0
UARTPCellIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART PrimeCell 識別 0 (UARTPCellID0)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFF0
タイプ: RO、リセット: 0x0000.000D
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
CID0
RO
0x0D
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART PrimeCell ID レジスタ [7:0]
ソフトウェアに、標準のクロス・ペリフェラル識別システムを提供します。
レジスタ 27: UART PrimeCell 識別 1 (UARTPCellID1)、オフセット 0xFF4
UARTPCellIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART PrimeCell 識別 1 (UARTPCellID1)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFF4
タイプ: RO、リセット: 0x0000.00F0
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
CID1
RO
0xF0
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART PrimeCell ID レジスタ [15:8]
ソフトウェアに、標準のクロス・ペリフェラル識別システムを提供します。
レジスタ 28: UART PrimeCell 識別 2 (UARTPCellID2)、オフセット 0xFF8
UARTPCellIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART PrimeCell 識別 2 (UARTPCellID2)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFF8
タイプ: RO、リセット: 0x0000.0005
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
CID2
RO
0x05
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART PrimeCell ID レジスタ [23:16]
ソフトウェアに、標準のクロス・ペリフェラル識別システムを提供します。
レジスタ 29: UART PrimeCell 識別 3 (UARTPCellID31)、オフセット 0xFFC
UARTPCellIDn レジスタはハード・コードされており、フィールドの値はリセット値を特定します。
UART PrimeCell 識別 3 (UARTPCellID3)
UART0 ベース: 0x4000.C000
UART1 ベース: 0x4000.D000
UART2 ベース: 0x4000.E000
オフセット: 0xFFC
タイプ: RO、リセット: 0x0000.00B1
ビット/
フィールド
31:8
名称
タイプ
リセット
説明
予約
RO
0x0000.00
7:0
CID3
RO
0xB1
予約ビットの値はソフトウェアで使用しないでください。将来の製品との互換性の
ため、予約ビットの値はリード･モディファイ･ライト処理から保護する必要があり
ます。
UART PrimeCell ID レジスタ [31:24]
ソフトウェアに、標準のクロス・ペリフェラル識別システムを提供します。

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