2．2 CMOSプロセス

２．２ CMOS基本ゲート
論理ゲート(Logic)をMOSFETで組み立
てる方法
CMOS
CMOS = Complementary MOS
• p-ch MOSFETとn-ch MOSFETを集積化できる製造技術
• p-ch MOSFETとn-ch MOSFETを使用する回路方式
2
電源ラインの表記について
CMOS LSIでは、電源ラインをVDD, VSSと表記する慣習がある。
VDD
VDD
（論理値=1）
2.5V
回路
GND
5.0V
回路
2.5V
VSS
アナログ回路
VSS = GND
（論理値=0）
ディジタル回路
電位は相対値なので、どの電位を基準(GND)と置いてもよいが、
ディジタル回路では、VDD > 0, VSS = 0 （電源のマイナス側を基準）
アナログ回路では、 VDD = -VSS ＝ 0 （電源の±中央を基準）
とすることが多い
3
MOSFETのスイッチ機能
p-ch
n-ch
3端子表記
4端子表記
スイッチ
（G = 0）
スイッチ
（G = 1）
4
LSIで使用する基本論理ゲート
組み合わせ回路
1段ゲート
2段ゲート
順序回路
ラッチ
フリップフロップ
5
インバータ
Truth table
IN
0
1
Symbol
OUT
1
0
Schematic
p-ch
n-ch
スイッチで、出力端子と
VDD/GND の接続を切り替える
6
出力論理レベルの制限
電位差がないので
ONにならない
p-ch MOSFETはVDD出力専用
p-ch
n-ch
電位差がないので
ONにならない
n-ch MOSFETはGND出力専用
7
CMOSロジックの一般形
VDD
IN1
PUN
Pull-up Network
OUT
IN2
Pull-down Network
PDN
GND
Pull-up Network: VDDを出力するp-ch MOSFETスイッチ回路
Pull-down Network: GNDを出力するn-ch MOSFETスイッチ回路
8
2入力スイッチ回路
p-ch MOSFETによるPUN
n-ch MOSFETによるPDN
9
2入力NAND（準備）
Symbol
Truth table
A
0
0
1
1
B Y
0 1
1 1
0 1
1 0
ド・モルガンの定理
Y AB
 AB
p-ch MOSFET で表す
n-ch MOSFET で表す
先ず、2つの形式の論理式を求めておく
各変数の否定から成る式
各変数が否定されていない式
10
2入力NAND（完成）
Y
AB
PUN
AB
PDN
PUN
A=0 OR B=0
ならY=1
PDN
A=1 AND B=1
ならY=0
PUNとPDNを結合
11
2入力NOR（準備）
Symbol
Truth table
A
0
0
1
1
B Y
0 1
1 0
0 0
1 0
ド・モルガンの定理
Y  AB
AB
p-ch MOSFET で表す
n-ch MOSFET で表す
12
2入力NOR（完成）
AB
AB
PUNとPDNを結合
13
ANDとOR
n-ch MOSFETでPDN
AB  A  B
n-ch MOSFETでPDN
A  B  AB
p-ch MOSFETでPUN
p-ch MOSFETでPUN
CMOS論理ゲートではANDとORを構成できない
CMOS論理ゲート2段なら
実現可能
14
入力数を増やす方法
PUN
Y  ABCD
 A BCD
PDN
入力数が多いとn-ch
MOSFETが直列となっ
て、GNDへ電流が流れ
にくくなるため、動作速
度が遅くなる
※ 入力数は4あたりを限度とする
15
8入力NAND
8入力NAND
Y  A BCDE FG H
 (A  B  C  D)  (E  F  G  H)
 A BCD  E FG H
ド・モルガンの定理
＝
（注） 8入力NANDはNAND+NOR+NOTの3段ゲート
16
8入力AND
8入力AND
Y  A BC DE FG H
 (A  B  C  D)  (E  F  G  H)
 A BC D  E  FG  H
ド・モルガンの定理
＝
（注） 8入力ANDはNAND+NORの2段ゲート
17
ゲート段数と伝搬遅延時間
• 論理ゲートに論理値を入力してから、演算
結果が出力されるまでにかかる時間を伝
搬遅延時間（Propagation Delay）と呼ぶ
• ゲート1段の伝搬遅延時間を td とすると K
段の論理回路(Logic)では、
論理回路全体の伝搬遅延時間
 K  td
18
ゲート段数の数え方
1. MOSFETの各入力端子から出力端子ま
でに、MOSFETのゲート電極を通過する
かを数える
2. 一番大きい通過回数を段数とする
MOSFETのゲートに電圧を加えてからスイッチが
ON/OFFするまでに一定の時間がかかるため。
遅延時間の原因と詳細な解析法は、第7章で解説
する。
19
3入力複合ゲート AND-NOR（１）
Z  (A  B)  C
MOSFET 10個
(4)
(2)
(4)
＝
ゲート段数＝3段
NAND, NORによる表現
直接MOSFETで表現（次ページ）
20
3入力複合ゲート AND-NOR（２）
Y  (A  B)  C
 A BC
ド・モルガンの定理
 (A  B)  C
MOSFET 6個，ゲート段数 1段
VDD
A
B
(A  B)  C
C
結合
(A  B)  C
21
3入力複合ゲート OR-NAND（１）
Y  (A  B)  C
MOSFET 10個
(4)
(2)
(4)
＝
ゲート段数＝3段
NAND, NORによる表現
直接MOSFETで表現（次ページ）
22
3入力複合ゲート OR-NAND（２）
Y  (A  B)  C
 ABC
ド・モルガンの定理
MOSFET 6個，ゲート段数 1段
 (A  B)  C
(A  B)  C
結合
(A  B)  C
23
小テスト予告
• 論理式の演算を行う1段のCMOS回路を描ける
ようにしておくこと
– 例
Z A∙B C∙D
（AOI22）
Z
A B · C D
（OAI22）
Z
A B C ·D
（OAI31）
• CMOSロジックの段数とトランジスタ数を求めら
れるようにしておくこと
– 例
Z A B C D E F G H
Z A B C D E F G H
24

Download Report