Datasheet Verification Compiler 業界最高水準の各種検証技術を 1 つの製品に統合 概要 主な利点 Verification Compiler は、 最 先 端 の SoC デザインの機能検証に必要なソフト ▶ 5 倍のパフォーマンス ウェア機 能、テクノロジ、メソドロジ、 VIP を オ ー ル イン ワ ン で 提 供 しま す （図 1）。 Verification Compiler は、ネイティブ・ ローパワー、X 値伝播、プランニング、 カバレッジ、検 証管 理を含むすべての シミュレーション・フローを 全 面 的に サポートします。またPower-Aware Debug や HW/SW Debug など、業界最先端の デバッグ・フローもサポートしています。 さらに、先進のローパワー・スタティック・ チェック、 フォーマル 検 証、 クロック ・チェック、 ドメイン・クロッシング（CDC） アドバンスト・リントなどシノプシスの 次 世 代 スタティック/ フォーマル 検 証 テクノロジも利用できます。Verification Compilerでは、シミュレーションおよび デバッグ・フローにおいてシノプシスの すべての次世代検証用 IP を利用できます （図 5 参照）。 こうした高度な統合により、Verification Compiler は最大 5 倍のパフォーマンス と 3 倍 の 生 産 性、 そしてデバッグ 効 率 の 大 幅 な 向 上を 実 現しま す。 さらに、 シミュレーション、スタティック/ フォー マル検証、デバッグの 3 種類の機能を同 時並行で利用できる柔軟なライセンス・ モデルの採用により、コンカレント検証 もサポートしています。 ─ スタティック / フォーマル検証のパフォーマンスが 3 ∼ 5 倍に向上 ─ 制約条件付きシミュレーションの実行時間が 1/4 に短縮 ─ コンパイルの TAT が 10 倍以上に向上 ─ ネイティブ・ローパワー・シミュレーションのパフォーマンスが 2 倍に向上 ─ 検証用 IP（VIP）のパフォーマンスが 2 倍に向上 ─ Siloti とのネイティブ統合により、デバッグ・フローのパフォーマンスが 2 ∼ 4 倍に 向上 ▶ 次世代テクノロジ ─ 高度なスタティック / フォーマル検証 ─ 次世代 VIP ─ ネイティブ・ローパワー・シミュレーションと X 値伝播シミュレーションを完全に統合 ─ 検証プランニングおよびマネジメント ─ 高度なマルチドメイン・デバッグ ▶ デバッグ効率の向上 ─ 使い易い Verdi インターフェイスをベースにした高度なマルチドメイン・デバッグ • HW/SW Debug、Testbench Debug、Transaction Debug、Protocol/ Power-Aware Debug ─ オープンで高い拡張性。一貫性のある解析機能と共通のルック & フィール ─ 革新的なカバレッジ・デバッグ自動化 ─ シングル・コンパイルによる高い効率 ▶ 3 倍の生産性 ─ Verification Compiler の 3 種 類 の テクノロジ（シミュレーション、デバッグ、 フォーマル/スタティック検証）を個別 Verification Compiler プランニング&カバレッジ デバッグ に利用可能なコンカレント検証 ─ 業界のベスト・プラクティスに基づく コンカレント検証メソドロジ スタティック フォーマル シミュレーション ─ 各検証テクノロジのネイティブ統合 VIP、モデル、データベース 図1：Verification Compiler Verification Compiler 業界最高水準の各種検証技術を 1 つの製品に統合 1 図2：対話型のテストベンチ・デバッグ 主なテクノロジ ─ 先進のカバレッジ・プラン管理、解析、除外マネージャ ─ オープン VIA アプリ ▶ 次世代のスタティック / フォーマル検証 ▶ シミュレーション ─ 先進のローパワー・スタティック検証 ─ 高速、大容量のシミュレーション ─ 次世代のモデル / プロパティ・チェック ─ ネイティブ・ローパワー ─ SoC コネクティビティのフォーマル・チェック ─ X 値伝播 ─ C から RTL へのトランザクション等価性チェック ─ RTL から RTL へのシーケンシャル等価性チェック ▶ VIP ─ 高度なクロックドメイン・クロッシング（CDC）・チェック ─ シノプシスのすべての VIP ▶ デバッグ ─ 次世代の SystemVerilog アーキテクチャ・タイトル ─ テスト・スイートと開発キット ─ 業界をリードする Verdi デバッグ環境をベースに開発 3 ─ Power-Aware Debug 、 HW/SW Debug 、 AMS ▶ カバレッジ （Advanced Mixed Signal）/Interactive Debug など ─ RTL、ゲート・レベル、C/C++フォルト挿入 最先端の SoC デバッグ（図 2） ─ 先進のカバレッジ解析、プランニング、実行管理 ─ トランザクション・レベル・デバッグおよびプロトコル・ アナライザ TCL インターフェイス セーブ/リストア ローパワー フォーマル・プロパティ チェック コマンド インターフェイス GUI + 回路図 CDCチェック アドバンスト リント FSM解析 カスタム レポート 最適化された設計データベース LP DB クロック DB テスト DB 拡張 DB 統一された論理データベース 統一されたハードウェア推論 Verilog、VHDL、SV、.lib、UPF、SDC、… 図3：次世代のスタティック/フォーマル検証 2 Verification Compiler 業界最高水準の各種検証技術を 1 つの製品に統合 主な統合機能 コンカレント検証 ▶ シミュレーションとデバッグの統合 今日の SoC 検証フローでは、地理的に離れた複数のチームが ─ 統一されたコンパイル：コンパイル動作の一貫性、コン パイル・オーバーヘッドを 35% 削減、デバッグ・モードの シミュレーション速度が 2 倍に向上 ─ Siloti と の ネ イティブ 統 合、 イン クリメン タル KDB、 Verdi によるカバレッジ解析、AMS の統合 ▶ シミュレーションとスタティック / フォーマル / カバレッジの統合 ─ 異なるエンジン間でコンパイルを統一し、一貫性のある サポートおよびコンパイルのオーバーヘッド削減を実現 ─ フォーマル・カバレッジ・コンバージェンス：セットアップ、 カバレッジ・データベース、レポート機能を統一 ─ 到達可能な状態の解析と除外を自動化 ─ Certitude とのネイティブ統合：シンプルなシングル・ ステップの利用モデル、共通の言語サポート、すべての シミュレーション・テクノロジをシームレスにサポート、 実行時の性能を最適化 ─ ス タティック / ダイナミック CDC チェックの 自 動 化、 ス タ ティック / フォ ーマル お よ び Certitude に 対 す る 様々な検証テクノロジを同時並行で遂行しています。さらに、 検証フローの特定の段階では、特定の検証テクノロジに使用が 集中します。こうしたことが、検証生産性やコスト、開発期間 の足かせになっています。このようなボトルネックを解消する ため、 Verification Compiler は 1 ライセンスにつき 3 つの 独立したキーを用意しています。ひとつですべてのスタティック / フォーマル検証テクノロジを使用できるキー、ひとつですべての シミュレーション関連テクノロジ（すべての検証用 IP を含む）を 使用できるキー、ひとつですべてのデバッグ・テクノロジを使用 できるキーです。これら 3 種 類のキーは、1 人のユーザーが コンカレントに使用して自身の生産性を高めることもできる ほか、同じ社内の別ユーザーが個別に使用することもできます （図 4）。 こうした柔軟性により、設計チームは複数の異なる検証機能を 同時に実行し、検証効率を格段に向上させることができます。 ▶ 利点 ─ 複数のユーザーが検証フローの別々のステージを同時に 進行可能 Execution Manager のサポート、 マル チ・フォルト・ ─ 先進の統合検証フローに必要な要素をすべて提供 シミュレーションによるフォルト伝播 ─ 検証機能の柔軟な導入が可能 ▶ シミュレーションと VIP の統合 ─ 高性能 VIP モデル：シミュレーション性能が最大となる よう に 制 約 条 件 と コ ード を 最 適 化 。 最 適 化 さ れ た Verification Compiler の一般提供は、2014 年 12 月を予定し ています。詳細は、以下をご参照ください。 www.synopsys.com/vc デバッグ機能 ─ 各種シミュレーション・テクノロジを標準でサポート： コンパイル済み IP、検証プラン、カバレッジ・クロージャ 検証プランニング ─ Execution Manager のサポートとカバレッジ・コンバー ジェンス機能を内蔵 検証 環境 ▶ スタティック / フォーマルと VIP とカバレッジの統合 ─ Certitude とのフォーマル・エンジンの統合 スタティック フォーマル デバッグ シミュレーション & VIP カバレッジ 図4：生産性を3倍に高めるコンカレント検証 Verification Compiler 業界最高水準の各種検証技術を 1 つの製品に統合 3 シミュレーション ・ネイティブ・ローパワー ・X 値伝播 ・ローパワー・アサーション / カバレッジ ・高速シミュレーション ・強力な制約ソルバ ・分割コンパイル技術 ・コンパイル済み IP（PIP） ・動的再構成 ・セーブ / リストア ・マルチコア（DLP/ALP） ・プロファイリング・テクノロジ ・Execution Manager* ・Congruent モードのシミュレーション ・AMS テストベンチ機能 ・SystemC シミュレーション ・Virtualizer との統合 ・UVM TLM/SC アダプタ ・UVMGEN/UVM RALGEN カバレッジ / プランニング ・Verification Planner ・統一されたカバレッジ報告機能 ・カバレッジ解析 ・対話型のカバレッジ・プラン作成 ・高度なカバレッジ・プラン管理 ・カバレッジ除外マネージャ ・フォーマル・ベースの到達不能性解析 ・RTL フォルト挿入 ・ゲート・レベル・フォルト挿入 ・C/C++フォルト挿入 * アドバンスト・メソドロジ・サービスのみ スタティック / フォーマル ・5 倍のパフォーマンスと容量 ・ローパワー・スタティック・チェック ・高位等価性チェック * ・フォーマル・プロパティ・チェック ・SoC 構造チェック ・CDC チェック ・アドバンスト・リント ・シーケンシャル等価性チェック デバッグ ・消費電力を考慮したデバッグ ・HW/SW デバッグ ・対話型のテストベンチ・デバッグ ・メソドロジ（UVM/OVM/VMM）を考慮した デバッグ ・制約条件の対話型解析およびデバッグ ・トランザクション・レベル・デバッグ ・X 値伝播デバッグ ・AMS デバッグ ・オープン VIA アプリ ・自動可視化 ・ゲート・レベル ECO デバッグ ・相関エンジン ・アサーション評価エンジン 検証用 IP ・すべての検証用 IP（AMBA、PCIe、USB、 Ethernet、MIPI、HDMI、SATA、I2S、I2C…） ・プロトコル・アナライザ ・次世代 SV VIP アーキテクチャ ・プロトコル検証プラン ・テスト・スイート 図5：完全な検証フローを構築するVerification Compilerの次世代テクノロジ 日本シノプシス合同会社 〒158-0094 東京都世田谷区玉川2-21-1 二子玉川ライズ オフィス 〒531-0072 大阪府大阪市北区豊崎3-19-3 ピアスタワー13F TEL.03-6746-3500 (代) FAX.03-6746-3535 TEL.06-6359-8139(代) FAX.06-6359-8149 © Synopsys, Inc. All rights reserved.Synopsysは、米国およびその他の国におけるSynopsys, Inc.の商標です。 シノプシスの商標一覧は、http://www.synopsys.com/Company/Pages/Trademarks.aspx をご参照ください。その他の名称は、各社の商標または登録商標です。 07/14.RD.CS4628.
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