SOCの低消費電力設計技術の 課題と解決策 －設計生産性向上との両立に向けて－ 設計生産性向上との両立に向けて 2010年 1月 29日 JEITA半導体技術ロードマップ専門委員会（STRJ） 設計ワ キンググル プ （WG1）委員 設計ワーキンググループ パナソニック（株）セミコンダクター社 隅谷 三喜夫 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 発表内容 ◆ITRSとSTRJ ◆STRJ WG1のミッション・メンバー・活動史 WG1のミッション メンバ 活動史 ◆SOCの低消費電力設計技術の課題と解決策 ◆まとめ（簡易版ロードマップ） EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 発表内容 ◆ITRSとSTRJ ◆STRJ WG1のミッション・メンバー・活動史 WG1のミッション メンバ 活動史 ◆SOCの低消費電力設計技術の課題と解決策 ◆まとめ（簡易版ロードマップ） EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 ITRSとは？ ITRS とは？ • International Technology Roadmap for Semiconductorsの略 • 国際的な半導体（製造）技術のロードマップ – 物理的な法則や材料によって明確に定義される限界に対して、 いかに目標達成するか – 北米、欧州、アジアの各極協力 – 日本はJEITA半導体技術ロードマップ専門委員会(STRJ) が対応 • 向 向こう15年間にわたって、達成すべき定量的目標 う 年間 わ 、達成す き定量的目標 （Requirement）と課題解決策（Solution）を技術項目毎に明示 • 2年毎の奇数年に改訂。偶数年に小修正。 • 2009年版（改訂版）が公開 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 ITRSと ITRS とSTRJ 1998 1999 2000 2001 2002 2003 2004 2005 2006 2007 2008 2009 1990 1991 1997NTRS Europe Japan Korea Taiwan USA SIA Roadmap ITRS MicroTech 2000 Workshop Report 1992NTRS 1994NTRS 2002 Update 1998 Update 1999 ITRS 2006 Update 2003 ITRS 2000 Update 2007 ITRS 2004 Update 2001 ITRS 2008 Update 2005 ITRS 2009 ITRS STRJ1998年発足 1999 2000 2001 2002 2003 200４ 2005 2006 2007 2008 STRJ報告 STRJ報告 STRJ報告 STRJ報告STRJ報告STRJ報告 STRJ報告 STRJ報告 STRJ報告STRJ報告 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 ITRSの構成と ITRS の構成とSTRJ STRJとの対応 との対応 ITRS JEITA 半導体技術ロードマップ 専門委員会(STRJ) Introduction Grand Challenges ORTC Overall Roadmap Technology Characteristics 各技術 System Drivers Design Test and ATE PIDS FEP Asm. and Pkg. ・ ・ EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 WG1 WG2 WG6 WG3 WG7 ・ ・ System Drivers章 Drivers章 製造技術および設計技術をドライブするLSI商品を定義 ITRS Design System Drivers …… SoC Consumer Portable Consumer S i Stationary MPU Overall System-level AMS Logic/Ckt/Phy Verification Networking E-Memory Test DFM Driver毎に整理 毎に整理 設計工程毎に整理 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 Design章 Design 章 ～設計技術のロードマップ～ General Challenges シリコン複雑度とシステム複雑度への対応 Productivity Power DFM Interference Reliability Key Design Challenges ５つの大きな課題 Mapping System design Logic/circuit Physical D Design verification Design Test 目標を定量化するための枠組み（＝設計工程） EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 DFM 発表内容 ◆ITRSとSTRJ ◆STRJ WG1のミッション・メンバー・活動史 WG1のミッション メンバ 活動史 ◆SOCの低消費電力設計技術の課題と解決策 ◆まとめ（簡易版ロードマップ） EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 WG1(設計 WG1( 設計WG) WG)のミッション のミッション ◆国際活動 ： ITRSのSystem Drivers章とDesign章を担当 – System y Drivers章 章 • ITRSの全ての技術分野をドライブするLSI商品を定義 – Design章 • 設計技術に対する将来課題と課題解決策の提示 技 来 解 策 提 ◆国内活動 – SOC構造･規模を時間軸で定量化し SOC構造･規模を時間軸で定量化し、ロードマップ検討の基礎として提示 ロードマップ検討の基礎として提示 – 設計技術課題（「設計生産性」や「消費電力」の観点）を時間軸で定量評 価し、解決策を提案（ロードマップ作成） ◆期待される効果 – ITRSロードマップのSOC設計に与える影響を定量化し、発信 – ITRSロードマップ見直しのきっかけをつくる – 設計技術革新（EDA技術）の加速を支援（EDAベンダへのメッセージ） EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 WG1のメンバー WG1 のメンバー(2008 (2008年度） 年度） 隅谷 三喜夫（リーダ） パナソニック 松崎 正己（サブリーダ） 富士通マイクロエレクトロニクス 樋渡 有（国際担当） 東芝 柏木 治久（国際担当） 半導体理工学研究センター 半導体理工学研究センタ 豊田 忠雄（幹事） シャープ 中山 勝敏 ルネサステクノロジ 澁谷 洋志 ＮＥＣエレクトロニクス 森井 一也 三洋半導体 唐澤 純一 セイコーエプソン プ 柿本 勝 浅井 山本 石橋 浅田 斎藤 朝重 小野 今井 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 ソニ ソニー 健史 ローム 一郎 郎 ロームグループＯＫＩセミコンダクタ 孝一郎 ルネサステクノロジ ルネサステクノ ジ 善己 富士通マイクロエレクトロニクス 利忠 東芝 浩喜 パナソニック 信任 ジーダット 正治 大阪大学 WG1の活動史 WG1 の活動史（2004 2004年度以降） 年度以降） 国内活動内容 SOC設計生産性ロードマップの策定 2004年度 2005年度 ・ロードマップ策定のためのSOCモデル設定 ・システム/アーキ分野の課題抽出と解決策提案 SOC設計技術ロードマップの見直し ・SLD,L/C/P,Verification,DFMの4分野で重要な技術課題の明示と解決策の提案 設計遅れ要因変化の分析と提言 2006年度 ・設計遅れ要因変化（3年間）の分析と課題解決策提言 DFMのSOC設計への影響考察 ・SOC設計へのばらつきの影響の考察(パス遅延ばらつき評価モデルの構築) SOC設計へのばらつきの影響の考察(パス遅延ばらつき評価モデルの構築) SOC設計技術ロードマップの詳細化/定量化 2007年度 ・論理検証と物理設計の２分野で「設計生産性向上」の観点でロードマップを 詳細化/定量化 SOCの低消費電力設計技術の課題と解決策 2008年度 ・最近のア キトレンドに基づくSOCモデルの見直しと消費電力トレンドの再計算 ・最近のアーキトレンドに基づくSOCモデルの見直しと消費電力トレンドの再計算 ・設計生産性に対する低消費電力設計技術の課題と解決策のロードマップ作成 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 発表内容 ◆ITRSとSTRJ ◆STRJ WG1のミッション・メンバー・活動史 WG1のミッション メンバ 活動史 ◆SOCの低消費電力設計技術の課題と解決策 ◆まとめ（簡易版ロードマップ） EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 2008年度国内活動 2008 年度国内活動 「ＳＯＣの消費電力」をテーマに活動 ■具体的活動内容 ・最近のアーキテクチャトレンドに基づく、 Consumer Portable SOCモデルの見直し ・新SOCモデルに基づく消費電力トレンドの計算 ・設計生産性に対する低消費電力設計技術の 課題と解決策のロードマップとしての整理 見直し前(ITRS2008)の Consumer Portable SOCモデル と消費電力トレンド Figure 6 SoC Power Trends 【参考】過去の消費電力に関する活動内容 4,000 ・2003年度：設計TFで低電力SOCの消費電力を見積もり ・2005年度：設計WGで設計TFの見積もり式を用いて Consumer Portable SOCで消費電力を見積もり ・2006年度：Consumer Stationary SOCで消費電力を見積もり ・2007年度：消費電力設計技術の物理設計工程の 2007年度 消費電力設計技術の物理設計工程の 設計生産性への影響を定量化 3,000 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 Power [m mW] 3,500 2,500 2,000 1,500 1,000 500 0 2007 2008 2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 2021 2022 Trend: Memory Static Power Trend: Memory Dynamic Power Requirement: Dynamic plus Static Power Trend: Logic Static Power Trend: Logic Dynamic Power Consumer Portable SOC SOCモデルの見直し モデルの見直し ■最近の技術動向を調査・ヒアリングし、 SOCモデルのアーキテクチャ構造と数値パラメータを見直し SOCモデルのア キテクチャ構造と数値パラメ タを見直し アーキテクチャ構造 数値パラメータ 見直し前 PE-1 PE-2 Main Prc. … PE-n 面面積積 面積 面積 Die DieSize： Size： 49mm2(一定) 49mm2(一定) 面積オーバーヘッド：28%(一定) 面積オーバーヘッド：28% 面積オ バ ッド：28% ((一定) 定) オ バヘッ オー バ ド：I/O、アナログ、電源系 ド I/O アナログ 電源系 Memory オーバ ヘッド：I/O、アナロ グ、電源系 Main MainProcessor Processor 回路規模： 回路規模： 一定 一定 搭載個数： 搭載個数： １個（一定） １個（一定） 1M Gate Logic、512kbit Memory 1M Gate Logic、512k bit Memory Peripherals Processing ProcessingEngine Engine（PE） （PE） 回路規模： 回路規模： 見直し後 PE 1 PE-1 見直し後 見直し前 一定 一定 250k Gate Logic、64k bit Memory 250k Gate Logic、64k bit Memory PE 2 PE-2 Main Prc. Main Prc. Main Prc Prc. Main Prc Prc. … PE PE-n 搭載個数： 搭載個数： 面積条件が許す最大個数搭載 面積条件が許す最大個数搭載 Main MainMemory Memory 容量： 容量： Main Memory Peripherals PE数に比例 PE数に比例 PE当たり 1M bit PE当たり 1M bit Peripherals Peripherals p SoC外とのインタ S C外とのインタ フ フェース用回路 ス用回路 SoC外と のインタフェース用回路 I/O回路はオー バヘッ ドに含む I/O回路は オーバ ヘッドに 含む 回路規模： 回路規模： 1M 1MGate(一定) Gate(一定) EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 DDieieSize ： S iz e： 49 m m 2 (20 08 8)か )か らら4 44 4m m mm2(202 3)へ 4 9m m 2(2 00 2 (2 023 )へ縮縮小小 面面積積オオーーババーーヘヘッド ： ッ ド： 008 8)か ))か らら9 9%%((20 23)へ ) )へ縮縮小小 28 % ((2(200 2 8% (2 023 MMain ainProcessor Processor 回 路 規模 ： 回路規模： 一定 一定 1M G a te L o g ic、5 1 2 kb it M e m o ry 1 M G ate L o gic、 5 12 kb it M em o ry 搭 載 個 数 ： マ ル チ コア の ト レ ンド を 反 映 搭 載 個 数 ：マ ル チ コ ア の ト レ ン ド を 反 映 1-4(20 08 )か ら 10 -14 (2 023 )へ 増 加 1 -4 (2 00 8)か ら10 -14(20 23)へ 増 加 見直し内容 ・Main Processor搭載個数 →マルチコア化の トレンド反映 ・Die Sizeと面積ｵｰﾊﾞｰﾍｯﾄﾞ 面積ｵ ｯ も見直し 消費電力トレンドの再計算 ■新SOCモデルに基づき、消費電力トレンドを再計算 ■エコロジーへの対応として 消費電力の要求値を半減（1W→0 5W） ■エコロジーへの対応として、消費電力の要求値を半減（1W→0.5W） 再計算後も消費電力は要求値を大幅未達 → 設計技術の革新による低消費電力化が急務！！ ■消費電力トレンド 消費電力 ン 見直し後 見直し前 4,500 4 000 4,000 3 ,5 0 0 3,500 3 ,0 0 0 3,000 Power [mW] Power [mW] F ig u r e 6 S o C P o w e r T r e n d s 4 ,0 0 0 2 ,5 0 0 2 ,0 0 0 1 ,5 0 0 2,500 2,000 1,500 1 ,0 0 0 1,000 500 500 0 0 2007 2 0 08 2009 2010 2 01 1 2012 2013 20 1 4 T r e n d : M e m o r y S ta tic P o w e r T r e n d : M e m o r y D y n a m ic P o w e r R e q u ir e m e n t : D y n a m i c p l u s S t a t i c P o w e r 2015 2 0 16 2 01 7 2018 2 01 9 T r e n d : Lo g ic S t a t ic P o w e r T r e n d : L o g i c D y n a m ic P o w e r 20 2 0 2021 要求値との ギャップ拡大 2 0 22 2008 要求値 2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 Trend: Memory Static Power Trend: Logic Static Power Trend: Memory Dynamic Power Trend: Logic Dynamic Power Requirement: Dynamic plus Static Power Figure SYSD6 SOC Consumer Portable Power Consumption Trends EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 2021 2022 低消費電力設計とは？ 消費電力 = 1/2・α・ CLVdd2 f + α・Vdd Icell f + Vdd・ Ileakage + Vdd・ IDC スイッチング電力 貫通電力 Dynamic Power リーク電力 DC電力 Static Power ■消費電力を下げるということは ・無駄な動作を削減する ・無駄に速い部分を遅くする ■具体的には α: 動作率 CL : 負荷容量 Vdd : 電源電圧 f ： 動作周波数 Icell： セル内貫通電流 Ileakage : Leak電流 IDC: 定常電流 ・Dynamic y Power削減のために → 負荷容量を削減する、信号の振幅を小さくする、電源電圧を低くする、 動作率を下げる、動作周波数を下げる ・ Static Power削減のために → Vthを高くする、電源電圧を低くする、電源を遮断する EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 設計生産性との両立が必要 ■消費電力トレンド 4,500 4,000 3,500 Power [mW W] ■消費電力の要求値とのギャップを埋めるためには 様々な低消費電力設計技術を駆使する必要あり 3,000 2,500 2,000 1,500 1,000 500 消費電力削減のために ・負荷容量を削減する 負荷容量を削減する ・信号の振幅を小さくする ・動作率を下げる ・Vthを高くする ・電源電圧を低くする ・動作周波数を下げる ・電源を遮断する 低消費電力設計技術 0 ・小チップ面積 小チップ面積、小トランジスタ 小トランジスタ ・メモリービット/ワード線の小振幅化 ・クロックゲーティング技術 ・マルチVt手法 ・基盤バイアス制御 バ ・マルチ電圧手法 ・ＤＶＦＳ、ＡＶＳ ・電源遮断技術 電源遮断技術 2008 2009 2010 2011 2012 2013 2014 2015 2016 2017 2018 2019 2020 Trend: Memory Static Power Trend: Logic Static Power Trend: Memory Dynamic Power Trend: Logic Dynamic Power Requirement: Dynamic plus Static Power 2021 Figure SYSD6 SOC Consumer Portable Power Consumption Trends ■そのため低消費電力設計は複雑化し、設計生産性への悪影響が増加 設計生産性に対する低消費電力設計技術の 課題と解決策のロードマップとしての整理 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 2022 技術説明「クロックゲーティング」 ■設計技術概要 ・動作していない回路のクロック供給を停止する 技術 ・予めレジスタの入力が変化しないと分かって いる場合にそのレジスタへのクロック供給を 部分的に止めたり（ロ カルクロックゲ ティ 部分的に止めたり（ローカルクロックゲーティ ング），休止しているブロックへのクロック供給 を止める（グローバルクロックゲーティング） ことで消費電力を削減する ■効果 出典：EDN Japan 「低消費電力LSIの設計技術」 http://www.ednjapan.com/issue/2007/09/u3eqp30000014qs1.html ・動作時のスイッチング電力の削減 ■設計複雑度（生産性への影響） ・グリッチ伝播防止用ラッチやテスト容易化の ための付加回路など回路追加が必要 ・最適な形で如何にクロックをゲーティングするか 最適な形で如何にクロ クをゲ ティングするか ・クロックゲート回路の故障検出率をいかに あげるか など 出典：EDSF2006技術動向セミナー 「サブ100ナノメータSOCで低消費電力設計を成功させる」 http://www.edsfair.com/2006/special/pdf/tokusetsu26-1.pdf EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 技術説明「基板バイアス制御」 ■設計技術概要 ・製造仕上りに応じて、基板バイアスを制御 して閾値電圧（Vth）を最適化する技術 ・「速度に余裕があれば極力Vthを高めて リーク電流を抑える」との考えに基づき、 消費電力を抑える ■効果 ・動作時のリーク電力の削減 ■設計複雑度（生産性 の影響） ■設計複雑度（生産性への影響） ・「速度余裕（製造仕上がり）を計測し、 基板バイアスを制御する機構」の組込み に伴う回路複雑度 増加（同機構を に伴う回路複雑度の増加（同機構をチップ プ 外に設置した場合は、テストやシステム設計 にも影響） ・基板バイアス制御の効果を最大化するため 基板バイアス制御の効果を最大化するため のセル配置及びクロックツリー生成 ・基板バイアス制御によるクリティカルパス 変動を考慮したAt Speedテスト など 基板バイアス電圧 を生成する電源 回路。 基板バイアス生成回路 チップ内蔵、チッ プ外の２通りの実 現方法あり。 論理機能の本体 部分。 各論理セルは電 源アイランド内に 配置される。 A B C D 基板バイアス電圧 板 電 は電源アイランド 毎に調整する 電源アイランドへ の基板バイアス電 圧を決定する回 路。 決定要素は、製 造後の測定結果（ 速度、リーク電流 ）及びチップ内の 動作モードである 。 チップ内蔵、チッ チップ内蔵 チッ プ外の２通りの実 現方法あり。 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 基板バイアスを決定する回路 ① 遅延測定用信号及び 動作モード判定信号 ②電源モード信号 ③基板バイアス制御電源 ④電源アイランド 技術説明「電源遮断（パワーゲーティング）」 ■設計技術概要 ・休止中のブロックへの電源供給を遮断する ことによりリーク電力を激減させる ・なかでも，LSI 内部に電源遮断用のスイッ チを設ける場合を「オンチップパワーゲー ティング」と呼ぶ ・電源遮断の手法として「MTCMOS」などが ある ■効果 ・待機時のリーク電力の削減 ■設計複雑度（生産性への影響） ・電源オン/オフに対するシーケンス確認を 含む論理検証が必要 ・電源アイランド間へのアイソレータの追加と 境界接続 確認が必要 境界接続の確認が必要 ・突入電流(Rush Current)の抑制が必要 ・データ退避のためのリテンション回路の 追加が必要 など EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 出典：富士通ﾏｲｸﾛｴﾚｸﾄﾆｸｽ 「低消費電力LSI設計 技術解説」 http://jp.fujitsu.com/microelectronics/technical/lowpower/ 技術説明「DVFS 技術説明「 DVFS」」 (Dynamic Voltage and Frequency Scaling) ■設計技術概要 ・システムの処理負荷の重さに応じて、電圧と周波 数を動的に制御する技術 ・「ゆとりがあるのであれば、極力遅く仕事をする」 という考えの元、同じクロック周波数で結果が得 られるのであれば、より低い電圧で実行し、消費 電力を抑えるというもの ■効果 ・動作時のスイッチング電力の削減 動作時のスイッチング電力の削減 電源IC VDD 分周器 SOC 電源用 IF CPU PMU ■設計複雑度（生産性への影響） ・システムにどれだけゆとりがあって、どこまでなら 電圧と周波数を下げてもシステム動作に影響が ないかという動的制御をどうやって実現するか ・SOCと電源IC間の通信方式や自動化のための 仕様フォ マットの標準化が必要 仕様フォーマットの標準化が必要 ・電源アイランド間へのレベルシフター挿入と境界 接続の確認が必要 ・可変電圧及びマルチ電源対応のタイミング検証 可変電圧及びマルチ電源対応のタイミング検証 を如何に効率化するか（マルチコーナー、マルチ モードの最適化） など EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 出典：ﾏｲｺﾐｼﾞｬｰﾅﾙ「ARMﾌﾟﾛｾｯｻ活用法 – 低消費電力のための機能 「DVFS」「IEM」の仕組み」 http://journal.mycom.co.jp/article/2007/11/12/arm/002.html 技術説明「AVS 技術説明「 AVS(Adaptive Voltage Scaling)」 ■設計技術概要 ・SOCの動作条件（Process, Voltage, Temperature 等）をモニタし、動作条件に 応じてSOCに最適な電圧を供給するように した技術 １）電源IC VDD ■効果 効果 ２）モニタ 回路 ・動作時のスイッチング電力の削減 ■設計複雑度（生産性への影響） ■設計複雑度（生産性 の影響） ・SOCと電源IC間の通信方式や自動化のた めの仕様フォーマットの標準化が必要 ・電源アイランド間へのレベルシフター挿入と 電源アイランド間 のレ ルシフタ 挿入と 境界接続の確認が必要 ・可変電圧及びマルチ電源対応のタイミング 検証を如何に効率化するか（マルチコー ナー、マルチモードの最適化） など ４）電源用IF ４）電源用 IF SOC ３）PMU １）AVS対応電源IC： 出力電圧可変の電源IC ２）モニタ回路： LSIの動作条件をモニタする。 ３）PMU(Power Management Unit)： LSIに最適な 電圧条件を算出し、電源ICを制御する。 ４）電源用IF： PMUで算出された電圧条件を 電源ICに伝達する 電源ICに伝達する。 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 低消費電力設計技術の課題解決策(1/2) 低消費電力設計技術の課題解決策 (1/2) 大項目 設計技術 ２００８－２０１２ ２０１３－２０１７ ２０１８－２０２２ ク ックゲ ティン クロックゲーティン グ（CG） ｲﾝﾌ ﾘ設計 ｲﾝﾌﾟﾘ設計 （CTS） クロックツリー最適化挿入技術 RTLでのクロックゲート 自動挿入と等価検証技術 クロックゲート率考慮自動挿入 最適化技術 高位レベルクロックゲーティング 技術 非同期設計との混載設計技術 ﾃｽﾄ設計 クロックゲート回路の 故障検出率向上技術 クロックゲーティング対応の At Speedテスト技術 工程間I/F 効率化 チップ内仕様の記述標準化と 対応したチップ設計技術 設計と製造（テスト,ボード製造） に関するインタフェース標準化 ｲﾝﾌﾟﾘ設計 （CTS） クロックスキューの影響を最小 化するクロックツリ 生成技術 化するクロックツリー生成技術 基板バイアス制御 マルチ電源対応のタイミング 検証技術 マルチ電源対応のタイミング 検証技術の高速化 サインオフコーナー削減 クリティカルパス変動を考慮 したAt Speedテスト技術 ﾃｽﾄ設計 ﾃ 設計 電源遮断 高位レベルでのクロックツリー 生成技術 電源アイランド毎に基板バイア ス制御の効果を最大化する 自動配置技術 ｲﾝﾌﾟﾘ設計 （自動配置） ｲﾝﾌﾟﾘ設計 （ﾀｲﾐﾝｸﾞ） システムレベルの記述標準化と 対応したシステム設計技術 検証 電源遮断考慮論理検証 電源遮断考慮論理検証最適化 高位レベル検証手法確立 仕様記述 パワーフォーマットの標準化 パワーフォーマットの拡張 高位レベル対応フォーマットの 標準化 ﾃｽﾄ設計 電源遮断考慮DFT技術 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 低消費電力設計技術の課題解決策(2/2) 低消費電力設計技術の課題解決策 (2/2) 大項目 設計技術 ２００８－２０１２ ２００８ ２０１２ ２０１３－２０１７ ２０１３ ２０１７ ２０１８－２０２２ ２０１８ ２０２２ DVFS/AVS 電源仕様 SOCと電源ICとの通信方式 や仕様フォーマットの標準化 通信方式の高度化 仕様フォーマットの拡張 高位レベル対応フォーマットの 標準化 電力管理 可変電圧及びマルチ電源対応 の電力管理技術 可変電圧及びマルチ電源対応 の電力管理技術の高度化 高位レベルでの電力管理技術 ｲﾝﾌﾟﾘ設計 （電源） 可変電圧及びマルチ電源対応 の電源構造生成技術 可変電圧及びマルチ電源対応 の電源構造生成の高度化 ｲﾝﾌ ﾘ設計 ｲﾝﾌﾟﾘ設計 （CTS） クロックスキュ の影響を最小 クロックスキューの影響を最小 化するクロックツリー生成技術 ｲﾝﾌﾟﾘ設計 （ﾀｲﾐﾝｸﾞ） 可変電圧及びマルチ電源対応 のタイミング検証技術（マルチ モード マルチコーナー最適化） モード、マルチコーナー最適化） 消費電力見積もり 高位レベルでのクロックツリ 高位レベルでのクロックツリー 生成技術 可変電圧及びマルチ電源対応 のタイミング検証技術高速化 サインオフコーナー削減 ﾃｽﾄ設計 可変電圧及びマルチ電源対応 のDFT技術 ｼｽﾃﾑ設計 システム考慮DVFS 非同期DVFS ＲＴレベル電力見積もりの高度 化/高精度化 高位レベル電力見積もりの高度 化/高精度化 リーク電力見積もりの高精度化 パワーフォーマット対応 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 関連ｗｅｂサイトのURL 関連ｗｅｂサイトの URL • ITRSのホームページ – http://public.itrs.net/ http://public itrs net/ – ITRS 2009 はじめ、ITRSの最新情報 • JEITA/STRJのホームページ – http://strj-jeita.elisasp.net/strj/index.htm http://strj jeita.elisasp.net/strj/index.htm – ITRS 2007の日本語訳 – STRJ（半導体技術ロードマップ専門委員会）の活動情報 STRJ（半導体技術ロ ドマップ専門委員会）の活動情報 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 発表内容 ◆ITRSとSTRJ ◆STRJ WG1のミッション・メンバー・活動史 WG1のミッション メンバ 活動史 ◆SOCの低消費電力設計技術の課題と解決策 ◆まとめ（簡易版ロードマップ） EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 まとめ（簡易版ロードマップ） ＥＤＡ技術関連項目のみをピックアップ 技術関連項目 みをピ ク プ 大項目 設計技術 ２００８－２０１２ ２０１３－２０１７ ２０１８－２０２２ ク ック クロック ゲーティング ｲﾝﾌ ﾘ設計 ｲﾝﾌﾟﾘ設計 （CTS） クロックツリー最適化挿入技術 RTLでのクロックゲート 自動挿入と等価検証技術 クロックゲート率考慮自動挿入 最適化技術 高位レベルクロックゲーティング 技術 非同期設計との混載設計技術 ﾃｽﾄ設計 クロックゲート回路の 故障検出率向上技術 クロックゲーティング対応の At Speedテスト技術 検証 電源遮断考慮論理検証 電源遮断考慮論理検証最適化 高位レベル検証手法確立 仕様記述 パワーフォーマットの標準化 パワーフォーマットの拡張 高位レベル対応フォーマットの 標準化 ﾃｽﾄ設計 電源遮断考慮DFT技術 遮 考 技 電力管理 可変電圧及びマルチ電源対応 の電力管理技術 可変電圧及びマルチ電源対応 の電力管理技術の高度化 高位レベルでの電力管理技術 ｲﾝﾌ ﾘ設計 ｲﾝﾌﾟﾘ設計 （電源） 可変電圧及びマルチ電源対応 の電源構造生成技術 可変電圧及びマルチ電源対応 の電源構造生成の高度化 ｲﾝﾌﾟﾘ設計 （CTS） クロックスキューの影響を最小 化するクロックツリー生成技術 ｲﾝﾌﾟﾘ設計 （ﾀｲﾐﾝｸﾞ） 可変電圧及びマルチ電源対応 のタイミング検証技術（マルチ モード、マルチコーナー最適化） 電源遮断 基板バイアス制御 DVFS/AVS ﾃｽﾄ設計 高位レベルでのクロックツリー 生成技術 可変電圧及びマルチ電源対応 のタイミング検証技術高速化 サインオフコーナー削減 可変電 及 可変電圧及びマルチ電源対応 電源対 のDFT技術 リーク電力見積もりの高精度化 ＲＴレベル電力見積もりの高度 パワーフォーマット対応 化/高精度化 EDSF2010ローパワー設計の現状、課題とその対策 2010/1/29 消費電力見積もり 高位レベル電力見積もりの高度 化/高精度化
© Copyright 2024 Paperzz
