平成25年度電気関係学会四国支部連合大会 講演論文集 （2013 徳島大学） 2013 SHIKOKU-SECTION JOINT CONVENTION RECORD OF THE INSTITUTES OF ELECTRICAL AND RELATED ENGINEERS (TOKUSHIMA) 9-1 交流電界印加時の 交流電界印加時の電流テスト 電流テストによる テストによる BGA LSI はんだボール ボール断線故障検出 のはんだ ボール 断線故障検出 Detection of Open Faults in Solder Ball of BGA LSI by Supply Current Test under AC Electric Field 四柳浩之 2 安藤 諒 1 月本 功 1 高木正夫 1 1 1 1 I.Tsukimoto M.Takagi H.Yotsuyanagi2 Ryo.Ando (香川高専 1，徳島大学 2) １．まえがき TQFP LSI に対して，交流電界印加時の電流テスト によるリード浮き検出評価実験が行われ，その有効 性が確認されてきた[1]。本件では、BGA LSI につい て，本電流テストによる断線故障検出評価実験を行 ったので，その結果を報告する． ２．電流テスト テスト法 法による断線故障 電流テスト による断線故障検出原理 断線故障検出原理 正常な CMOS 回路では，回路を構成する pMOS と nMOS のいずれかが遮断状態となり、静的電源電 流 IDDQ は流れない．そこで電流テストでは過剰な IDDQ が流れると故障有りと判定する．断線故障が 生じた場合，故障箇所電圧は不定である．故障箇所 電圧がしきい値電圧付近の場合は，pMOS と nMOS がともに導通状態となり，IDDQ が流れ，断線故障 を検出できる．しかし，断線箇所電圧値が Low 電圧， あるいは High 電圧の場合は，正常回路同様，IDDQ が流れず，断線故障を検出できない．そこで図１に 示すように回路を電極で挟み，交流電界を印加する ことで断線箇所の電圧をしきい値電圧付近に誘導し， IDDQ を生じさせることで，断線故障を検査する． 交流電界 印加電源 CV VE（ｔ） pMOS 断線故障 図 2．故障挿入箇所 故障検出実験を行った結果，IDDQ 変化が測定さ れたため，断線故障は検出可能であることを確認で きた．LSI 側面からの故障箇所までの距離ｄと， IDDQ 変化が生じるために必要な交流電界印加用電 源電圧 VE の最小値 VS の関係を図 2 に示す．Vs は振 幅電圧値である．図 3 より LSI 中央部に近づくほど 断線故障検出に必要な Vs が大きくなることがわか る． 60 55 50 Vs[V] IDDQ 橋爪正樹 2 M.Hashizume2 45 第1列 第2列 第3列 第4列 第5列 第6列 第7列 第8列 40 35 VDD 30 nMOS 25 0 電極 CG 1 2 3 4 5 d[mm] 図 3 断線箇所に対する交流電界印加電圧の変化 被検査回路(Inveter) 図１. 電流テストによる断線故障検出 ３．評価実験 1mm ピッチ，はんだボール 256 個のアルテラ社 製 CPLD「EMP2210F256C4N」を，断線故障を挿入 した基板に実装し，評価対象とした．CPLD には 4 ビット加算器を書き込み使用した．この CPLD は図 ２のように 16×16 の格子状にはんだボールが配置 されている．ここでは 1 列～8 列，A 行～E 行の範 囲のはんだボール断線故障について故障検出実験を 行った．A1 と B2 は,GND，A3 と C1 は電源のため， 対象外とした． 100 ４．むすび アルテラ社製 BGA LSI「EMP2210F256C4N」に ついて，電流テストによる断線故障検出実験を行っ た．その結果，LSI 中央部に近くなるほど，交流電 界印加に必要な電圧が大きくなることが確認でき た． 参考文献 参考文献 [1]高木正夫他：“低電源電圧 CMOS TQFP IC の交流 電界印加時の電流テストによるピン浮き検出”，平成 16 年度電気関係学会四国支部連合大会講演論文集 p.110.
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