Datasheet ProtoCompiler シノプシスの FPGA ベース ASIC プロトタイピング・システム HAPS シリーズを用いたプロトタイプを最短期間で実現概要主な機能今日の IP および SoC 設計チームにとっ論理合成とプロトタイプ・プランニングの自動化て、システム検証およびハードウェア/ ▶ ▶ ▶ ▶ ▶ ソフトウェア統合を実行するためには、チップ製造前のプロトタイプが不可欠です。しかしながら開発スケジュールは短く、プロトタイプ開発エンジニアには、「RTL の提供」からテスト・チップ完成までの限られた期間で、運用可能なプロトタイプをできるだけ早く提供することが求められます。ProtoCompiler は、デザイン・プランニング、論理合成、デバッグ、およびシノプシス VCS や ZeBu など他の検証環境への接続を自動化する機能により、IP 検証やソフトウェア開発のための HAPS ベース・プロトタイプの構築と展開に必要な工数と時間を最小限に抑えます。このプロトタイピング・ソフトウェアは、HAPS シリーズと緊密に統合されており、従来の「手頃な」回路基板や FPGA 設計ツールでは及ばないシス d ase r-b c to o n ns a at i Tra valid De b b ri ug a ng n d -u p テム性能を実現します。 FPGA synthesis for HAPS ® System planning ▶ ▶ ▶ ▶ ▶ ▶ ▶ ▶ ▶ 業界をリードする FPGA 論理合成テクノロジ業界標準の Synopsys Design Constraints（SDC）サポート ASIC スタイルの HDL および DesignWare IP を複数の FPGA に自動マッピング Unified Power Format（UPF）制約に基づいてパワー・インテントを推定マルチスレッディングやネットワーク・コンピューティングによる並列処理による実行速度の高速化事実上無限の容量スクリプトによる制御および自動化環境高速な制約ドリブン・パーティショニングとシステムレベル配線自動化各種オプションにより、プロトタイプ構築にかかる期間を短縮し、システムの性能を向上高速時分割多重（HSTDM）による FPGA ピン混雑の排除自動 / 手動共用の分割プランにより最適なデザイン分割とデザイン性能を実現 Virtex-7 SLR（Super Logic Region）のグラフィカルなプランニング HAPS HapsTrak ケーブルおよびコネクタボードの接続プランの自動化シノプシス HAPS-70 および HAPS-DX シリーズ・システムの全面的サポートデバッグとプロトタイプ構築の自動化 ▶ ▶ ▶ ▶ ▶ ▶ ▶ シノプシス VCS によるシミュレーションシノプシス Formality による論理等価性検証 FPGA 上のデザインに対するシミュレータ・ライクな可視化と RTL デバッグ複数 FPGA 間にまたがるデザインをシームレスに可視化シノプシス Verdi/Siloti との互換性により RTL/ プロトタイプのデバッグが可能 HAPS システムのハードウェア・コンポーネントを短期間でアセンブリライブ・ハードウェア・クエリおよびバリデーションによりシステムの初期立ち上げを簡素化 ▶ マルチチップ、システムレベルのスタティックタイミング解析ワークステーションとプロトタイプの接続およびハイブリッド・プロトタイプ・シナリオのサポート ▶ ▶ ▶ ▶ UMRBus CAPIM（Client Application Interface Module）自動接続 ARM® AMBA 2.0 AHB/APB、AXI 3、AXI 4、AXI 4-Lite 準拠トランザクタ SCE-MI 2.0 準拠トランザクタ HAPS UMRBus に対応した Tcl/C/C++ API 図 1：HAPS のデザイン・インおよびランタイム環境 FPGA による IP/SoC プロトタイピングフローに適応する柔軟性 ProtoCompiler ソフトウェアは、高性能な FPGA ベース・プロジェクト・システム HAPS シリーズを用いて最短期間でプロト ProtoCompiler は、既存の ASIC および FPGA 開発フローへの統合が容易です。グラフィカル・コマンドはすべて Tcl コマンドとして記録され、デザイン・フローを容易にスクリプト化できます。タイプを構築できるよう設計されています。数百万ゲート規模の ASIC RTL ソースを複数の FPGA に分割実装します。ProtoCompilerでは、合成を実行する場合に RTL ソース・コードを変更したり、設計を複数の小ブロックに分割する必要がありません。分割アルゴリズムにより複数のFPGAにまたがる最適な分割を自動実行します。また、マルチコア・プラットフォームやネットワーク・コンピューティングによる並列処理により、設計の最適化とマッピング・タスクを大幅に高速化できます。生産性向上 HAPS 向けのプロトタイピング・ソフトウェア ProtoCompiler を使用すれば、1 つのソフトウェアでプロトタイプ・ボード・リソースの管理、デバッグ、ロジック分割、合成が可能です。大容量の制約ドリブン分割エンジンにより困難な分割の問題を迅速に解決し、最高速のシステム・クロック性能を実現できるよう最適化します。HAPS 向け論理合成の専用 HDL コンパイラを備え、立ち上げ時間の短縮、システム性能の向上といった目標に応じて最適化します。 ASIC 設計だけでなくプロトタイプ開発においても、再利用という手法が最良の結果を生みます。モジュール式の HAPS ハードウェア・アーキテクチャと、インクリメンタルで階層的な ProtoCompiler のプロジェクト管理機能を活用すれば、時間のかかる再コンパイルと配置配線のサイクルが回避され、構築にかかる時間を短縮できます。HAPS-DX と HAPS-70 シリーズ・システムは、相互に直接互換性があるため、プロトタイプ開発チームは個々のプロトタイピング・プロジェクトで作成した ASIC ブロックや IP のプロトタイプをサブシステムとして統合して、SoC 全体の検証シナリオを実現できます。複数の FPGA や相互接続にわたるスタティック・タイミング解析とピン多重手法を用いて、FPGA 実装に移る前に正確な性能を追求できます。 2 SDC（ Synopsys Design Constraint）フォーマットのサポートにより、既存の ASIC 制約に基づいてデザイン分割することができます。Xilinx Vivado、シノプシスの VCS、 Verdi、Formality のインポート / エクスポート・オプションを使用して、プロトタイピングのインプリメンテーションおよび検証作業から容易に移行できます。 RTL の観点からデバッグ ProtoCompilerでは、プロトタイプをデバッグする場合に元の RTL に変更を加えなくてもロジックを挿入でき、複数の方法で信号をリアルタイムに観測できます。また、ハードウェアのトリガを制御し、キャプチャしたデータを RTL ソース・コードに直接アノテーションすることによって、シミュレーションに類似した方法でハードウェアをデバッグできます。結果を波形ディスプレイで表示することもできます。デバッガ制御下で、ボタンにタッチして波形をズームおよびパンできます。 HAPS シリーズでは、ギガバイト・レベルのストレージに秒単位のサンプリング・データをキャプチャし、複雑なプロトコル・インターフェイスを確認することができます。 HAPS 対応の構築機能複雑なプロトタイプを作成し配布する場合には、構築エラーを防ぐためにアセンブリの検証が必要です。ProtoCompiler には、マザーボードとドーターボードの配置の整合性を確認するライブ・ハードウェア・スキャン、ケーブル・リンク、クロック・ソ−ス・プログラミング、HSTDM リンク・インテグリティ、 UMRBus 接続などのプロトタイプ構築機能があります。 ProtoCompiler シノプシスの FPGA ベース ASIC プロトタイピング・システム HAPS シリーズを用いたプロトタイプを最短期間で実現 Visualize RTL and IP design hierarchy and interconnect Design database processing with easy task navigation Report navigator provides easy access to result and analysis reports Design database view shows each major process stage and makes output variations easy Tcl Console: scripting environment for project automation 図2：ProtoCompilerのユーザー・インターフェイス RTL source view: Allows you to easily instrument RTL elements and view live hardware state Design hierarchy view: Allows selection of context for RTL source code view Tcl Console: scripting environment for debug project automation 図3：RTLソース・コードの設計やデバッグの操作が容易なデバッガGUI ハイブリッド・プロトタイプ・シナリオプロトタイプの接続 ProtoCompiler の AMBA 用トランザクタ・ライブラリは、ルーズリー・タイムド・トランザクションレベル・モデル（TLM）とサイクル・アキュレートな FPGA ハードウェア実装との HAPS Universal Multi-Resource Bus（UMRBus）インター間でのデータ交換を促進するインターフェイスです。設計者はトランザクタを使用することにより、 AMBA インターコネクト本来のブロック境界に合わせて、 SoC 上の各ブロックを SystemC/TLM で構築する仮想プロトタイプ環境、もしくは FPGA ベースのハードウェア・プロトタイプ環境の適した方に作成 / 実装する柔軟なプロトタイピング・メソッドを活用できます。トランザクタは AHB、 APB、 AXI3、AXI-4、AXI4Lite などの AMBA インターコネクトをサポートします。ソフトウェア・トランザクタにはプリコンパイルされた SystemC/ TLM 2.0 API が含まれ、シノプシスの Virtualizer による仮想プロトタイプおよび他の C++ コンパイラで使用する C++ API で利用できます。合成可能なハードウェア・トランザクタは、 HAPS-70 または HAPS-DX シリーズの合成およびインプリメンテーション設計フローで使用できます。ソフトウェア / ハードウェア・トランザクタとロジックの組み合わせにより、ホスト・ワークステーションで実行する仮想モデルと HAPS シリーズ・システムの FPGA ハードウェアでリアルタイムに実行する ASIC デザイン間の通信チャネルを確立します。フェイス・キット（別売）には、ホスト・ワークステーションとシノプシス HAPS シリーズ・システム間の物理リンクに必要なハードウェア・コンポーネントが含まれています。キットは、HAPS UMRBus インターフェイス・ポッド、ホスト・インターフェイス・ボード、必要なケーブルで構成されています。HAPS UMRBus インターフェイス・ポッドは、HAPS CDE （Configuration and Data Exchange）ケーブルを使用して HAPSマザーボードに接続します。ホスト・インターフェイス・ボードは PC の 4 レーンの PCI Express® スロットに適合します。プラットフォームとシステムのサポート ProtoCompiler デザイン・イン・ツールは 64 ビット Linux オペレーティング・システムをサポートしています。 ProtoCompiler ランタイム・ツールは 64 ビット Windows 7 および Linux オペレーティング・システムをサポートしています。 ProtoCompiler ツールは HAPS-DX および HAPS-70 シリーズ・システムをサポートします。新しい HAPS シリーズ・システムは、提供開始次第サポートしていきます。 ProtoCompiler ソフトウェアの詳細については、 www.synopsys.com/FPGA-based-prototyping をご覧ください。FPGA ベース・プロトタイピング手法の詳細については、 www.synopsys.com/fpmm をご覧ください。 ProtoCompiler シノプシスの FPGA ベース ASIC プロトタイピング・システム HAPS シリーズを用いたプロトタイプを最短期間で実現 3 シノプシス HAPS ProtoWare の機能主な特長 HAPS 用の FPGA 合成 HDL コンパイラ業界をリードする HDL コンパイラのサポートメモリーと DSP の自動推論高品質な結果有限ステートマシンの自動抽出ステートマシンの最適なインプリメンテーションを確保コンパイル・ポイントの自動設定によるマルチプロセッシングマルチコア・コンピューティング・プラットフォームでデザインを自動分割して並列処理 Unified Power Format（UPF）のサポートシステム状態とパワー・アイランドの自動推論エラー発生時の継続処理 1 回の合成で複数のエラーを検出し、ボードの構築に必要な反復作業を削減ゲーテッド / 生成クロックの自動変換 ASIC デザインの FPGA へのインプリメンテーションが容易。ゲーテッド・クロックを自動的に FPGA クロックに変換することで、フラット型フローでもブロックベース・フローでも効率的なインプリメンテーションが可能 DesignWare IP ライブラリ対応 ASIC コードからプロトタイピング用 FPGA へのコード・マイグレーションが容易 HDL 解析 RTL コード解析、クリティカル・パスの把握、HDL ソースのクロスプローブが容易高速合成モード迅速な解析およびレポート作成機能により RTL/IP の移行時間を短縮高速な診断コンパイラ立ち上げに遅延をもたらす HDL コードの問題のトラップおよび切り分けが容易 Time-to-First-Prototype（TTFP）コンパイラコンパイラの最適化によりプロトタイプ構築にかかる期間を短縮 HAPS クロック最適化（HCO） ASIC クロック・リテンションによりプロトタイプ構築にかかる期間を短縮 FPGA プロジェクトのカプセル化 FPGA プロジェクトごとに分割後の結果を作成コンパイル・ポイントの自動設定（ACP）によるマルチスレッディングネットワーク・コンピューティングでのマルチプロセッシング高速 FPGA 合成のサポートにより、マルチコア・プロセッサ・ワークステーションに対応（1 ライセンスにつき 4 コア）高速 FPGA 合成のサポートによりマルチプロセッサ /ノード・ネットワーク・リソースに対応（1 ライセンスにつき 4 プロセッサ /ノード）システム・プランニング非 FPGA リソース（メモリー、トレースなど）のプロトタイプ・ハードウェア・プランニング Virtex-7 Super Logic Region（SLR）パーティショニングなどのデザイン・プランナモジュール化 / インクリメンタル・プロジェクト・ビルド接続を管理し、非 FPGA HAPS ハードウェア・リソースをターゲットにしたロジックを実装ロジックを Virtex-7 SLR に割り当ててタイミングおよび接続結果を最適化個別 ASIC ブロックの個別 HAPS プロトタイプを再利用して、サブシステムまたは完全 SoC 検証のシナリオをアセンブル。インクリメンタル・ビルドでは、合成および配置 / 配線に長時間かかることを回避複数 FPGA に分割する制約ドリブンのエンジン分割の問題を迅速に解決高速な自動ピン・マルチプレクシング極めて高性能なプロトタイプを実現システムレベルのタイミング解析クロックおよび I/O 性能を迅速に評価して、プロトタイプのターゲット性能をキャラクタライズデバッグと構築 RTL ソース・コード内でデザインを実装サンプリングやトリガ用の信号やコード分岐を手軽に選択可能 RTL ソース・コード内でデザインをデバッグ利用度の高い FPGA について、少ないデバッグ・ロジックで有用なデータを取得でき、短時間で結果のデバッグが可能ステート・マシン・スタイルのトリガをインプリメント複雑なトリガ条件を作成する場合に便利シノプシス Verdi/Siloti とのデータ交換検証ビューのインポートと原因解析を短時間で実行シノプシス Formality の論理等価性検証元の RTL とプロトタイプに実装されたデザインとの論理等価性を確認 UMRBus による低レイテンシの制御およびデバッグ HAPS とワークステーション間の高速かつ信頼性の高い接続メモリー・ドーターボードのデバッグ用サンプリング・データ・ストレージ大容量のサンプリング・データ・ストレージにより信号の可視性が向上外部ロジック・アナライザのサポート広く利用されている Agilent または Tektronix のロジック・アナライザを使用した高度なトリガと大容量サンプリング・データ・ストレージの利用シームレスな複数 FPGA サポート複数の FPGA に分割されたデザインにデバッグ・ロジックを追加トランザクタ・ベースの検証 AMBAトランザクタバーチャル・プロトタイプと FPGA ベース・プロトタイプを併用するハイブリッド・プロトタイプにより、プロトタイプ完成までの期間短縮を実現 SCE-MIトランザクタルーズリー・タイムドの SCE-MI に準拠した VCS と HAPS シリーズ間のトランザクション・ベース検証日本シノプシス合同会社〒158-0094 東京都世田谷区玉川2-21-1 二子玉川ライズオフィス〒531-0072 大阪府大阪市北区豊崎3-19-3 ピアスタワー13F TEL.03-6746-3500 (代) FAX.03-6746-3535 TEL.06-6359-8139(代) FAX.06-6359-8149 © Synopsys, Inc. All rights reserved.Synopsysは、米国およびその他の国におけるSynopsys, Inc.の商標です。シノプシスの商標一覧は、http://www.synopsys.com/Company/Pages/Trademarks.aspx をご参照ください。その他の名称は、各社の商標または登録商標です。 03/14.AP.CS4108.