PCM1742 24ビット、192kHzサンプリングエンハンスド・マルチレベル

PCM1742
24ビット、192kHzサンプリング
エンハンスド･マルチレベル･デルタ-シグマ･オーディオ
D/Aコンバータ
特
長
● 分解能：24ビット
● アナログ特性
（VCC = +5V）
ダイナミック･レンジ：
106dB（標準）
（PCM1742KE）
100dB（標準）
（PCM1742E）
SNR：106dB（標準）
（PCM1742KE）
100dB（標準）
（PCM1742E）
THD+N：0.002％（標準）
（PCM1742KE）
0.003％（標準）
（PCM1742E）
フルスケール出力：3.1Vp-p
（標準）
● 4倍/8倍オーバー･サンプリング･デジタルフィ
ルタ内蔵
阻止帯域減衰量：–55dB
通過帯域リップル：±0.03dB
● サンプリング･レート：5kHz〜200kHz
● システムクロック：
128/192/256/384/512/768fS自動選択
● 16/18/20/24ビット･オーディオ･データ･イン
ターフェース選択可
● データ･フォーマット：
スタンダード、I2S、前詰め
● マルチファンクション
デジタル･アッテネータ：
0dB〜–63dB、0.5dB/ステップ
デジタル･ディエンファシス
デジタルフィルタ･ロールオフ：
シャープまたはスロー
ソフトミュート
ゼロ検出
● デュアル電源動作：
+5Vアナログ、+3.3Vデジタル
● デジタル入力：5V入力可
● パッケージ：SSOP-16（SOP-8と同サイズ）
アプリケーション
●
●
●
●
●
●
●
A/Vレシーバ
DVDムービー･プレーヤ
ハイエンドPC用DVDアドオン･カード
DVDオーディオ･プレーヤ
HDTVレシーバ
カー･オーディオ･システム
24ビット･オーディオが必要なその他のアプリ
ケーション
概
要
PCM1742は、小型の16ピンSSOPパッケージにステレオ
D/Aコンバータ
（DAC）
とサポート回路を内蔵したCMOSモ
ノリシック集積回路です。4次ノイズ･シェーピングと8レ
ベル振幅量子化を使用したテキサス･インスツルメンツの
エンハンスド･マルチレベル･デルタ-シグマ方式により、優
れたダイナミック特性とクロック･ジッタ耐性の改善を実
現しています。PCM1742は、業界標準の16ビットから24
ビット･データのオーディオ･データ･フォーマットに対応
し、オーディオD S P やデコーダ･チップとのインター
フェースが容易です。最大100kHzのサンプリング･レート
がサポートされています。ユーザがプログラム可能なすべ
ての機能は、レジスタの書き込みが可能な3線シリアル制
御ポートからアクセスできます。
SBAS214
December, 2000
仕様
特に記述のない限り、TA = +25℃、VCC = 5.0V、VDD = 3.3V、fS = 44.1kHz、システムクロック = 384fS、24ビット･データにおけるものです。
PCM1742E
PCM1742KE
パラメータ
条件
最小
分解能
ダイナミック特性(4)、(5)
PCM1742E
THD+N、VOUT = 0dB
THD+N、VOUT = –60dB
ダイナミック･レンジ
S/N比
チャンネル･セパレーション
レベルリニアリティ･エラー
PCM1742KE
THD+N、VOUT = 0dB
THD+N、VOUT = –60dB
ダイナミック･レンジ
S/N比
チャンネル･セパレーション
レベルリニアリティ･エラー
DC特性
ゲイン誤差
ゲイン誤差、チャンネル間ミスマッチ
バイポーラ･ゼロ誤差
アナログ出力
出力電圧
センター電圧
負荷抵抗
デジタルフィルタ特性
フィルタ特性1、シャープ･ロールオフ
通過帯域
通過帯域
阻止帯域
通過帯域リップル
阻止帯域減衰量
阻止帯域減衰量
2
最大
24
データ･フォーマット
オーディオ･データ･インターフェース･フォーマット
オーディオ･データ･ビット長
オーディオ･データ･フォーマット
サンプリング･レート(fS)
システムクロック周波数
デジタル入出力
ロジック･ファミリ
入力ロジック･レベル
VIH
VIL
入力ロジック電流
IIH(1)
IIL(1)
IIH(2)
IIL(2)
出力ロジック･レベル
VOH(3)
VOL(3)
標準
単位
Bits
スタンダード/I2S/前詰め
16/18/20/24ビット選択可
MSBファースト、バイナリ2’sコンプリ
5
100
256、384、512、768fS
kHz
TTLコンパチブル
2.0
VIN = VDD
VIN = 0V
VIN = VDD
VIN = 0V
IOH = –2mA
IOL = +2mA
fS = 44.1kHz
fS = 96kHz
fS = 192kHz
fS = 44.1kHz
fS = 96kHz
fS = 192kHz
EIAJ、Aウェイト、fS = 44.1kHz
Aウェイト、fS = 96kHz
Aウェイト、fS = 192kHz
EIAJ、Aウェイト、fS = 44.1kHz
Aウェイト、fS = 96kHz
Aウェイト、fS = 192kHz
fS = 44.1kHz
fS = 96kHz
fS = 192kHz
VOUT = –90dB
fS = 44.1kHz
fS = 96kHz
fS = 192kHz
fS = 44.1kHz
fS = 96kHz
fS = 192kHz
EIAJ、Aウェイト、fS = 44.1kHz
Aウェイト、fS = 96kHz
Aウェイト、fS = 192kHz
EIAJ、Aウェイト、fS = 44.1kHz
Aウェイト、fS = 96kHz
Aウェイト、fS = 192kHz
fS = 44.1kHz
fS = 96kHz
fS = 192kHz
VOUT = –90dB
65
94
94
91
100
100
97
フルスケール(0dB)
10
–10
100
–10
µA
µA
µA
µA
1.0
VDC
VDC
0.003
0.004
0.005
1.2
1.6
1.8
100
98
96
100
98
96
98
96
94
±0.5
0.008
%
%
%
%
%
%
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
0.002
0.003
0.004
0.65
0.8
0.95
106
104
102
106
104
102
103
101
100
±0.5
0.006
%
%
%
%
%
%
dB
dB
dB
dB
dB
dB
dB
dB
dB
dB
±1.0
±1.0
±30
±6
±3
±60
% of FSR
% of FSR
mV
Vp-p
VDC
kΩ
62% of VCC
50% VCC
5
±0.03dB
–3dB
0.454fS
0.487fS
0.546fS
阻止帯域 = 0.546fS
阻止帯域 = 0.567fS
VDC
VDC
2.4
VOUT = 0.5VCC、バイポーラ･ゼロ
AC負荷
0.8
–50
–55
±0.03
dB
dB
dB
仕様（続き）
特に記述のない限り、TA = +25℃、VCC = 5.0V、VDD = 3.3V、システムクロック = 384f（f
= 44.1kHz）
、24ビット･データにおけるものです。
S S
PCM1742E
PCM1742KE
パラメータ
条件
デジタルフィルタ特性(続き)
フィルタ特性2、スロー･ロールオフ
通過帯域
通過帯域
阻止帯域
通過帯域リップル
阻止帯域減衰量
遅延時間
ディエンファシス誤差
最小
標準
±0.5dB
–3dB
阻止帯域 = 0.884fS
+3.0
+4.5
fS = 44.1kHz
fS = 96kHz
fS = 192kHz
fS = 44.1kHz
fS = 96kHz
fS = 192kHz
fS = 44.1kHz
fS = 96kHz
fS = 192kHz
ICC
消費電力
温度範囲
動作温度
熱抵抗
±0.5
20/fS
±0.1
dB
dB
sec
dB
–0.03
–0.20
dB
dB
–40
f = 20kHz
f = 44kHz
電源条件(4)
電圧範囲、VDD
VCC
電源電流、IDD
+3.3
+5.0
6.0
13
16
8.5
9.0
9.0
62
88
98
–25
θ JA
単位
0.198fS
0.390fS
0.884fS
アナログフィルタ特性
周波数特性
最大
SSOP-16
+3.6
+5.5
10
13
98
+85
115
VDC
VDC
mA
mA
mA
mA
mA
mA
mW
mW
mW
℃
℃/W
注：
（1）ピン1、2、3、16（BCK、DATA、LRCK、SCK）。
（2）ピン13〜15（MD、MC、ML）。
（3）ピン11、12（ZEROR、ZEROL）。
（4）シバソク＃725THD使用。
20kHz帯域制限、平均モード、400Hz HPF、30kHz LPF ON。5kΩ以上の負荷を容量性結合によりアナログ出力に接続。
（5）
192kHz動作時の条件：システムクロッ
ク = 128fSおよびレジスタ18のオーバーサンプリング･レート = 64fS。
絶対最大定格
電源電圧、VDD ................................................................................... +4.0V
VCC ................................................................................... +6.5V
グランド電圧差 .................................................................................. ±0.1V
デジタル入力電圧 ................................................... –0.3V〜
（6.5V + 0.3V）
入力電流
（電源を除く）..................................................................... ±10mA
周囲温度
（バイアスあり）................................................... –40℃〜+125℃
保存温度 ............................................................................. –55℃〜+150℃
接合部温度 ...................................................................................... +150℃
リード温度
（5秒間の半田付け）....................................................... +260℃
パッケージ温度
（リフロー、10秒間）.............................................. +235℃
静電気放電対策
静電気放電はわずかな性能の低下から完全なデバイスの故障に
至るまで、様々な損傷を与えます。すべての集積回路は、適切な
ESD保護方法を用いて、取扱いと保存を行うようにして下さい。
高精度の集積回路は、損傷に対して敏感であり、極めてわずかな
パラメータの変化により、デバイスに規定された仕様に適合しな
くなる場合があります。
パッケージ情報/ご発注の手引き
モデル
PCM1742E
PCM1742E
PCM1742KE
PCM1742KE
パッケ−ジ
パッケ−ジ図番号
仕様温度範囲
パッケージの
マーキング
発注番号（1）
供給時の状態
SSOP-16
SSOP-16
SSOP-16
SSOP-16
322
322
322
322
–25℃〜+85℃
–25℃〜+85℃
–25℃〜+85℃
–25℃〜+85℃
PCM1742E
PCM1742E
PCM1742KE
PCM1742KE
PCM1742E
PCM1742E/2K
PCM1742KE
PCM1742KE/2K
マガジン
テープリール
マガジン
テープリール
注：
（1）
スラッシュ
（/）
のついたモデルは、その後に示される数量を単位として、テープリールでのみ供給されます
（例えば、/2Kは2,000個で1リールであることを示
します）
。
「PCM1742E/2K」
をご発注の場合、2,000個入りのテープリールが1本納入されます。
3
ブロック図
BCK
Audio
Serial
Port
LRCK
DAC
4x/8x
Oversampling
Digital Filter
with
Function
Controller
DATA
ML
VOUTL
Low-Pass Filter
Enhanced
Multilevel
Delta-Sigma
Modulator
VCOM
Serial
Control
Port
MC
Output Amp and
DAC
Output Amp and
Low-Pass Filter
VOUTR
MD
System Clock
Power Supply
VCC
VDD
ピン
名称
IN/OUT
機能
1
BCK
IN
2
3
DATA
LRCK
IN
IN
4
5
6
7
8
9
10
11
DGND
VDD
VCC
VOUTL
VOUTR
AGND
VCOM
ZEROR/ZEROA
−
−
−
OUT
OUT
−
−
OUT
12
13
14
15
16
ZEROL/NA
MD
MC
ML
SCK
OUT
IN
IN
IN
IN
ZEROL
ZEROR
DGND
Zero Detect
ピン配置
AGND
System Clock
Manager
SCK
ピン構成
TOP VIEW
SSOP
BCK
1
16
SCK
DATA
2
15
ML
LRCK
3
14
MC
DGND
4
13
MD
PCM1742
VDD
5
12
ZEROL/NA
VCC
6
11
ZEROR/ZEROA
VOUTL
7
10
VCOM
VOUTR
8
9
AGND
オーディオ･データ･ビット･クロック
入力（1）
オーディオ･データ･デジタル入力（1）
L/Rチャンネルのオーディオ･データ･
ラッチ･イネーブル入力（1）
デジタル･グランド
デジタル電源、+3.3V
アナログ電源、+5V
Lチャンネルのアナログ出力
Rチャンネルのアナログ出力
アナログ･グランド
同相電圧デカップリング
Rチャンネルのゼロフラグ出力/L･R
チャンネルのゼロフラグ出力
Lチャンネルのゼロフラグ出力/未使用
モード制御データ入力（2）
モード制御クロック入力（2）
モード制御ラッチ入力（2）
システムクロック入力
注：
（1）
シュミット･トリガ入力、5Vロジック入力可。
（2）
シュミット･トリガ、
入力プルダウン抵抗付き。5Vロジック入力可。
4
代表的性能曲線
特に記述のない限り、TA = +25℃、VCC = 5.0V、VDD = 3.3V、システムクロック = 384f（f
= 44.1kHz）
、24ビット･データ入力におけるものです。
S S
デジタルフィルタ
デジタルフィルタ
（ディエンファシスOFF）
周波数応答
（シャープ･ロールオフ）
周波数応答通過帯域
（シャープ･ロールオフ）
0
0.05
0.04
–20
0.03
0.02
Amplitude (dB)
Amplitude (dB)
–40
–60
–80
–100
0.01
0
–0.01
–0.02
–0.03
–120
–0.04
–0.05
–140
0
1
2
3
0
4
0.1
0.2
0.3
0.4
0.5
Frequency (x fS)
Frequency (x fS)
周波数応答
（スロー･ロールオフ）
トランジション特性
（スロー･ロールオフ）
0
5
4
–20
3
2
Amplitude (dB)
Amplitude (dB)
–40
–60
–80
–100
1
0
–1
–2
–3
–120
–4
–5
–140
0
1
2
3
0
4
0.1
0.2
0.3
0.4
0.5
Frequency (x fS)
Frequency (x fS)
ディエンファシス
ディエンファシス誤差
（fS = 32kHz）
0.5
–1.0
0.4
–2.0
0.3
–3.0
0.2
–4.0
0.1
Error (dB)
Level (dB)
ディエンファシス
（fS = 32kHz）
0.0
–5.0
–6.0
0.0
–0.1
–7.0
–0.2
–8.0
–0.3
–9.0
–0.4
–10.0
–0.5
0
2
4
6
8
Frequency (kHz)
10
12
14
0
2
4
6
8
10
12
14
Frequency (kHz)
5
代表的性能曲線
特に記述のない限り、TA = +25℃、VCC = 5.0V、VDD = 3.3V、システムクロック = 384f（f
= 44.1kHz）
、24ビット･データ入力におけるものです。
S S
ディエンファシス
ディエンファシス誤差
（fS = 44.1kHz）
0.5
–1.0
0.4
–2.0
0.3
–3.0
0.2
–4.0
0.1
Error (dB)
Level (dB)
ディエンファシス
（fS = 44.1kHz）
0.0
–5.0
–6.0
0.0
–0.1
–7.0
–0.2
–8.0
–0.3
–9.0
–0.4
–10.0
–0.5
0
2
4
6
8
10
12
14
16
18
20
0
2
4
6
Frequency (kHz)
ディエンファシス
（fS = 48kHz）
10
12
14
16
18
18
20
20
ディエンファシス
（fS = 48kHz）
0.5
–1.0
0.4
–2.0
0.3
–3.0
0.2
Error (dB)
Level (dB)
0.0
8
Frequency (kHz)
–4.0
–5v
–6.0
0.1
0.0
–0.1
–7.0
–0.2
–8.0
–0.3
–9.0
–0.4
–0.5
–10.0
0
2
4
6
8
10 12 14 16
frequency (kHz)
18
20
0
22
2
4
6
8
10 12 14
frequency (kHz)
16
22
アナログ･ダイナミック特性
特に記述のない限り、TA = +25℃、VCC = 5.0V、VDD = 3.3V、24ビット･データ入力におけるものです。192kHz動作での条件は、システムクロック = 128fS、レジ
スタ18のオーバーサンプリング･レート = 64fSです。
電源電圧特性
THD+N対VCC
（VDD = 3.3V）
ダイナミック･レンジ対VCC
（VDD = 3.3V）
10
110
–60dB/192kHz, 384fS
–60dB/96kHz, 384fS
108
44.1kHz, 384fS
Dynamic Range (dB)
THD+N (%)
1
–60dB/44.1kHz, 384fS
0.1
0dB/192kHz, 384fS
0dB/96kHz, 384fS
0.01
96kHz, 384fS
104
192kHz, 384fS
102
100
98
0dB/44.1kHz, 384fS
96
0.001
2.4
2.7
3
3.3
VCC (V)
6
106
3.6
3.9
4
4.5
5
VCC (V)
5.5
6
代表的性能曲線
特に記述のない限り、TA = +25℃、VCC = 5.0V、VDD = 3.3V、24ビット･データ入力におけるものです。192kHz動作での条件は、システムクロック = 128fS、レジ
スタ18のオーバーサンプリング･レート = 64fSです。
電源電圧特性
SNR対VCC
（VDD = 3.3V）
チャンネル･セパレーション対VCC（VDD = 3.3V）
110
110
108
Channel Separation (dB)
106
SNR (dB)
108
44.1kHz, 384fS
96kHz, 384fS
104
192kHz, 384fS
102
100
98
106
44.1kHz, 384fS
104
102
96kHz, 384fS
100
192kHz, 384fS
98
96
96
4
4.5
5
5.5
6
4
4.5
5
VCC (V)
5.5
6
VCC (V)
温度特性
THD+N対TA
10
–60dB/192kHz, 384fS
ダイナミック･レンジ対TA
110
–60dB/96kHz, 384fS
108
Dynamic Range (dB)
THD+N (%)
1
–60dB/44.1kHz, 384fS
0.1
0dB/96kHz, 384fS
0.01
0.001
0dB/96kHz, 384fS
0dB/44.1kHz, 384fS
44.1kHz, 384fS
106
96kHz, 384fS
104
192kHz, 384fS
102
100
98
96
0.0001
–50
–25
0
25
50
75
–50
100
–25
0
SNR対TA
110
50
75
100
75
100
チャンネル･セパレーション対TA
110
108
108
Channel Separation (dB)
44.1kHz, 384fS
106
96kHz, 384fS
SNR (dB)
25
Temperature (°C)
Temperature (°C)
104
192kHz, 384fS
102
100
98
106
44.1kHz, 384fS
104
96kHz, 384fS
102
100
192kHz, 384fS
98
96
96
–50
–25
0
25
Temperature (°C)
50
75
100
–50
–25
0
25
50
Temperature (°C)
7
システムクロックとリセット機能
パワーオン･リセット機能
PCM1742は、図2のようなパワーオン･リセット機能を備えて
システムクロック入力
います。システムクロックがアクティブでVDDが標準の2.0V（1.6V
PCM1742には、内部オーバー･サンプリング･デジタルフィル
から2.4V）
を超えると、パワーオン･リセット機能が動作します。
タとマルチレベル･デルタ-シグマ変調器を動作させるシステムク
初期化シーケンスには、VDDが2.0Vを超えてから1024システムク
ロックが必要です。システムクロックは、SCK入力
（ピン16）
に供
ロックが必要です。初期化期間後、PCM1742はリセット･デフォ
給します。表Ⅰに、一般的なオーディオ･サンプリング･レートの
ルト状態に設定されます（このデータシートの「モード制御レジ
システムクロック周波数の例を示します。
スタ」のセクションを参照）。
図1にシステムクロックの入力タイミングの必要条件を示しま
リセット期間（1024システムクロック）中のアナログ出力は、
す。最適な性能を得るためには、位相ジッタとノイズが小さいク
（バイポーラ･ゼロ）
に固定されます。リセット期間後、次の
VCC/2
ロック･ソースを使用することが重要です。テキサス･インスツル
1/fSで内部レジスタが初期化されます。SCK、BCK、LRCKが連
メンツのPLL1700マルチクロック･ジェネレータは、PCM1742の
続して供給された場合、PCM1742は入力データに対して規定の
システムクロックの供給に最適です。
（MHz）
システムクロック周波数
（fSCLK）
サンプリング･
レート
8kHz
16kHz
32kHz
44.1kHz
48kHz
88.2kHz
96kHz
192kHz
遅延時間とともにアナログ信号を出力します。
128fs
192fs
256fs
384fs
512fs
768fs
—
—
—
—
—
—
—
24.5760
—
—
—
—
—
—
—
36.8640
2.0480
4.0960
8.1920
11.2896
12.2880
22.5792
24.5760
注
（1）
参照
3.0720
6.1440
12.2880
16.9344
18.4320
33.8688
36.8640
注
（1）
参照
4.0960
8.1920
16.3840
22.5792
24.5760
45.1584
49.1520
注
（1）
参照
6.1440
12.2880
24.5760
33.8688
36.8640
注
（1）
参照
注
（1）
参照
注
（1）
参照
注：
（1）
システムクロックは、与えられたサンプリング周波数ではサポートされません。
表Ⅰ. 一般的なオーディオ･サンプリング･レートのシステムクロック･レート
tSCKH
“H”
2.0V
“L”
0.8V
System Clock
tSCKL
System clock pulse
cycle time(1)
System Clock Pulse Width HIGH tSCKH: 7ns (min)
System Clock Pulse Width LOW tSCKL: 7ns (min)
NOTE: (1) 1/256fS, 1/384fS, 1/512fS, and 1/768fS.
図1. システムクロックの入力タイミング
2.4V
VDD
2.0V
1.6V
0V
Reset
Internal Reset
Don't Care
System Clock
図2. パワーオン･リセットのタイミング
8
1024 System Clocks
Reset Removal
オーディオ･シリアル･インターフェース
したり、SCKまたはBCKが1クロック･サイクル以上停止したと
PCM1742のオーディオ･シリアル･インターフェースは、LRCK
き、内部動作はホールドされます。このホールド状態の後、
（ピン3）、BCK（ピン1）、DATA（ピン2）からなる3線同期シリア
SCK、BCK、およびLRCKが連続して供給された場合、内部動作
ル･ポートです。BCKは、シリアル･オーディオ･ビット･クロック
は3/fS以内に自動的に再同期します。この再同期期間と次の3/fS
で、DATA上のシリアル･データをオーディオ･インターフェース
の間、アナログ出力はVCC/2
（バイポーラ･ゼロ）
に固定されます。
のシリアル･シフト･レジスタにクロック･インするために使用し
外部リセットは不要です。
ます。シリアル･データは、BCKの立ち上がりエッジでPCM1742
にクロック･インされます。LRCKは、シリアル･データをシリア
ル･オーディオ･インターフェースの内部レジスタにラッチするた
オーディオ･データのフォーマットとタイミング
PCM1742は、スタンダード、I 2S、前詰めなど、業界標準の
オーディオ･データ･フォーマットをサポートします（図3参照）
。
めに使用するシリアル･オーディオL/Rワード･クロックです。
LRCKとBCKは、どちらもシステムクロックと同期する必要が
データ･フォーマットは、制御レジスタ20のフォーマット･ビット
あります。理想的には、LRCKとBCKにはシステムクロックの分
FMT［2：0］で選択します。デフォルトのデータ･フォーマット
周クロック入力
（SCK）
を使用することを推奨します。LRCKは、
は、24ビット前詰めです。すべてのフォーマットで、バイナリ
サンプリング･レートf Sで動作します。BCKは、サンプリング･
2’sコンプリ、MSBファーストのオーディオ･データが必要です。
2
レートの32、48、または64倍で動作します
（I Sフォーマットでは
シリアル･オーディオ･インターフェースの詳細なタイミングは、
BCK = 32fSを除く）。PCM1742の内部動作は、LRCKと同期しま
図4を参照して下さい。
す。したがって、LRCKのサンプリング･レート･クロックが変化
(1) Standard Data Format: L-Channel = HIGH, R-Channel = LOW
1/fS
LRCK
R-Channel
L-Channel
BCK
(= 32, 48 or 64fS)
16-Bit Right-Justified, BCK = 48fS or 64fS
DATA
14 15 16
1
14 15 16
3
MSB
16-Bit Right-Justified, BCK = 32fS
DATA
2
1
2
3
1
14 15 16
MSB
1
LSB
3
14 15 16
MSB
LSB
14 15 16
2
2
3
LSB
14 15 16
MSB
LSB
18-Bit Right-Justified
DATA
16 17 18
1
2
3
MSB
16 17 18
1
LSB
2
17 18
MSB
LSB
20-Bit Right-Justified
DATA
18 19 20
1
2
3
18 19 20
MSB
24-Bit Right-Justified
DATA
22 23 24
1
2
1
LSB
3
22 23 24
MSB
3
18 19 20
MSB
1
LSB
2
2
LSB
3
22 23 24
MSB
LSB
(2) I2S Data Format: L-Channel = LOW, R-Channel = HIGH
1/fS
LRCK
L-Channel
R-Channel
BCK
(= 48 or 64fS)
DATA
1
2
N-2 N-1 N
3
MSB
1
LSB
(3) Left-Justified Data Format: L-Channel = HIGH, R-Channel = LOW
2
N-2 N-1 N
3
MSB
1
2
1
2
LSB
1/fS
L-Channel
LRCK
R-Channel
BCK
(= 32, 48 or 64fS)
DATA
1
2
MSB
3
N-2 N-1 N
LSB
1
MSB
2
3
N-2 N-1 N
LSB
図3. オーディオ･データ入力フォーマット
9
シリアル制御インターフェース
レジスタ･インデックス
（アドレス）
を設定します。最下位の8ビッ
シリアル制御インターフェースは、シリアル･オーディオ･イ
ンターフェースと非同期に動作する3線シリアル･ポートです。シ
ト
（D［7：0］
）
は、IDX［6：0］
で指定したレジスタに書き込むデー
タです。
図6に、シリアル制御ポートの書き込みのタイミング図を示し
リアル制御インターフェースは、オンチップのモード･レジスタ
をプログラムするために使用します。制御インターフェースに
ます。MLは、レジスタの書き込みが必要になるまでロジック 1
は、MD
（ピン13）
、MC（ピン14）
、ML（ピン15）
があります。MD
に保持します。レジスタの書き込みサイクルを開始するには、
は、モード･レジスタをプログラムするために使用するシリアル･
MLをロジック 0 に設定します。次に、MDの16ビット制御デー
データ入力です。MCは、データを制御ポートにシフトするため
タ･ワードに対応する16クロックをMCに供給します。16番目の
に使用するシリアル･ビット･クロックです。MLは、制御ポート･
クロック･サイクルが終了したら、MLをロジック 1 に設定し、
ラッチ･クロックです。
インデックスで指定したモード制御レジスタにデータをラッチし
ます。
レジスタの書き込み動作
シリアル制御ポートの書き込み動作には、すべて16ビットの
制御インターフェースのタイミングの必要条件
データ･ワードを使用します。図5 に、制御データ･ワードの
図7に、シリアル制御インターフェースの詳細なタイミング図
フォーマットを示します。最上位ビットは 0 にする必要があり
を示します。これらのタイミング･パラメータは、制御ポートの
ます。IDX［6：0］で示される7つのビットには、書き込み動作の
適正な動作のために重要です。
LRCK
50% of VDD
tBCH
tBCL
tLB
BCK
50% of VDD
tBCY
tBL
50% of VDD
DATA
tDS
記号
tDH
パラメータ
tBCY
tBCH
tBCL
tBL
tLB
tDS
tDH
最小
BCKパルス･サイクル時間
BCK ハイレベル時間
BCK ローレベル時間
BCK立ち上がりエッジからLRCKエッジまで
LRCK立ち下がりエッジからBCK立ち上がりエッジまで
データ･セットアップ時間
データ･ホールド時間
最大
単位
32、
48、
または64f
（1）
S
35
35
10
10
10
10
ns
ns
ns
ns
ns
ns
注：
（1）
fSはサンプリング･レート
（44.1kHz、48kHz、96kHzなど）
です。
図4. オーディオ･インターフェースのタイミング
MSB
0
LSB
IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0
D7
D6
Register Index (or Address)
D5
D4
D3
D2
D1
D0
D1
D0
X
Register Data
図5. MDIの制御データ･ワードのフォーマット
ML
MC
MD
X
図6. レジスタの書き込み動作
10
0
IDX6 IDX5 IDX4 IDX3 IDX2 IDX1 IDX0 D7
D6
D5
D4
D3
D2
X
0
IDX6
モード制御レジスタ
レジスタのマッピング
制御可能なモード制御
モード制御レジスタのマッピングを表Ⅲに示します。各レジス
PCM1742には、制御レジスタからアクセスしてプログラムで
きる多数の機能があります。レジスタは、このデータシートで説
タにIDX［6：0］
ビットで示されるインデックス
（アドレス）
があり
ます。
明したシリアル制御インターフェースを使用してプログラムしま
す。表Ⅱに、使用できるモード制御機能と、そのリセット･デ
フォルト状態およびレジスタのインデックスを示します。
tMHH
50% of VDD
ML
tMCH
tMLS
tMCL
tMLH
50% of VDD
MC
tMCY
LSB
MD
50% of VDD
tMDS
tMCH
記号
パラメータ
最小
tMCY
tMCL
tMCH
tMHH
tMLS
tMLH
tMDH
tMDS
MCパルス･サイクル時間
MC ローレベル時間
MC ハイレベル時間
ML ハイレベル時間
ML立ち下がりエッジからMC立ち上がりエッジまで
MLホールド時間（1）
MDホールド時間
MDセットアップ時間
100
50
50
注（2）
20
20
15
20
標準
最大
単位
ns
ns
ns
ns
ns
ns
ns
ns
注：
（1）
MCのLSBの立ち上がりエッジからMLの立ち上がりエッジまで
3
（2）256 • f 秒
（最小）
、fS = サンプリング･レート
S
図7. 制御インターフェースのタイミング
機能
デジタル･アッテネータ制御：0dB〜–63dB、0.5dBステップ
ソフトミュート制御
オーバー･サンプリング･レート制御
（64または128fS）
DACオペレーション制御
ディエンファシス機能制御
ディエンファシス･サンプリング･レート選択
オーディオ･データ･フォーマット制御
デジタルフィルタ･ロールオフ制御
ゼロフラグ機能選択
出力位相選択
ゼロフラグ極性選択
リセット･デフォルト
制御レジスタ
インデックス、IDX
［6：0］
0dB、減衰なし
ミュートOFF
64fSオーバー･サンプリング
DAC1およびDAC2がON
ディエンファシスOFF
44.1kHz
24ビット前詰め
シャープ･ロールオフ
L/Rチャンネル独立
通常位相
ハイ
16、17
18
18
19
19
19
20
20
22
22
22
AT1[7:0]、AT2[7:0]
MUT[2:0]
OVER
DAC[2:1]
DM12
DMF[1:0]
FMT[2:0]
FLT
AZRO
DREV
ZREV
表Ⅱ. 動作モード選択機能とレジスタ設定のデフォルト
IDX
(B8-B14)
REGISTER
B15
B14
B13
B12
B11
B10
B9
B8
B7
10H
11H
12H
13H
14H
15H
16H
16
17
18
19
20
21
22
0
0
0
0
0
0
0
IDX6
IDX6
IDX6
IDX6
IDX6
IDX6
IDX6
IDX5
IDX5
IDX5
IDX5
IDX5
IDX5
IDX5
IDX4
IDX4
IDX4
IDX4
IDX4
IDX4
IDX4
IDX3
IDX3
IDX3
IDX3
IDX3
IDX3
IDX3
IDX2
IDX2
IDX2
IDX2
IDX2
IDX2
IDX2
IDX1
IDX1
IDX1
IDX1
IDX1
IDX1
IDX1
IDX0
IDX0
IDX0
IDX0
IDX0
IDX0
IDX0
AT17
AT27
RSV
RSV
RSV
RSV
RSV
B6
B5
B4
AT16 AT15 AT14
AT26 AT25 AT24
OVER RSV
RSV
DMF1 DMF0 DM12
RSV
FLT
RSV
RSV
RSV
RSV
RSV
RSV
RSV
B3
B2
B1
B0
AT13
AT23
RSV
RSV
RSV
RSV
RSV
AT12
AT22
RSV
RSV
FMT2
RSV
AZRO
AT11
AT21
MUT2
DAC2
FMT1
RSV
ZREV
AT10
AT20
MUT1
DAC1
FMT0
RSV
DREV
表Ⅲ. モード･レジスタ･マッピング
11
レジスタの定義
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
レジスタ16
0
IDX6
IDX5
IDX4
IDX3
IDX2
IDX1
IDX0
AT17
AT16
AT15
AT14
AT13
AT12
AT11
AT10
レジスタ17
0
IDX6
IDX5
IDX4
IDX3
IDX2
IDX1
IDX0
AT27
AT26
AT25
AT24
AT23
AT22
AT21
AT20
ATx
［7：0］デジタル･アッテネータ･レベル設定
（x = 1）
またはVOUTR（x = 2）
に対応します。
x = 1または2で、DAC出力VOUTL
デフォルト値：1111 1111B
DACの各チャンネル
（VOUTLとVOUTR）
にデジタル･アッテネータ機能があります。減衰レベルは、0dBから–63dBまで0.5dB
（0.5dB）
ず
ステップで設定できます。アッテネータの減衰レベルは、プログラムした設定になるまで8/fSごとに1ステップ
つ増加または減少して変化します。アッテネータの減衰を無限大
（ミュート）
に設定することもできます。各チャンネルの
減衰データを独立に設定できます。
減衰レベルは、次の式を使用して設定できます。
– 255）
減衰レベル（dB）= 0.5
（ATx
［7：0］
DEC
ATx
［7：0］DEC = 0〜255です。
ATx
［7：0］DEC = 0〜128の場合、アッテネータの減衰は無限大に設定されます。
次の表に、各種設定の減衰レベルを示します。
レジスタ18
MUTx
ATx［7：0］
10進値
アッテネータ･レベル設定
1111 1111B
1111 1110B
1111 1101B
1000 0011B
1000 0010B
1000 0001B
1000 0000B
•
•
•
0000 0000B
255
254
253
131
130
129
128
•
•
•
0
0dB、減衰なし（デフォルト）
–0.5dB
–1.0dB
–62.0dB
–62.5dB
–63.0dB
ミュート
•
•
•
ミュート
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
0
IDX6
IDX5
IDX4
IDX3
IDX2
IDX1
IDX0
RSV
OVER
RSV
RSV
RSV
RSV
MUT2
MUT1
ソフトミュート制御
x = 1または2で、DAC出力VOUTL
（x = 1）
またはVOUTR（x = 2）
に対応します。
デフォルト値：0
MUTx = 0
ミュートOFF
（デフォルト）
MUTx = 1
ミュートON
ミュート･ビットMUT1とMUT2は、対応するDAC出力
（VOUTLまたはVOUTR）
のソフトミュート機能をONまたはOFFにする
ために使用します。ソフトミュート機能は、デジタル･アッテネータに内蔵されています。ミュートがOFF
（MUTx = 0）
の
とき、アッテネータとDACは通常動作になります。MUTx = 1に設定してミュートをONにすると、対応する出力のデジタ
ル･アッテネータが現在の設定から無限大まで1ステップずつ
（0.5dB）
減衰され、DAC出力のミュートがなめらかに実行さ
れます。
OVER
オーバー･サンプリング･レート制御
デフォルト値：0
OVER = 0
64倍オーバー･サンプリング（デフォルト）
OVER = 1
128倍オーバー･サンプリング
OVERビットは、デルタ-シグマDACのオーバー･サンプリング･レートを制御するために使用します。オーバー･サンプリ
の場合OVER = 1が推奨されます。
ング･レートが192kHz（システムクロック = 128または192fS）
12
レジスタ19
DACx
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
0
IDX6
IDX5
IDX4
IDX3
IDX2
IDX1
IDX0
RSV
DMF1
DMF0
DM12
RSV
RSV
DAC2
DAC1
DACオペレーション制御
またはVOUTR（x = 2）
に対応します。
x = 1または2で、DAC出力VOUTL（x = 1）
デフォルト値：0
DACx = 0
DACオペレーションON（デフォルト）
DACx = 1
DACオペレーションOFF
DACオペレーション制御は、DAC出力VOUTLおよびVOUTRをONまたはOFFにするために使用します。DACx = 0のとき、対
応する出力にDATA入力に応じたオーディオ波形が生成されます。DACx = 1のとき、入力データ、クロック状態に関係な
に固定されます。
く出力がバイポーラ･ゼロ･レベル
（VCC/2）
DM12
デジタル･ディエンファシス機能制御
デフォルト値：0
DM12 = 0
ディエンファシスOFF（デフォルト）
DM12 = 1
ディエンファシスON
DM12ビットは、デジタル･ディエンファシス機能をONまたはOFFにするために使用します。詳細については、このデー
タシートの代表的性能曲線を参照して下さい。
DMF
［1：0］ディエンファシス機能のサンプリング･レート選択
デフォルト値：00
DMF［1：0］
ディエンファシス･サンプリング･レート選択
00
44.1kHz（デフォルト）
01
48kHz
10
32kHz
11
未使用
DMF
［1：0］
ビットは、デジタル･ディエンファシス機能がONのときに使用するサンプリング･レートを選択するために使
用します。
レジスタ20
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
0
IDX6
IDX5
IDX4
IDX3
IDX2
IDX1
IDX0
RSV
RSV
FLT
RSV
RSV
FMT2
FMT1
FMT0
FMT
［2：0］オーディオ･インターフェースのデータ･フォーマット
デフォルト値：101
FMT
［2：0］
ビットは、シリアル･オーディオ･インターフェースのデータ･フォーマットを選択するために使用します。次
の表に、選択可能なフォーマットを示します。
FMT
［2：0］
オーディオデータ･フォーマット選択
000
24ビット･スタンダード･フォーマット、後詰めデータ
001
20ビット･スタンダード･フォーマット、後詰めデータ
010
18ビット･スタンダード･フォーマット、後詰めデータ
011
16ビット･スタンダード･フォーマット、後詰めデータ
100
I2Sフォーマット、16〜24ビット
101
前詰めフォーマット、16〜24ビット
（デフォルト）
110
未使用
111
未使用
13
レジスタ20
（続き）
FLT
デジタルフィルタ･ロールオフ制御
デフォルト値：0
FLT = 0
シャープ･ロールオフ（デフォルト）
FLT = 1
スロー･ロールオフ
FLTビットでアプリケーションに最適なデジタルフィルタのロールオフを選択できます。シャープまたはスローの2つの
フィルタ･ロールオフがあります。各ロールオフのフィルタ応答は、このデータシートの代表的性能曲線を参照して下
さい。
レジスタ22
DREV
B15
B14
B13
B12
B11
B10
B9
B8
B7
B6
B5
B4
B3
B2
B1
B0
0
IDX6
IDX5
IDX4
IDX3
IDX2
IDX1
IDX0
RSV
RSV
RSV
RSV
RSV
AZRO
ZREV
DREV
出力位相選択
デフォルト値：0
DREV = 0
通常出力（デフォルト）
DREV = 1
反転出力
DREVビットは、VOUTLとVOUTRの出力位相を設定するために使用します。
ZREV
ゼロフラグ極性選択
デフォルト値：0
ZREV = 0
ゼロ検出時にゼロフラグ･ピンがハイ（デフォルト）
ZREV = 1
ゼロ検出時にゼロフラグ･ピンがロー
ZREVビットでゼロフラグ･ピンのアクティブな極性を選択できます。
AZRO
ゼロフラグ機能選択
デフォルト値：0H
AZRO = 0
L/Rチャンネル独立ゼロフラグ（デフォルト）
AZRO = 1
L/Rチャンネル共通ゼロフラグ
AZROビットでゼロフラグ･ピンの機能を選択できます。
AZRO = 0：
ピン11：ZEROR
Rチャンネルのゼロフラグ出力
ピン12：ZEROL
Lチャンネルのゼロフラグ出力
AZRO = 1：
14
ピン11：ZEROA
L/Rチャンネルのゼロフラグ出力
ピン12：NA
未使用
アナログ出力
リケーションの許容レベルまで帯域外ノイズを減衰させるのに十
PCM1742には、VOUTLとVOUTRの2つの独立した出力チャンネル
分でありません。帯域外ノイズを十分に除去するには外部ローパ
があります。これらは、非平衡な出力で、それぞれ3.1Vp-p（標
スフィルタが必要です。DACポスト･フィルタ回路の詳細につい
準）
を5kΩのAC結合負荷にドライブできます。VOUTLとVOUTRの内
ては、このデータシートの「使用上の注意」を参照して下さい。
（またはバイポー
部出力アンプは、VCC/2に等しいDC同相モード
VCOM出力
ラ･ゼロ）
電圧にバイアスされています。
出力アンプには、RC連続時間系フィルタがあり、PCM1742の
バッファがない同相モード電圧出力ピンVCOM（ピン10）は、デ
デルタ-シグマDACのノイズ･シェープ特性のためにDAC出力に存
カップリング用です。このピンは、VCC/2に等しいDC電圧レベル
在する帯域外ノイズのエネルギーを低減します。このフィルタの
（公称）
にバイアスされています。このピンは、外部回路をバイア
周波数応答を図8に示します。このフィルタだけでは多くのアプ
スするために使用できます。VCOMピンを外部バイアスに使用する
例を図9に示します。
ゼロフラグ
ANALOG FILTER PERFORMANCE
(100Hz-10MHz)
ゼロ検出条件
各出力チャンネルのゼロ検出は、相互に独立しています。1つ
Response (dB)
0
のチャンネルのデータが1024のサンプリング期間（またはLRCK
–10
クロック期間）
連続して 0 レベルになった場合、そのチャンネル
–20
のゼロ検出条件が成立します。
–30
ゼロ出力フラグ
–40
1つ以上のチャンネルにゼロ検出条件が成立した場合、その
–50
チャンネルのゼロフラグ･ピンがロジック 1 に設定されます。各
チャンネルにゼロフラグ･ピンがあります
（ZEROL（ピン12）およ
–60
0.1
1
10
100
1K
びZEROR（ピン11）
）
。これらのピンは、外部ミュート回路を動作
10K
するため、またはマイクロコントローラやオーディオ信号プロ
Frequency (kHz)
セッサなどのデジタル制御機能のステータス･インジケータとし
図8. 出力フィルタの周波数応答
て使用できます。
PCM1742
VOUTx
R2
10µF
R1
AV = –1, where AV = –
C1
R3
VCC
R2
R1
2
+
C2
3
1/2
OPA2353
1
Filtered
Output
VCOM
+
x = L or R
10µF
(a) Using VCOM to Bias a Single-Supply Filter Stage
VCC
PCM1742
Buffered
VCOM
OPA337
VCOM
+
10µF
(b) Using a Voltage Follower to Buffer VCOM when Biasing Multiple Nodes
V+
VCC
25kΩ
49.9kΩ
1%
–IN
PCM1742
VOUTx
SENSE
25kΩ
OUT
25kΩ
+IN
VCOM
+
10µF
25kΩ
To Low-Pass
Filter Stage
REF
INA134
x = L or R
V–
(c) Using an INA134 for DC-Coupled Output
図9. VCOMピンを使用した外部回路のバイアス
15
電源およびグランディング
ゼロフラグ出力のアクティブな極性は、制御レジスタ22の
ZREVビットを 1 に設定して反転できます。リセット･デフォル
トは、アクティブハイ出力
（ZREV = 0）
です。
PCM1742には+5Vアナログ電源（V CC ）と+3.3Vデジタル電源
が必要です。+5V電源
（VCC）
はDACアナログと出力フィルタ
（VDD）
制御レジスタ22のAZROビットを 1 に設定すると、L/Rチャン
回路に使用し、+3.3V電源
（VDD）
はデジタルフィルタとシリアル･
ネル共通ゼロフラグを選択できます。リセット･デフォルトは、
インターフェース回路に使用します。最適な性能を得るために
L/Rチャンネル独立ゼロフラグ（AZRO = 0）
です。
から+3.3V電源
は、リニア･レギュレータを使用して+5V電源
（VCC）
（V DD ）をとります（図11参照）。テキサス･インスツルメンツの
使用上の注意
REG1117-3.3リニア･レギュレータがこのアプリケーションには最
適です。
接続図
適切な電源のバイパスを図11に示します。10µFのコンデンサ
図11に、基本接続図および必要な電源バイパスとデカップリン
にはタンタルまたはアルミ電解コンデンサを使用します。
グ･コンポーネントを示します。テキサス･インスツルメンツは、
すべての設計に図11のコンポーネントの値を使用することを推奨
DAC出力フィルタ回路
します。
デルタ-シグマDACでは、ノイズ･シェープ技術を使用して帯域
SCK、LRCK、BCK、およびDATA入力には、直列抵抗
（22Ωか
以上の
内S/N比
（SNR）
を改善しますが、ナイキスト周波数
（fS/2）
ら100Ω）
を使用することを推奨します。直列抵抗は、基板とデバ
帯域外ノイズが増加します。コンバータの最適な性能を得るため
イス入力の浮遊容量とともにローパス･フィルタを形成し、高周
には、帯域外ノイズをローパスフィルタで除去する必要がありま
波ノイズの発生を低減し、クロックおよびデータ･ラインのグ
す。これは、オンチップと外部のローパスフィルタを組み合わせ
リッチとリンギングを抑えます。
ることにより行います。
シングルおよびデュアル電源のアプリケーションに推奨される
外部ローパス･アクティブ･フィルタ回路を図9（a）
と図10に示しま
AV ≈ –
R2
R1
C1
R3
VIN
3
ポーネントの変化に影響されにくいマルチ帰還
（MFB）回路を使
R1
用した2次バターワース･フィルタです。MFBアクティブ･フィル
2
タの設計の詳細については、アプリケーション･ノート
R4
1
C2
す。これらの回路は、周波数および温度によるパッシブ･コン
R2
VOUT
OPA2134
（SBJA020/ANJ-1004）
を参照して下さい。
全体のシステム性能はDACとそのアナログ出力回路の品質に
よって決まるため、アクティブ･フィルタには高品質なオーディ
オ･オペアンプを推奨します。PCM1742には、テキサス･インス
図10. デュアル電源フィルタ回路
ツルメンツのOPA2353およびOPA2134デュアル･オペアンプの使
用を推奨します
（図9
（a）
および10参照）
。
PCM
Audio Data
Input
2
DATA
ML 15
3
LRCK
MC 14
4
DGND
MD 13
5
VDD
ZEROL/NA 12
6
VCC
ZEROR/ZEROA 11
7
VOUTL
8
VOUTR
System Clock
SCK 16
Mode
Control
10µF
+3.3V
Regulator
+
BCK
10µF
Zero Mute
Control
VCOM 10
+
+
1
10µF
AGND
9
+5V VCC
図11. 基本接続図
16
Post LPF
Post LPF
L-Chan OUT
R-Chan OUT
プリント基板のレイアウトの指針
推奨します。これにより、デジタル電源のスイッチング･ノイズ
がアナログ電源に混入してPCM1742のダイナミック特性が低下
PCM1742の標準的なプリント基板のフロア･プランを図12に示
することを防止できます。アナログ部とデジタル部に共通の+5V
します。回路基板に境界を設けてアナログ部とデジタル部を分離
電源を使用しなければならない場合は、アナログ回路にデジタ
したグランド･プレーンを推奨します。PCM1742は、デジタル
ル･スイッチング･ノイズが結合しないように、アナログおよびデ
I/Oピンをグランド･プレーンの境界側に向けて配置し、基板のデ
ジタルの+5V電源端子間にインダクタンス（RFチョーク、フェラ
ジタル部のデジタル･オーディオ･インターフェースや制御信号と
イト･ビード）
を挿入します。シングル電源のアプリケーションに
最短距離で直接的に接続できるようにします。
推奨されるアプローチを図13に示します。
基板のデジタル部とアナログ部には別の電源を使用することを
Analog Power
Digital Power
+VD
DGND
AGND +5VA
+VS –VS
REG
VCC
VDD
Digital Logic
and
Audio
Processor
Output
Circuits
DGND
PCM1742
Digital
Ground
AGND
DIGITAL SECTION
Analog
Ground
ANALOG SECTION
Return Path for Digital Signals
図12. 推奨されるプリント基板のレイアウト
Power Supplies
RF Choke or Ferrite Bead
+5V
AGND
+VS –VS
REG
VCC
VDD
Digital Logic
and
Audio
Processor
VDD
DGND
Output
Circuits
PCM1742
AGND
Common
Ground
DIGITAL SECTION
ANALOG SECTION
図13. シングル電源のプリント基板のレイアウト
17
動作原理
シグマ変調器と補間フィルタの総合オーバー･サンプリング･レー
PCM1742のデルタ-シグマ･セクションは、8レベル振幅量子化
器と4次ノイズ･シェーパから構成されています。このセクション
は、オーバー･サンプリングされた入力データを8レベル･デルタシグマ･フォーマットに変換します。図14に8レベル･デルタ-シグ
マ変調器のブロック図を示します。この8レベル･デルタ-シグマ
変調器は、一般的な1ビット（2レベル）デルタ-シグマ変調器に比
トは64fSです。
図15に8レベル･デルタ-シグマ変調器の理論的な量子化雑音特
性を示します。エンハンスド･マルチレベル･デルタ-シグマ･アー
キテクチャのマルチレベル量子化器は、入力クロックのジッタ耐
性も優れています。図16のシミュレーションによるジッタ耐性を
参照して下さい。
べ、安定性およびクロック･ジッタ耐性に優れています。デルタ-
–
+
8fS
Z–1
+
+
Z–1
Z–1
+
Z–1
+
+
8-Level Quantizer
64fS
図14. 8レベル･デルタ-シグマ変調器
QUANTIZATION NOISE SPECTRUM
(128x Oversampling)
0
0
–20
–20
–40
–40
Amplitude (dB)
Amplitude (dB)
QUANTIZATION NOISE SPECTRUM
(64x Oversampling)
–60
–80
–100
–120
–80
–100
–120
–140
–140
–160
–160
–180
–180
0
1
2
3
4
5
Frequency (fS)
図15. 量子化雑音特性
18
–60
6
7
8
0
1
2
3
4
5
Frequency (fS)
6
7
8
全高調波歪+ノイズ
JITTER DEPENDENCE (64x Oversampling)
全高調波歪+ノイズ
（THD+N）
は、指定の測定帯域幅の高調波歪
125
とすべてのノイズ･ソースが含まれるため、オーディオDACの重
Dynamic Range (dB)
120
要な値です。歪とノイズの真のrms値をTHD+Nと呼びます。
115
THD+Nの測定に使用するテスト･セットアップを図17に示します。
110
PCM1742のTHD+Nは、フルスケール、1kHzのデジタル正弦
波をテスト･スティミュラスとしてDACに入力することにより測
105
定します。デジタル･ジェネレータは、24ビットのオーディオ･
100
ワード長、44.1kHzまたは96kHzのサンプリング･レートに設定し
95
ます。デジタル･ジェネレータの出力は、測定システムの非平衡
なS/PDIFコネクタから取り出します。S/PDIFデータは、同軸
90
0
100
200
300
400
500
600
ケーブルを通じてDEM-DAI1742デモ･ボードのデジタル･オー
Jitter (ps)
ディオ･レシーバへ送られます。レシーバは、I 2Sまたは前詰め
データ･フォーマットで24ビット･データを出力するように構成し
図16. ジッタ耐性
ます。DACのオーディオ･インターフェース･フォーマットは、レ
シーバの出力フォーマットと一致するようにプログラムします。
アナログ出力は、DACのポスト･フィルタから測定システムのア
主要な特性パラメータと測定
ナログ･アナライザ入力へ送られます。アナログ入力は、アナラ
このセクションでは、PCM1742の主要なダイナミック特性の
パラメータを測定する方法について説明します。テストは、すべ
イザ内のフィルタにより帯域制限されます。結果のTHD+Nがア
ナライザにより測定され、測定システムにより表示されます。
てAudio Precision System Two Cascadeまたは同等のオーディオ
測定システムを使用して行います。
Evaluation Board
DEM-DAI1742
S/PDIF
Receiver
PCM1742
2nd-Order
Low-Pass
Filter
f–3dB = 54kHz or 108kHz
S/PDIF
Output
Digital
Generator
Analyzer
and
Display
0dBFS,
1kHz Sine Wave
rms Mode
20kHz
AES-17
Filter
Band Limit
HPF = 22Hz
LPF = 30kHz
Notch Filter
fC = 1kHz
図17. THD+N測定のテスト･セットアップ
19
ダイナミック･レンジ
アイドル･チャンネルのS/N比
ダイナミック･レンジは、–60dBFS、1kHzのデジタル正弦波を
SNRテストでは、DACのノイズ･フロアを測定します。DACに
スティミュラスとしてDACに入力することにより測定したAウェ
オール 0 データを入力し、DACの無限大ゼロ検出ミュート機能
イトのTHD+Nとして規定されます。この測定は、与えられた
をOFF
（PCM1742の電源投入時のデフォルト）にする必要があり
ローレベルの入力信号に対するDACの特性をよく示すように設
ます。これにより、確実にデルタ-シグマ変調器の出力が出力ア
ンプ回路に接続され、アイドル･トーン
（存在する場合）
の観測と
計されています。
ダイナミック･レンジを測定するセットアップを図18に示しま
SNRの測定が可能になります。DAC入力のデータ･ストリームが
す。これは、前記のTHD+Nのテスト･セットアップと同様です。
オール 0 になるように、デジタル･ジェネレータのディザ機能も
相違点は、帯域制限フィルタの選択、追加のAウェイト･フィル
OFFにする必要があります。SNRの測定セットアップは、入力信
タ、–60dBFSの入力レベルです。
号レベル
（図18の注を参照）
を除き、ダイナミック･レンジに使用
したものと同じです。
Evaluation Board
DEM-DAI1742
S/PDIF
Receiver
PCM1742(1)
2nd-Order
Low-Pass
Filter
f–3dB = 54kHz
S/PDIF
Output
Digital
Generator
Analyzer
and
Display
0% Full-Scale,
Dither Off (SNR)
–60dBFS,
1kHz Sine Wave
(Dynamic Range)
rms Mode
A-Weight
Filter(1)
注：
（1）
無限大ゼロ検出ミュートOFF。
（2）Aウェイトがない場合、結果は約3dB低下
します。
図18. ダイナミック･レンジとSNRを測定するテスト･セットアップ
20
Band Limit
HPF = 22Hz
LPF = 22kHz
Option = A-Weighting(2)
Notch Filter
fC = 1kHz
外観
パッケージ番号322−16ピンSSOP
(SBAS176)
TIJBB010503K
21
日本テキサス・インスツルメンツ株式会社（以下TIとい
います）は、通知をすることなくその製品を変更し、も
しくは半導体集積回路製品またはサービスの製造または
提供を中止することがありますので、お客様は、発注さ
れる前に、これから参照しようとする資料が最新のもの
であることを確実にするため、最新版の資料を取得する
ようお勧めします。
TIは、その半導体集積回路製品および関連するソフトウェ
アが、TIの標準保証条件に従い販売の際の現行の仕様書
に対応した性能を有していることを保証します。検査お
よびその他の品質管理技法は、TIが当該保証を支援する
のに必要とみなす範囲で行なわれております。各デバイ
スの全てのパラメーターに関する特定の検査は、政府が
それ等の実行を義務づけている場合を除き、必ずしも行
なわれておりません。
半導体集積回路製品を使用する或る種の用途の中には、
死亡、傷害、または財産もしくは環境に深刻な被害をも
たらす危険の可能性を包含するものがあります。（以下、
これらを「重大用途」といいます。
）
TIの製品を当該重大用途に組込むことは、お客様独自の
リスクでなされることと解釈されます。TI製品を当該用
途に使用される場合は、事前にTIの役員の書面による承
諾を必要とします。危険な可能性を有する用途に関する
質問は、TIの営業所を通じて、TI迄お寄せ下さい。
お客様の用途にTI製品を使用することに伴う危険を最小
のものとするため、製品固有の危険性を最小にするため
の、適切な設計上および作動する上での安全対策は、お
客様がとらなくてはなりません。
TIは製品の使用用途に関する支援、お客様の製品の設計、
ソフトウェアの性能、または特許侵害もしくはサービス
に対する責任を負うものではありません。またTIは、そ
の半導体集積回路製品もしくはサービスが使用されうる、
もしくは使用されている組み合せ、機械装置、もしくは
方法をカバーしている、またはそれ等に関連している特
許権、著作権、回路配置利用権、その他の知的財産権に
基づいて何らかのライセンスを許諾するということは明
示的にも黙示的にも保証も表示もしておりません。
TIの半導体集積回路製品は、生命維持の用途、装置、シ
ステム、その他の重大用途に使用できるように設計も、
意図も、承認も、また保証もされておりません。
Copyright
 2001 日本テキサス・インスツルメンツ株式会社
IN-9809
半導体製品は、取り扱い、保管･輸送環境、基板実装条件
によっては、お客様での実装前後に破壊/劣化、または故障
を起こすことがあります。
弊社半導体製品のお取り扱い、ご使用にあたっては下記
の点を遵守して下さい。
1. 静電気
● 素手で半導体製品単体を触らないこと。どうしても触
る必要がある場合は、リストストラップ等で人体からアー
スをとり、導電性手袋等をして取り扱うこと。
●弊社出荷梱包単位（外装から取り出された内装及び個装）
又は製品単品で取り扱いを行う場合は、接地された導
電性のテーブル上で（導電性マットにアースをとった
もの等）、アースをした作業者が行うこと。また、コ
ンテナ等も、導電性のものを使うこと。
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全ての装置類は、静電気の帯電を防止する措置を施す
こと。
● 前記のリストストラップ・導電性手袋・テーブル表面
及び実装装置類の接地等の静電気帯電防止措置は、常
に管理されその機能が確認されていること。
2. 温･湿度環境
● 温度：0〜40℃、相対湿度：40〜85％で保管・輸送及
び取り扱いを行うこと。（但し、露結しないこと。）
● 直射日光があたる状態で保管・輸送しないこと。
3. 防湿梱包
● 防湿梱包品は、開封後は個別推奨保管環境及び期間に
従い基板実装すること。
4. 機械的衝撃
● 梱包品（外装、内装、個装）及び製品単品を落下させ
たり、衝撃を与えないこと。
5. 熱衝撃
● はんだ付け時は、最低限260℃以上の高温状態に、10
秒以上さらさないこと。（個別推奨条件がある時はそれ
に従うこと。）
6. 汚染
● はんだ付け性を損なう、又はアルミ配線腐食の原因と
なるような汚染物質（硫黄、塩素等ハロゲン）のある
環境で保管・輸送しないこと。
● はんだ付け後は十分にフラックスの洗浄を行うこと。（不
純物含有率が一定以下に保証された無洗浄タイプのフラッ
クスは除く。）
以上

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