1 - VDEC

A-SSCC 2007 Tokyo Press Conference
- Asian Solid-State Circuits Conference -
第三回アジア固体回路会議
http://www.a-sscc.org/
2007年9月10日
2007年9月12日
2007年9月20日
2007年9月13日
日本
韓国
台湾
中国
記者会見（東京）
記者会見（ソウル）
記者会見（）
記者会見（西安）
東京記者会見： 2007年9月10日@東京大学
本日の電子データは以下のサイトにございます
http://www.vdec.u-tokyo.ac.jp/A-SSCC2007/
記者会見次第
A-SSCC 前プログラム委員長//A-SSCC
開会のご挨拶
運営委員
A-SSCC概要のご説明
黒田忠弘（慶応大学）
招待講演・パネルのご説明
インダストリープログラムのご説明
各担当
各技術分野のご説明
濱田
・RF
岡田
・Wireless/Wireline
池田
・アナログ・データコンバータ
有本
・ミックスシグナルプロセッシング
荒川
・ディジタル
日高
・メモリ
小谷
・新技術・応用
質疑応答
基嗣（東芝）
博之（ＮＥＣ）
誠（東大）
和民（ルネサステクノロジ）
文男（日立）
秀人（ルネサステクノロジ）
光司（東北大学）
２時３０分終了予定
A-SSCCとは
• IEEE Solid-State Circuits Society (SSCS)主催の４番目*
の学会として、Asian Solid-State Circuits Conference (ASSCC)が誕生。アジアに集積回路設計の新しい風を。毎年１１
月頃アジア地区で開催。
*)
2004年までは2月のISSCC (International Solid-State Circuit
Conference)、６月のVLSI回路シンポジウム、９月のCICC (Custom
Integrated Circuits Conference) の３つ
• なぜ、今アジアか
– 今後急速に発展するアジア
– アジアの学生、研究者、技術者の啓蒙と技術交流の場
– アジアの技術論文の掘り起こし（現存の学会とは競合しない）
IEEE Region 10
IEEEのRegion 10をカバーするA-SSCC
A-SSCCの予定
2005年台湾
大会委員長： Genda Hu (TSMC）
2006年中国
大会委員長： Ke Gong (天津大学）
2007年韓国
大会委員長： Chong-Min Kyung (KAIST)
2008年日本
大会委員長：下東勝博 (STARC)
2009年台湾
大会委員長： Ming-Kai Tsai (MediaTek)
http://www.ieee.org/organizations/rab/imagemaps/world_reg.html
A-SSCC会議委員会構成
IEEE SSCS AdCom Meetings
Committee
Steering Committee
Ck Wang, G. Hu, W. Sansen, A. Chandrakasan, T. Sakurai, etc
Conference Chair
C.M. Kyung (Korea)
Organizing Committee
Kwang Sub Yoon, (Korea)
Suki Kim (Korea)
Liaison
W. Sansen, (Belgium)
A. Chandrakasan, (USA)
Technical Program
Committee
Nicky Lu(Etron,台湾)
International
Professional Management Team
GeniCom Inc., Korea
プログラム委員会
Chair
Nicky Lu
Etron, Taiwan
Co-Chair
H.J. Yoo, KAIST
, Korea
Paper Sessions
RF
Mototsugu Hamada
Toshiba, Japan
Emerging Technologies
and Applications
Siva Narendra, Tyfone
,
Inc., USA
Wireless and Wireline
Communications
Deog-Kyoon Jeong,
Seoul National
University, Korea
Memory
ChangHyun Kim,
Samsung, Korea
Analog and
Data Conversion
Hidetoshi Onodera
Kyoto University, Japan
Digital
Liang-Gee Chen,
National Taiwan
University, Taiwan
Mixed Signal
Processing
Kazutami Arimoto
,
Renesas, Japan
Jerry Jou
Vice-Chair
Nat’l Chiao
, Tung Univ.
Special Programs
Industry Program
Changhyun Kim ,
Samsung, Korea
Student
Design Contest
H. J. Yoo,
KAIST, Korea
Educational
Program
Akira Matsuzawa
TITECH
Japan
Invited Program
Tadahiro Kuroda,
Keio University,
Japan
“Industry Program” is unique to cover
“Industry Trend”. Application, demo,
evaluation results are more important than
originality.
A-SSCC 2007
• 第三回である今年は、”The Blossoming of IC Design
and Business in Asia”というテーマのもと、11月12～14
日、韓国済州島Ramada Plaza Hotelにて開催
• アジアへの情報発信、アジアからの情報収集の場
•
•
•
•
産業界のトレンドがわかるインダストリー・プログラム
世界の講師を招いたチュートリアル
アジアならではの４つの基調講演
高倍率の選別を受けたテクニカル論文
• ISSCC、IEEE Journal of Solid-State Circuitとも連携企画
– A-SSCC2005ではJSSC 2006年11月号に7件掲載、A-SSCC2006で
はJSSC 2007年11月号に9件掲載決定
学会会場
韓国済州島ラマダプラザホテル
~3km from the airport (~5-10min)
済州島の風景・・自然遺産
論文概況：国別
全投稿数：347、全採択数：113、採択率：32.6％
0
50
100
Korea
Taiwan
China
Japan
Other Asia
N. America
Europe
60
24(40%)
53
8(15%)
150
109
28(26%)
Research Inst.
Academia
Industry
Submission
Acceptance
Submission
Acceptance
39
A
R
I
A
R
I
27(69%)
Korea
97 5
7 23(24%) 1(20%) 4(57%)
42
52 4
4 21(40%) 1(25%) 2(50%)
5(12%) Taiwan
China
48 1
4 6(13%) 0( 0%) 2(50%)
27
Japan
21 1 17 15(71%) 0( 0%) 12(71%)
12(44%)
Other Asia 41 0
1 5(12%) 0(---%) 0( 0%)
17
N. America 20 0
7 7(35%) 0(---%) 5(71%)
9(53%)
Europe
11 1
5 7(64%) 1(100%) 1(20%)
論文概況：国別
全投稿数：347、全採択数：113、採択率：32.6％
0
Korea
Taiwan
50
46
21
32
17
173
62
69
32
China
43 126
6 12
Japan
41
25
Other Asia 28
7
N. America 21
11
Europe
10
4
2005
38
23
100
60
24(40%)
53
8(15%)
2006: 332, 107(32%)
2005: 362, 136(38%)
150
109
28(26%)
Research Inst.
Academia
Industry
Submission
Acceptance
Submission
Acceptance
39
A
R
I
A
R
I
27(69%)
Korea
97 5
7 23(24%) 1(20%) 4(57%)
27
42
52 4
4 21(40%) 1(25%) 2(50%)
3
5(12%) Taiwan
China
48 1
4 6(13%) 0( 0%) 2(50%)
31
27
Japan
21 1 17 15(71%) 0( 0%) 12(71%)
16
12(44%)
Other Asia 41 0
1 5(12%) 0(---%) 0( 0%)
9 17
4 9(53%)
N. America 20 0
7 7(35%) 0(---%) 5(71%)
Europe
11 1
5 7(64%) 1(100%) 1(20%)
2006
論文概況：分野別
0
50
100
アナログ /
データ変換
Wireless/
Wireline
91
20(22%)
43
17(40%)
61
19(31%)
RF
ディジタル
回路 / システム
ミックスシグナル
信号処理
54
15(28%)
41
16(39%)
14
5(36%)
メモリ
33
13(39%)
新技術・応用
Industry
Program
10
8(80%)
台湾
その他アジア
日本韓国中国
北米欧州
Submission
Acceptance
色の意味
論文概況：組織別
組織
National Taiwan Univ.
KAIST
Renesas Tech. Corp.
Hong Kong Univ. of Science and Tech.
Keio Univ.
Tohoku Univ.
Univ. of Tokyo
K.U. Leuven
Tokyo Inst. of Tech.
National Chiao-Tung Univ.
NEC Corp.
Oregon State Univ.
IBM
Intel Corp.
Seoul National Univ.
Samsung Electronics
Korea Univ.
Yonsei Univ.
Chungbuk National Univ.
Kwangwoon Univ.
Tsinghua Univ.
Fudan Univ.
Kobe Univ.
Hitachi, Ltd.
Matsushita Electric Industrial
SANYO Electric Co., Ltd.
Kanazawa Univ.
Advantest Lab.
Toshiba Corp.
投稿数
採択数
22
16
6
8
4
3
3
4
5
6
2
2
2
2
2
3
4
4
5
7
12
13
1
1
1
1
1
1
3
採択率
12
9
5
5
4
3
3
3
3
3
2
2
2
2
2
2
2
2
2
2
2
2
1
1
1
1
1
1
1
54.5
56.3
83.3
62.5
100.0
100.0
100.0
75.0
60.0
50.0
100.0
100.0
100.0
100.0
100.0
66.7
50.0
50.0
40.0
28.6
16.7
15.4
100.0
100.0
100.0
100.0
100.0
100.0
33.3
招待講演・パネルのご説明
招待プログラム
Nov.13
(Tue.)
2nd day
9:00-9:05
Opening
9:059:50
(45 min)
Plenary Speech 1
"The Strategic Considerations for
Digital-TV System-on-Chip Products“
Heegook Lee, LG Electronics Inc.
9:009:45
(45 min)
Plenary Speech 3
"Recent Business Models and Technology
Trends and Their Impact on the
Semiconductor Industry“
Jackson Hu, UMC
9:5010:35
(45 min)
Plenary Speech 2
"Convergence and Divergence in
Parallel for the Ubiquitous Era”
Satoru Ito, Renesas Tech.
9:4510:30
(45 min)
Plenary Speech 4
"Analog Design Challenges in Nanometer
CMOS Technologies“
Willy Sansen, Katholieke Univ. Leuven
10:3511:05
Break
10:30-11:05
Break
11:0512:45
(100min)
Industry Program
( Two or Three Parallel Session)
12:4513:45
Lunch
13:4515:50
(125 min)
15:5016:00
16:0016:40
(45 min)
16:4518:30
(100
min)
19:0021:00
Session
1
Session
2
Session
3
Nov.14
(Wed.)
11:05-13:10
(125 min)
Session
5
Session
6
Session
7
Session
8
3rd day
13:10-14:10
Session 4
Break/SDC Exhibits
Exhi
bits
14:10-16:15
(125 min)
Lunch
Session
10
Session
11
Session
12
Session
13
Special Session
“How to Present a Good ISSCC Paper”
16:15-16:30
Panel Discussion
(Two parallel sessions)
Banquet
Session
9
16:30-18:35
(125 min)
Break
Session
14
Session
15
Session
16
Session
17
Ex
hibi
ts
プレナリー講演
２００６年１１月１３日（火）

Dr. Heegook Lee
２００６年１１月１４日（水）

President and CTO of
LG Electronics Inc,
Korea
Chairman of UMC,
Taiwan
“The Strategic Considerations
for Digital-TV System-on-Chip
Products”

Mr. Satoru Ito
Chairman & CEO of
Renesas Technology Corp.,
Japan
“Convergence and Divergence
in Parallel for the Ubiquitous Era”
Dr. Jackson Hu
“Recent Business Models
and Technology Trends
and Their Impact on the
Semiconductor Industry”

Dr. Willy Sansen
Prof. of Katholieke
Universiteit Leuven,
Belgium
“Analog Design
Challenges in Nanometer
CMOS Technologies”
プレナリー講演(1)

Dr. Heegook Lee
President and CTO of LG Electronics Inc, Korea
“The Strategic Considerations for Digital-TV
System-on-Chip Products”
Date: Nov. 13 (Tue), 9:05-9:50
Biography:
Hee-Gook Lee is President of LG Electronics (LGE) since 2003, and is currently the
Chief Technology Officer. As CTO, he is responsible for the company’s whole R&D
activities with over 15,000 engineers located globally. He also sits on the boards of
LG.Philips LCD and Siltron Corporation. Before joining LG Electronics in 1999, he
spent 17 years working at LG Semicon Co. Ltd. (LGS), CheongJu, Korea, where he
was Executive Vice President and general manager of the R&D Division, responsible
for technology and products for LGS’ memory business. He received his B.S. degree
in Electronics Engineering from Seoul National University, Korea in 1974 and Ph.D.
degree in Electrical Engineering from Stanford University, Stanford, California, U. S.
A. in 1980.
プレナリー講演(1) Heegook Lee博士
“The Strategic Considerations for Digital-TV System-on-Chip Products”
Abstract: The delivery channels for digital TV broadcasting have been
diversified: terrestrial, cable, satellite, beyond 3G cellular band and now
over the internet. On the physical dimension, popularity of larger screen
flat TV’s are rapidly growing, while mobile TV technology brought TV
viewing to cell phones with QVGA screens. The flexibility of when to
watch the programs has been enhanced by PVR technology and set-top
boxes with push technology services. And IPTV VOD services offer
more flexibility to consumers when and what to watch. Large screen flat
TV’s are also used for Home Theater environments for Full HD contents.
All these developments have occurred within just a few years, and the
tasks of developing System-on-Chip (SoC) solutions for the various
applications are very challenging. This paper will explore the strategic
considerations chip developers have to employ to create the most
competitive Digital TV SoC technology and products.
プレナリー講演(2)

Mr. Satoru Ito
Chairman & CEO of Renesas Technology Corp., Japan
“Convergence and Divergence in Parallel for the
Ubiquitous Era”
Date: Nov. 13 (Tue), 9:50-10:35
Biography:
Satoru Ito is Chairman & Chief Executive Officer of Renesas Technology Corp. Mr. Ito joined the
Musashi Works of Hitachi’s Semiconductor & Integrated Circuits Division in 1970. After an early
career in design engineering and management, he was appointed Deputy General Manager of
Hitachi’s Semiconductor Design and Development Center in 1991 and Deputy General Manager of
the Semiconductor & Integrated Circuits Division, Hitachi, Ltd in 1993. In 1998 Mr. Ito was appointed
to the position of President of Hitachi Semiconductor (Europe), Hitachi’s wafer fabrication plant in
Bayern, Germany. After two years he moved to the USA to take up the position of Chairman & Chief
Executive Officer, Hitachi Semiconductor (America), Inc. In October 2001 Mr. Ito returned to Japan
and assumed the position of Managing Officer & Chief Marketing Officer of Semiconductor &
Integrated Circuits, Hitachi, Ltd. In February 2002, Satoru Ito was appointed President & Chief
Executive Officer of Hitachi’s Semiconductor & Integrated Circuits Group. In April 2003, Mr. Ito was
appointed President ＆ Chief Operating Officer of Renesas Technology Corp., the company formed
by the merger of the semiconductor businesses of Hitachi and Mitsubishi Electric. In April 2005, Mr.
Ito was appointed President & Chief Executive Officer of Renesas Technology Corp. In April 2006,
Mr. Ito was appointed Chairman & CEO of Renesas Technology Corp. Mr. Ito has a Master’s degree
in Applied Physics from the University of Tokyo, Japan.
プレナリー講演(2) 伊藤達氏
“Convergence and Divergence in Parallel for the Ubiquitous Era”
Abstract: After having enjoyed the years of staggering growth in the 90’s, the
semiconductor industry is being matured. Today, it is still a growing industry, at a slower
pace, as it continues to expand its reach to cover a growing number of all industries.
While miniaturization is still an important consideration for many semiconductor
manufacturers, the multitude of complex technology and economical scale limitations are
posing as new challenges. Today, there is no single driving force to fuel the growth of the
semiconductor industry. Under this new paradigm, it is important re-evaluate the business
model of the semiconductor industry, together with two keywords, “Convergence” and
Divergence.” “Convergence” enables utilization of various application contents beyond
time and space, allowing consumers to access data from anywhere, anytime. On the other
hand, “Divergence” accelerates segmentation, bringing solutions such as electronics
systems tailored for each individual need and widely distributed networked systems. In
the ubiquitous era, these seemingly contradicting elements become the foundation for
establishing a new business model. Given the change, what is required for Technology is
also changing. What the industry really needs is a system-centric innovation approach
centered on software, to enable delivery of a wide spectrum of applications, rather than a
conventional hardware-centric approach. In my presentation, I’ll discuss how to enable
such innovations as well as how to overcome other challenges the industry will be facing
in the next several years.
プレナリー講演(3)

Dr. Jackson Hu
Chairman of UMC, Taiwan
“Recent Business Models and Technology Trends
and Their Impact on the Semiconductor Industry”
Date: Nov. 14 (Wed), 9:00-9:45
Biography:
Dr. Jackson Hu is the Chairman and CEO of UMC, a worldwide leading semiconductor
foundry. A veteran of the semiconductor industry, Dr. Hu possesses extensive
experience in the IC design industry in the fields of microprocessors, graphics, and
wireless communications. Dr. Hu joined UMC in 2003. In his capacity as Chairman and
CEO, he has leveraged his design expertise to assist UMC to develop comprehensive
solutions enabling the production of leading-edge SOCs in a cost-effective foundry
environment. Before joining UMC, Dr. Hu served as President and CEO of SiRF
Technology, a fabless communications IC and IP company focused on GPS-based
location technology. Dr. Hu also helped found two start-up companies IC Ensemble and
Verticom, Before joining SiRF, Dr. Hu worked at S3, a leading fabless PC graphic chipset
and software provider, as senior vice president and general manager. While at S3, Hu
helped grow the company into a market leader from scratch. Dr. Hu earned his bachelor’s
degree in electrical engineering from National Taiwan University and his master’s and
doctorate degrees in computer science from the University of Illinois, Urbana. He also
received an MBA from Santa Clara University.
プレナリー講演(3) Jackson Hu博士
“Recent Business Models and Technology Trends and Their Impact
on the Semiconductor Industry”
Abstract: The semiconductor industry is evolving. IDMs are moving to a
“fab-lite” or fabless approach due to skyrocketing development costs for
advanced technologies. However, a fab-lite strategy isn’t simple to execute.
Fabless companies also face pressures caused by limited design resources
and their desire for multiple manufacturing sources. New materials and
equipment have led to uncertainties that threaten Moore’s Law, and design
for manufacturability (DFM) has become increasingly critical. Although
smaller geometries allow an entire system on a single chip, designers may
not have taken full advantage of this in their rush to keep up with Moore’s
law. The design, EDA and manufacturing communities must re-examine their
approach. Generally speaking, there is a capacity surplus for older
production technologies. Newcomers who jumped into the foundry industry
have realized that fab construction is not that difficult, however, filling the
capacity and operating profitably is extremely challenging. In summary, the
dynamics of IDM, fabless design companies and foundries will be examined.
プレナリー講演(4)

Dr. Willy Sansen
Prof. of Katholieke Universiteit Leuven, Belgium
“Analog Design Challenges in Nanometer CMOS
Technologies”
Date: Nov. 14 (Wed), 9:45-10:30
Biography:
Prof. Willy Sansen has received the MSc degree in EE from the K.U.Leuven in 1967 and
the PhD degree in Electronics from the UC Berkeley in 1972. In 1972 he was appointed at
the ESAT laboratory of the K.U.Leuven, where he has been a full professor since 1980.
Since 1984 he has headed the ESAT-MICAS laboratory on analog design. He has been
involved in design automation and in numerous analog integrated circuit designs for
telecommunications, consumer electronics, medical applications and sensors. He has
been supervisor of 56 PhD theses in these fields. He has authored and coauthored more
than 570 papers in international journals and conference proceedings and 15 books.
Prof. Sansen is a fellow of the IEEE and a member of several editorial and program
committees of journals and conferences. He is cofounder and organizer of the workshops
on Advances in Analog Circuit Design (AACD) in Europe. He is a member of the executive
and program committees of the IEEE ISSCC conference. He was program chair of the
ISSCC-2002 conference. He is president of the IEEE Solid-State Circuits Society from
January 2008 on.
プレナリー講演(4) Willy Sansen教授
“Analog Design Challenges in Nanometer CMOS Technologies”
Abstract: In nanometer CMOS technologies, several new effects emerge due
to short channel-length effects. Some important ones are velocity saturation
and gate leakage currents. As a result improved transistor models are
required to allow accurate prediction of analog circuit performance. The
transconductance and speed are both limited by velocity saturation. Also
noise and mismatch suffer from smaller channel lengths, as a result of the
thinner gate oxides used. Moreover the supply voltage is reduced to values
below 1 volt, creating new challenges for analog circuit design.
This presentation provides a review of these model parameters. It is followed
by an overview of amplifiers/filters configurations with both Gate and Bulk
drives. Current amplifiers are compared to voltage amplifiers in terms of
speed and input noise. A large variety of sub-1 volt circuits for different
applications are then presented for sake of illustration.
パネル討論 (1)
“SoC or SiP : What is the Best Solution in IC Business for Ubiquitous
Mobile Platforms?”
Abstract: Non-recurring engineering cost and development cycle for
chip design and software are rapidly increasing. In addition, we are
experiencing a piercing pressure for IC system packaging solutions
with an extremely small form-factor. However, only a handful of big
projects can pay you with the conventional approaches. Middle and
small volume products may require a new solution. Could it be
programmable SoC devices such as FPGA and Reconfigurable
Processor, integrated with analog, RF, and memory circuits? Or,
could it be SiP approach where commodity chips rather than IP’s are
integrated into a tiny 3D package with integrated passives and
antenna? We can discuss cost, time-to-market, size, flexibility, and
power consumption of these two approaches to provide the best IC
system solution for ubiquitous mobile platform.
パネル討論 (1)

Organizer: Tadahiro Kuroda, Keio Univ., Japan
Joungho Kim, KAIST, Korea

Moderator: Joungho Kim, KAIST, Korea

Panelists / position:
C. Kim, Samsung / Wafer-Level 3D Chip-Stacking
M. Aoyagi, AIST/ Wafer-Level 3D Chip-Stacking
T. Akazawa, Renesas Technology / SiP and 3D Packaging
C. H. Lee, Amkor / SiP and 3D Packaging
C. P. Hung, ASE / SiP and 3D Packaging
A. Lu, SIMTECH/ SiP and 3D Packaging
S. Y. Oh, ETRI / Design Issues and Emerging Technologies
M. Nomura, NEC / Design Issues and Emerging Technologies
T. L. Wu, NTU / Design Issues and Emerging Technologies
パネル討論 (2)
“Display Driver IC’s: Next Technology and Market Trends”
Abstract: The flat panel display industry has enjoyed tremendous
growth over the past 15 years and has created many applications
such as mobile displays, note PC’s, monitors, and large-size digital
TV’s. The objective of this panel is to describe the technology and
market trends for advances in display system and display driver IC
design. In mobile display, we will discuss the technical issues on
circuit integration of a-Si TFT and poly-Si TFT for low-cost and
additional embedded functions such as touch screen, ambient
brightness sensing and finger print recognition, and etc. and market
trends among a-Si TFT-LCD, LTPS TFT-LCD and OLED. For large-size
displays, we will discuss the issues of display system and chip design
for 10-bit or higher-bit gray scale, optimum panel resolution(Full-HD or
higher) for home TV, and how much increase the number of frame
rates for higher image quality. Also, we will discuss how display and
semiconductor industries make ‘win-win’ situation.
パネル討論 (2)

Organizer: Tadahiro Kuroda, Keio Univ., Japan
Oh-Kyong Kwon, Hanyang Univ., Korea

Moderator: Oh-Kyong Kwon, Hanyang Univ., Korea

Panelists / Position:
M.-H. Lee, Samsung Electronics / IC maker
H. Hayama, NEC Electronics / IC maker
Y. Yokota, Renesas / IC maker
Y-L Chen, Himax / IC maker
S. Lai, Solomon Systech / IC maker
H.-K. Chung, Samsung SDI / Panel maker (OLED)
C. T. Liu, AUO / Panel maker (LCD)
T. Nishibe, TMD / Panel maker (LCD)
M. Okamoto, Sharp / Panel maker (LCD)
R. Hattori, Kyushu Univ. / Academia
インダストリー・プログラムのご説明
産業界プログラム

狙い
産業界にインパクトのある発表（学術的新規性よりも産業的
意義を重視）

発表形式
・アプリケーションの説明（15%）
・チップや製品の位置付けと特長（25%）
・実演デモ、録画デモ（10%）
・アーキテクチャ、アルゴリズム、回路の改良点やイノベーシ
ョン（30%）
・設計と実測結果（15%）
・結論（5%）
産業界プログラム
11月13日
Session I
Session II
11:05 ~ 11:30
Korea’s Fabless Industry
Trend
IT-SoC Ass. (Korea)
11:30 ~ 11:55
Penryn: 45nm Next Generation PCI-Express Gen2 Transceiver
VIA Tech. (Taiwan)
Intel Core μarchitecture
Intel (USA)
11:55 ~ 12:20
90nm 4CPU SoC with
400Mbps 512M Mobile DDR
Indevidually Managed Freq.
SDRAM with onchip ECC
Renesas (Japan)
Hynix (Korea)
12:20 ~ 12:45
Niagara2: Highly Threaded
Power Efficient Sparc SoC
Sun Micro (USA)
SSC: New Gen. Controller for
Mobile Storage
Phoenix Micro. (China)
SoC/MCU with Embedded
Non-Volatile Memory
Renesas (Japan)
１１／１２チュートリアル
• ４項目のチュートリアル講演を実施
– ADC設計：古の問題点と今後の挑戦
David Rovertson, Analog Devices
– Siliconによるミリ波IC設計
Huei Wang, National Taiwan University
– リーク電力削減の先端技術
Stefan Rusu, Intel
– ユビキタス向け低エネルギCMOSシステム
Hoi-Jun Yoo, KAIST
各技術分野のハイライト
各技術分野のご説明
各担当
・RF
・Wireless/Wireline
・アナログ
・ミックスシグナルプロセッシング
・ディジタル
・メモリ
・新技術・応用
濱田
岡田
池田
有本
荒川
日高
小谷
基嗣（東芝）
博之（ＮＥＣ）
誠（東大）
和民（ルネサス）
文男（日立）
秀人（ルネサス）
光司（東北大学）
RF分野の概況
zSession
3：High Performance Amplifiers and VaractorLess VCO
zSession 12：Frequency Divider and Multiplier
zSession 16：Oscillators and PLL
RF分野のハイライト論文
z
A Linearization Technique for RF Receiver Front-End
Using Second-Order-Intermodulation Injection [3-1]（香港科
技大）
z
A 470-mW Multi-Modulus Injection-Locked Frequency
Divider with Division Ratio of 2, 3, 4, 5 and 6 in 0.13-mm
CMOS [12-3]（KAIST）
z
4.8GHz CMOS Frequency Multiplier with Subharmonic
Pulse-Injection Locking [12-4]（東大）
RF分野注目論文（１）
A Linearization Technique for RF Receiver FrontEnd Using Second-Order-Intermodulation Injection
z
z
z
z
論文番号[3-1] 香港科学技術大学の論文
低雑音増幅器と周波数変換ミキサの線形化に関する論文
3次の歪み成分を打ち消すように、意図的に2次歪み成分を信
号に加えるというアイディア
入力換算IP3で9dBの改善を達成
RF分野注目論文（２）
A 470-μW Multi-Modulus Injection-Locked
Frequency Divider with Division Ratio of
2, 3, 4, 5 and 6 in 0.13-μm CMOS
z
z
z
z
論文番号[12-3] 韓国KAISTの論文
注入同期型の分周器において、デジタル遅延セルの数を切り
替えることにより分周比を制御するという新しいコンセプトの回
路の提案
非常に小面積(44μmx33μm)かつ低電力(470μW)
5GHz帯で20%のロッキングレンジを確保
RF分野注目論文（３）
4.8GHz CMOS Frequency Multiplier with
Subharmonic Pulse-Injection Locking
z
z
z
z
論文番号[12-4] 東京大学の論文
電力と面積が大きいPLLを置き換える、低電力／小面積周波
数逓倍器の提案
基準クロックをパルス化することで、スプリアス成分を低減
回路面積10.8μmx10.5μm、消費電力1.47mWで、480MHzの
10逓倍に成功
各技術分野のハイライト
各技術分野のご説明
各担当
・RF
・Wireless/Wireline
・アナログ
・ミックスシグナルプロセッシング
・ディジタル
・メモリ
・新技術・応用
濱田
岡田
池田
有本
荒川
日高
小谷
基嗣（東芝）
博之（ＮＥＣ）
誠（東大）
和民（ルネサス）
文男（日立）
秀人（ルネサス）
光司（東北大学）
無線・有線通信分野の概況
高速通信技術を支える卓越した研究成果を採択
•投稿43（昨年：42），採択17（昨年：14），採択率39.5%
国名
（２件以上）
投稿数
採択数
採択率（％）
韓国
（地元）
13
6
46.2
台湾
中国
USA
日本
13
5
38.5
7
2
28.6
3
2
66.7
2
2
100
無線・有線通信分野は３セッション構成（一部アナログと共同）
z Session 2：Clock & Frequency Generation
z
Session 5：Wireless & Wireline Communication
z
Session 15:Multi-Gigabit Receiver Techniques
無線・有線通信分野のハイライト論文
• Bi-directional AC Coupled Interface With
Adaptive Spread Spectrum Clock Generator [23]（松下）
• A 26.5-37.5 GHz frequency divider and a 73GHz-BW CML Buffer in 0.13um CMOS [5-2]（ソウル
大学）
• A Low-Power Current-Mode Transceiver with
Simultaneous Data and Clock Transmission at
625Mb/s, 3 mW in 1.5 V for Mobile Applications
[5-5]（神戸大学・松下）
• A 10Gb/s Burst-mode Transimpedance
Amplifier in 0.13um CMOS [15-2]（台湾大学）
無線・有線通信分野注目論文（１）
Bi-directional AC Coupled Interface
With Adaptive Spread Spectrum Clock Generator
z
z
z
z
z
論文番号[2-3] 松下の発表
双方向AC結合インタフェース
アダプティブスペクトラム拡散クロッキングＰＬＬにより、量子化
雑音とスペクトラムピークを削減する手法を提案
20mのケーブル長で810Mbpsの転送速度を達成
スペクトラムピークを-23dB削減
無線・有線通信分野注目論文（２）
A 26.5-37.5 GHz frequency divider and a 73-GHzBW CML Buffer in 0.13um CMOS
z
z
z
z
論文番号[5-2] ソウル大学の発表
26.5-37.5GHzの広帯域で動作する分周器
73.5GHzの広帯域CMLバッファ
0.13um CMOSで80Gb/sの高速伝送への応用が期待できる
性能を達成
無線・有線通信分野注目論文（３）
A Low-Power Current-Mode Transceiver
with Simultaneous Data and Clock Transmission
at 625Mb/s, 3 mW in 1.5 V for Mobile Applications
z
z
z
z
z
論文番号[5-5] 神戸大学・松下の発表
携帯用電流モードの送受信機を提案
電流モードによって20mVの低電圧振幅を達成
転送速度625Mbps
送受信全体でわずか3mWの低消費電力動作
無線・有線通信分野注目論文（４）
A 10Gb/s Burst-mode Transimpedance Amplifier
in 0.13um CMOS
z
z
z
z
z
z
論文番号[15-2] 台湾大学の発表
バーストモード用トランスインピーダンスアンプを提案
10Gb/s
42.5dBの広いダイナミックレンジを達成
わずか1ns以下のセトリング時間
7.2mWの低消費電力
各技術分野のハイライト
各技術分野のご説明
各担当
・RF
・Wireless/Wireline
・アナログ
・ミックスシグナルプロセッシング
・ディジタル
・メモリ
・新技術・応用
濱田
岡田
池田
有本
荒川
日高
小谷
基嗣（東芝）
博之（ＮＥＣ）
誠（東大）
和民（ルネサス）
文男（日立）
秀人（ルネサス）
光司（東北大学）
アナログ・データ変換分野の概況
AD変換回路の省電力・小面積の追求に加え、マルチバンド
無線機やバイオ応用など幅広い分野に向けて卓越したアナログ
回路研究成果を採択
•投稿91（昨年：77），採択20（昨年：21），採択率27.3%
国名
（２件以上）
投稿数
採択数
採択率（％）
韓国
（地元）
27
2
7.4
台湾
中国
USA
ヨーロッパ
日本
17
8
47.1
13
1
7.7
8
3
37.5
6
4
66.7
6
2
33.3
アナログ・データ変換分野は4セッション構成（一部他分野と共同）
z
Session 8：High-Performance ADCs
Session 13：High-Performance ADCs and Power
Management Circuits
z
z
Session 15:Multi-Gigabit Receiver Techniques
z
Session 17:Analog Techniques
アナログ分野のハイライト論文
z
A 100kHz – 20MHz Reconfigurable Nauta gm-C
Biquad Low-Pass Filter in 0.13um CMOS [171](IMEC)
z
A 0.05-mm2 110-uW 10-b Self-Calibrating
Successive Approximation ADC Core in 0.18-um
CMOS [8-1](アドバンテスト/東工大)
z
An Infinite Phase Shift Delay-Locked Loop with
Voltage-Controlled Sawtooth Delay Line [17-2](国立
台湾大)
アナログ分野注目論文（1）
A 100kHz – 20MHz Reconfigurable Nauta gm-C
Biquad Low-Pass Filter in 0.13um CMOS
z
z
z
z
z
論文番号[17-1]、ベルギーIMECの発表
Nauta gmを再構成化した100KHz-20MHz帯域可変型LPF
ソフトウェア無線(SDR)をねらったリコンフィギャラブルな帯域可変
型Biquad LPF。100kHz-20MHzと2桁以上のチューニング幅を実
現、多くのワイアレス標準をカバー
リコンフィギャラブル化のためにNauta gm回路を改良応用。トラン
スコンダクタンスと入力容量を独立変数化、性能と消費電力のト
レードオフを実現
130 nm CMOSプロセスで試作評価、電源電圧は1.2 V
アナログ分野注目論文（２）
A 0.05-mm2 110-uW 10-b Self-Calibrating
Successive Approximation ADC Core
in 0.18-um CMOS
z
z
z
z
z
論文番号[8-1]、アドバンテストと東工大の共著による発表
0.18-um CMOSによる0.05-mm2, 110-uW, 10-b自己較正逐
次比較ADCコア
容量アレイを主たる構成要素とする電荷再分布型逐次比較
DAC。単位容量値を熱雑音を考慮して最小に設定し、かつミス
マッチによる線形性劣化を補償するキャリブレーションを小面
積に実装
アナログ部の面積は0.05mm2と小さく、また110uWの超低消費
電力化も達成
電源電圧1.8V、0.18umCMOS技術
アナログ分野注目論文（3）
An Infinite Phase Shift Delay-Locked Loop with
Voltage-Controlled Sawtooth Delay Line
z
z
z
z
z
z
論文番号[17-2]、国立台湾大学の発表
のこぎり波型電圧制御遅延回路を用いた無限位相シフトDLL回
路
のこぎり波発生回路を用いた遅延時間生成により、遅延時間の
無限調整を実現。本手法によるDLLのロックレンジは50MHz500MHzと広い
500MHz動作時、デューティーサイクルを30%から60%まで5%きざ
みで調整可能、ピークジッタは11.1%を達成
消費電力6mW、電源電圧1.5V、0.18um CMOS
学生デザインコンテストにもノミネート、テストボードによるデモン
ストレーションを予定
各技術分野のハイライト
各技術分野のご説明
各担当
・RF
・Wireless/Wireline
・アナログ
・ミックスシグナルプロセッシング
・ディジタル
・メモリ
・新技術・応用
濱田
岡田
池田
有本
荒川
日高
小谷
基嗣（東芝）
博之（ＮＥＣ）
誠（東大）
和民（ルネサス）
文男（日立）
秀人（ルネサス）
光司（東北大学）
信号処理分野の概況
A-SSCC2007より新設されたセッション(Mixed Signal Processing)
マルチメディアシステム用高性能リアルタイム信号処理技術紹介
（画像処理、CODEC、3Dグラフィックス：アーキテクチャー、要素モジュール、
プログラマブル方式）
• 次世代通信システム用ベースバンド処理、クロック・Filter技術紹介
（UWB, Wi-max：OFDM用FFT、CDR）
•
zSession
6：Multimedia Signal Processing
zSession 10：Mixed-Signal Circuits for Communications
zSession 14：Graphics and Reconfigurable Processing
信号処理分野のハイライト論文
z
A Multi Matrix-processor Core Architecture for
Real-time Image Processing SoC [6-2]（ルネサス）
z
A 622Mb/s BPSK Demodulator with Mixed-mode
Demodulation Scheme [10-5] （Yonsei大学）
z
A Low Power and High Picture Quality
H.264/MPEG-4 Video Codec IP for HD Mobile
Applications [6-1] （ルネサステクノロジ）
z
A 195mW, 9.1MVertices/s Fully Programmable 3D
Graphics Processor for Low Power Mobile
Devices [14-1]（KAIST）
信号処理分野注目論文（１）
A Multi Matrix-processor Core Architecture for
Real-time Image Processing SoC
z
z
z
z
論文番号[6-2] ルネサステクノロジの論文
1024超並列SIMDプロセッサを３個搭載した、90nm Low
power CMOSプロセスのSoC
30fpsのイメージプロセッシンングをソフトウエア処理で、
リアルタイムで実行
超並列画像処理アルゴリズム
信号処理分野注目論文（２）
A 622Mb/s BPSK Demodulator with Mixedmode Demodulation Scheme
z
z
z
z
論文番号[10-5] Yonsei大学（韓国）の論文
転送レート622Mb/s＠1.4GHz搬送波のCA-TVラインを利用し
たホームネットワーク用位相シフトキーイング方式復調器
0.18um CMOS, 288mW
20m CA-TVライン転送(400Mb/s)を実証、BER 5E-10
信号処理分野注目論文（３）
A Low Power and High Picture Quality H.264/MPEG4 Video Codec IP for HD Mobile Applications
z
z
z
論文番号[6-1] ルネサステクノロジの論文
DSC/DVC用H.264/MPEG-4 Video Codec用IP
HD(1280x720) video のエンコード/デコードを64mW, 144MHz
で実行
信号処理分野注目論文（４）
A 195mW, 9.1MVertices/s Fully Programmable 3D
Graphics Processor for Low Power Mobile Devices
z
z
z
z
論文番号[14-1] KAISTの論文
携帯電話向けOpenGL,ES2.0対応3Dグラフィックスプロセッサ
ISSCC2005から面積35%、消費電力28%削減性能2.5倍向
上。 9.1MVertices/s@100MHz , 130nm CMOS
頂点処理とフラグメント処理のマルチスレッド化
各技術分野のハイライト
各技術分野のご説明
各担当
・RF
・Wireless/Wireline
・アナログ
・ミックスシグナルプロセッシング
・ディジタル
・メモリ
・新技術・応用
濱田
岡田
池田
有本
荒川
日高
小谷
基嗣（東芝）
博之（ＮＥＣ）
誠（東大）
和民（ルネサス）
文男（日立）
秀人（ルネサス）
光司（東北大学）
Digital Circuits and Systems
投稿54（昨年：78），採択15（昨年：22），採択率28%（昨年と同じ）
国別投稿数：地元韓国16，台湾12，中国10，日本4，イラン3，他は2以下
国別採択数：地元韓国 4，台湾 4，日本4，スペイン・ベルギー・US各1
Session 1: Power Efficient Circuits and Systems
z Session 11: Digital Circuits for Power, Clock and
Noise
z Session 14: Graphics and Reconfigurable
Processing
z
ディジタル分野のハイライト論文
z
Backgate Bias Accelerator for 10ns-order Sleepto-Active Modes Transition Time [11.1] （東京大学）
z
Performance and Power Evaluation of SH-X3
Multicore System [1.1] （日立・ルネサス）
z
MUCCRA Chips: Configurable DynamicallyReconfigurable Processors [14.4]（慶応大学）
ディジタル分野の注目論文（1）
Backgate Bias Accelerator for 10ns-order Sleepto-Active Modes Transition Time
z
z
z
論文番号[11-1] 東京大学の論文
世界最高スピード「24 ns/V」でbackgate bias制御による待機
状態から動作状態へ遷移
基板（P-well）と電源ライン（VDD）を接続する独自の回路技術
により実現
ディジタル分野の注目論文（2）
Performance and Power Evaluation of SH-X3
Multicore System
z
z
z
論文番号[1-1] 日立・ルネサスの論文
SMP（対称型），AMP（非対称型）または混合型マルチ
コアとして動作可能な組込プロセッサコア
効率的スヌープ制御
zSPLASH2ベンチマークでオーバヘッド0.1%
z
キャッシュのシノニムをハードウェアで処理
zソフトウェア比でLinuxの処理時間を29.4%削減
z
キャッシュコヒーレンシを維持したまま、コア毎に周波数設定，
ライトスリープモード活用が可能
z高いスケーラビリティと低電力動作（4.5-44%削減）
ディジタル分野の注目論文（3）
MUCCRA Chips: Configurable DynamicallyReconfigurable Processors
z
z
論文番号[14-4] 慶応大学の論文
最適なアレイ型プロセッサ構成は応用毎に異なる
z粒度、機能、アレイ・コンテクストサイズ、接続柔軟性
z
DRPAジェネレータによる自動生成
zRTLモデル、テスト環境、プログラム環境
z適用先のSoC、応用に合わせたパラメータ指定
z
MuCCRA-1
z0.18μm
z
CMOS，マルチメディア応用向け
MuCCRA-2
z90
nm CMOS，マルチコアSoC用、高コスト効率IP
各技術分野のハイライト
各技術分野のご説明
各担当
・RF
・Wireless/Wireline
・アナログ
・ミックスシグナルプロセッシング
・ディジタル
・メモリ
・新技術・応用
濱田
岡田
池田
有本
荒川
日高
小谷
基嗣（東芝）
博之（ＮＥＣ）
誠（東大）
和民（ルネサス）
文男（日立）
秀人（ルネサス）
光司（東北大学）
メモリ分野の概況
投稿数・セッション数は少ないが、質が高い(採択率=36%)
◆ 高速DRAM回路技術の諸相
■ 不揮発混載メモリ技術の多様化と進化
z
Session 7: Memory
メモリ分野のハイライト論文
z
One-DRAM:携帯用２ポートDRAM(512Mb, 333Mbps/p)
[7-1]（Samsung）
z
高速DRAM用サイリスタ形ESD保護回路 [7-2]（Samsung）
z
1Mb 250MHz MRAM [7-4]（NEC）
z
省面積MRAM [7-5](NEC)
z
65nm-SOC搭載用プログラムフューズ [7-3]（東芝）
メモリ分野の注目論文（１）
A 512Mb 2-Channel Mobile DRAM (One DRAM)
with Shared Memory Array
z
論文番号[7-1] Samsung(韓) の発表
z
携帯電話のモデム系RAMとアプリプロセッサ系RAMを１チップ化
集積化した２ポートDRAM
z
One-DRAM=携帯電話用２ポートメモリ＋シェアドメモリを１チップ
集積化した
z
z
シェアドメモリのアクセス調停とリフレッシュ回路を考案
512Mb,1.8V,333Mbps/pin(DDR)を実現
z
他に、[7-2]高速DRAM用ESD保護回路発表(Samsung)
メモリ分野の注目論文（２）
A 250Mb 1Mb Embedded MRAM Macro Using
2T1MTJ Cell with Bitline Separation and Half-Pitch
Shift Architecture
z
論文番号[7-4] NEC(日) の発表
z
250MHz動作の1Mb-MRAM高速化回路技術
z
z
新規セル構成(2T1MTJ)で電流磁場ディスターブ除去ハーフピッ
チセルでビット線容量を低減し高速化
1Mb,250MHｚ(世界最速),1.5V,0.15μmを実現
z
他に、[7-5]小面積4Mb-MRAMセルアレイ発表(NEC)
メモリ分野の注目論文（３）
A 65nm Pure CMOS One-time Programmable
Memory Using a Two-Port Antifuse Cell Implemented
in Matrix Structure
z
論文番号[7-3] 東芝(日) の発表
z
65nm-SOC用OTP
z
Tox破壊型のヒューズで、デュアルポート構成により
①Readアクセス高速化
②Writeディスターブ抑制
③擬似Read試験
を実現した実用的開発。
各技術分野のハイライト
各技術分野のご説明
各担当
・RF
・Wireless/Wireline
・アナログ
・ミックスシグナルプロセッシング
・ディジタル
・メモリ
・新技術・応用
濱田
岡田
池田
有本
荒川
日高
小谷
基嗣（東芝）
博之（ＮＥＣ）
誠（東大）
和民（ルネサス）
文男（日立）
秀人（ルネサス）
光司（東北大学）
新技術・応用分野の概要
新デバイス・回路からシステム集積化技術，さらには応用分野までの新しい
技術を紹介
z ワイヤレス電力伝送（RFID含む）：5件，インダクティブデータ通信：2件，アレ
イセンサ（画像，チップ温度）：2件，バイオ向け集積回路：2件，ポストプロセス
クロック調整， MEMSインバータ：各1件
z 日本：8件【慶応大：3件（内，日立と共著1件），東北大：2件（内，日本TIと共
著1件），東大，東工大，｛産総研，ASET，三洋｝：各1件】，韓国：3件，中国：1
件，ベルギー：1件
z
Session 4: Emerging Trends in Proximity Interface
z Session 9: Emerging Circuit Technologies and
Sensing
z
新技術・応用分野のハイライト論文
z
z
直交配置差動インダクタを用いた2Gb/s双方向チップ間
通信技術 [4-4]（慶応大）
三種のワイヤレス電力供給技術 [4-1]（慶応大）, [4-2]（東北大）,
[4-3]（ルーベン大）
z
z
z
遺伝的アルゴリズムによりチップ面積増大を抑え調整時
間を短縮可能な製造後クロックタイミング調整技術と低
消費電力DCTチップ応用 [9-7]（MIRAI-産総研・ASET，三洋）
バイオ応用向けの電荷再分配方式容量値-デジタル変
換回路 [9-1]（東工大）
ソースフォロア読出し回路帰還動作による高S/Nイメー
ジセンサ [9-5]（東北大）
新技術・応用分野の注目論文（１）
直交配置差動インダクタを用いた2Gb/s
双方向チップ間通信技術
z
z
z
z
z
論文番号[4-4] 慶応大学の発表
世界初の直交差動インダクタを用いた双方向チップ間通信
同相雑音に耐性を有する差動インダクタにより，高密度のイン
ダクティブ通信チャネルを実現
2つの差動インダクタを直交して重ね合わせることにより，それ
らの間のクロストークを抑制し，チップ間双方向通信を実現
従来技術に比べ，同じ通信速度で2倍のチャネル密度を実現
[4-4] A 2Gb/s Bi-Directional Inter-Chip Data Transceiver with Differential Inductors for High Density
Inductive Channel Array
新技術・応用分野の注目論文（２）
三種のワイヤレス電力供給技術
z
z
論文番号[4-1] 慶応大学の発表
チップ間インダクティブ電力供給
z
z
z
論文番号[4-2] 東北大学の発表
UHF RFID向け自己Vthキャンセル整流回路
z
z
z
700µm角インダクタンスにより，10%の効率で36mWの電力を 15µm間
隔の積層チップ間供給（従来チップ間電力転送技術の13倍）
自己しきい値キャンセル回路により，低入力電力で高効率
（29%@953MHz, -9.9dBm）を実現すると共に自己電力レギュレーショ
ン機能も実現
論文番号[4-3] ルーベン・カトリック大学の発表
オンチップアンテナ搭載0.45mm2 10GHz整流回路
z
1.5mm×0.3mmのチップに微小ダイポールアンテナ，整合用インダクタ
ンス，整流回路を搭載し，0.5mの距離で0.5V出力（10.35GHz，
36.4dBm EIRP）
[4-1] Non-Contact 10% Efficient 36mW Power Delivery Using On-Chip Inductor in 0.18-µm CMOS
[4-2] High Efficiency CMOS Rectifier Circuit with Self-Vth-Cancellation and Power Regulation
Functions for UHF RFIDs
[4-3] A Fully Integrated Wireless Power Supply for Pinless Active RFID-devices in 130nm CMOS
新技術・応用分野の注目論文（３）
遺伝的アルゴリズムによりチップ面積増大を抑え
調整時間を短縮可能な製造後クロックタイミング
調整技術と低消費電力DCTチップ応用
z
z
z
z
論文番号[9-7] MIRAI-産総研・ASET，三洋の発表
GAを用い，遅延素子挿入箇所決定と製造後調整を効率化・高
速化
90nmテクノロジのDCTチップに適用し，15%以上の消費電力
低減を5%のチップ面積増大で実現
調整時間は数秒以内
[9-7] A Low-Power DCT Chip Utilizing Post-Fabrication Clock-Timing Adjustment with Area
Reductions and Adjustment Speed Enhancements
新技術・応用分野の注目論文
[9-1] バイオ応用向けの電荷再分配方式容量値-デジタル
変換回路（東工大）
[9-5] ソースフォロア読出し回路帰還動作による高S/Nイ
メージセンサ（東北大）
[9-1] A 0.026mm2 Capacitance-to-Digital Converter for Biotelemetry Applications Using a Charge
Redistribution Technique
[9-5] A High S/N Ratio and High Full Well Capacity CMOS Image Sensor with Active Pixel Readout
Feedback Operation
A-SSCC2007
-- Asian Solid-State Circuit Conference 2007 -A-SSCC 2007のご案内
会期： 2007年11月12日～14日
場所：韓国済州島 Ramada Plaza Hotel
Web：http://www.a-sscc.org/
本日の電子データは以下のサイトにございます
http://www.vdec.u-tokyo.ac.jp/A-SSCC2007/

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