こちらより

シリコン・インターポーザと SoC アーキテクチャ設計の連動
IC パッケージ Co-Design フロー
RTL コーディングが未完で、セル・ライブラリやパッケージも選択されていないようなチップ設計の初期段階で、シ
リコン、パッケージ、ボードのコストを見積ることは、プロジェクトのフィジビリティを判断する上で非常に重要です。
このときの見積もりのポイントは、「妥当な時間内に製造できるのか。シリコン・ダイの製作とパッケージにどのくら
いのコストがかかるのか」に対する答えでしょう。本論では、この見積もりの手法を提案します。この手法は 2.5D
のシリコン・インターポーザ設計において特に有効です。シリコン・インターポーザのフローを基に、この方法を説
明します。
Thomas Whipple
Thad McCracken
Cadence Design Systems, Inc.
I. まえがき
本論では、IC およびパッケージの初期バーチャル・プロトタイプ設計手法を提案します。この方法は、2.5D や 3D を想定した
設計において特に有益で、見積りの過程で役に立ち、システム・インプリメンテーションの結果を向上させます。しかし、まず次
のような疑問に答える必要があるでしょう。「なぜシステムやチップの初期プロトタイプをわざわざ作るのか」、「すぐに開発を始
めればいいのではないか」、「このステップを踏む時間はあるのか」といった疑問です。これに対する最初の答えは「見積り」と
いう言葉の中にあります。つまり、見込み客やマーケティングの側からすると、チップの製造コストをあらかじめ知っておく必要
があります。チップの製造コストと期間を知るための最も確実な方法は、実際に製造してみることです。そうすることで、コストと
期間を正確に知ることができます。しかし、実際に製造した時点ですでに投資は行われており、これでは遅すぎます。一方、優
れた設計者なら概算見積りを出して、フィジビリティの判断を想定できます。しかし、コストを過大に見積ると顧客を失ってしま
い、過少に見積ると営業損失が生じてしまいます。ここで必要なのは、コストとフィジビリティについて、できるだけ実際の製造
時の状態に近い見積りをできるだけ早く算出するシステムと方法です。
初期段階でのバーチャル・プロトタイプ設計が有効なもう 1 つの理由は、複数の設計ソリューションから最もフィジビリティが高
いものを選択したり、選択したソリューションのフィジビリティを検証したりできるということです。設計に複数の選択肢がある場
合、各選択肢を検討してどれが最適なソリューションなのかを把握する必要があります。これは、2D や 3D の IC 設計で、選
択できるトポロジやテクノロジが数多く存在する場合に特に重要なポイントです。
このことはパッケージの見積りフローにもつながります。各シリコンの見積りコストを知ることは有益ですが、パッケージのコスト
を考慮に入れないと、システム全体の実際のコストは分かりません。IC 設計においてパッケージとボードを考慮に入れないと、
製作した IC をパッケージにしてボードに配置するのが困難になり、パッケージのコストがダイのコストを容易に上回ってしまい
ます。一方、ダイとパッケージのインターフェースを初期にプランニングすることで、タイミング、パワー、および電気的な制約を
満たし、予算内で実現可能なソリューションがすばやく浮かび上がります[1]。
このようなシステムの主要な要件としては、Windows 上で動作すること、操作が容易なこと、ユーザーがチップ設計者やパッ
ケージ設計者でなくともすばやく答えを出せることなどがあげられます。コストを見積もるのに、チップやパッケージのインプリメ
ンテーション・ソフトウェアの知識を必要とすべきではありません。もう 1 つの有益な機能は、ダイの配置を考慮した、ダイの初
期プロトタイプ作成を行えることです。最後に、このシステムの出力を実際のインプリメンテーション・ツールに取り込んで、IC
やパッケージの設計者がさらにプランニング、最適化、分析、検証できるようにする必要があります。
II. プランニングとインプリメンテーション
図 1 は、チップおよびシステムのプランニング環境のブロック図です。このプランニング機能は、ダイとパッケージのアブストラ
クト、およびダイ・スタックの構成ファイルにより、インプリメンテーション・ツールと関連付けられています。
1
「チップ・プランニング」ブロックは個々のダイの見積り機能を提供し、「システム・プランニング」ブロックはダイ・スタックとパッケ
ージの見積り機能、および PCB の情報を提供して、パッケージと IC プランニングを支援します。「インプリメンテーション」の部
分は、詳細な Co-Design、配線プランニング、および分析機能を提供し、フィジカル・レイアウト・ツールを使用する必要があり
ます。
図 1 : システム・プランニングのブロック図
ダイに関しては、このシステムでは、ユーザーが既知の IP コンテンツをダイにドラッグ・アンド・ドロップすることで、ダイの非 IP
領域の利用値、ブロックのゲート数の見積り、クロック周波数および電源ドメインを指定できます。I/O パッド・リングのインター
フェースを選択でき、コア用と I/O パッド・リング用のライブラリを指定できます。これらのデータから、ダイのサイズやコストに
関して複数の見積りが得られます。
システム・プランニング側は、IC プランニング側と同期して動作します。前のステップで作成した固定コンポーネントとプロトタイ
プ（見積り）コンポーネントをパッケージに追加できます。ライブラリ要素や既存の PCB フロアプランを読み込むことができ、パ
ッケージや IC の I/O を最適化するための設計の参考資料にできます。コンポーネントを相互に関連付け、さらにパッケージに
関連付けるネットリストを定義できます。ボール・アウトと電源プレーンに関する電源と接地の要件を指定できます。これらの情
報に基づいて、既存のライブラリや JEDEC 規格からパッケージを選択できますが、パッケージ内の既存コンポーネントのピン
アウトとサイズの情報に基づいて、自動的にフィルタリングされます。配線を推定し、パッケージやインターポーザのレイヤー
数の見積りを支援するとともに、初期特性解析のための解析パラメータを生成します。
プランニングのどの段階でも、インプリメンテーション・ツールで用いる、ダイ・アブストラクト、パッケージ・アブストラクト、および
スタック構造の情報を含むダイ・スタック・ファイルを生成できます。パッケージとダイ間のより詳細な Co-Design 機能により、
ダイの I/O パッド・リングを追加、削除、修正できます。配線性や、レイヤー数、ボール・ピッチ、パッケージのピンの数とサイズ
の要件などの情報をさらに精査できます。このプランニング・フローは本来分散化されているため、プランニング・チームや各
人は、フィジカル・レイアウト・ツールの使用方法を覚えたり使ったりせずに、すべてプランニング・プロセス内で行うことができ
ます。しかし、プランニング過程の結果は、レイアウトの専門家がレイアウト・ツールに直接読み込んで使用することで、見積り
をさらに検証したり、実際のインプリメンテーションを開始したりします。
ダイのコストとサイズおよびパッケージの見積りの結果が望ましくない場合は、システムで設計の各部分を簡単に変更できま
す。BGA を簡単にほかのパッケージに交換して（ピッチの拡大、ボールの増加など）、必要に応じてダイのサイズや I/O パッ
ド・リングを調整して要件を満たすことができます。プランニング環境内や、プランニング環境とフィジカル・レイアウト環境の間
で作業を反復して継続できます。
このようなシステムを用いると、アーキテクトやプロダクト・エンジニアは、チップやパッケージ設計の専門家にならなくても、現
在よりも短い時間でより信頼性が高い見積りを作成できます。そして、初期プロトタイプ作成の結果は、インプリメンテーション・
ツールに読み込め、初期プランニングの結果に基づくフィジカル設計が可能になります。
III. プランニング・フローの説明
Co-Design のプランニング・フローで行うことのイメージをつかんでいただくために、このセクションではフローの目的と順序の
概要を説明します。
主な目的は以下のとおりです。
0
2
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•
•
•
•
•
•
•
システムで用いるダイのおおよそのサイズを決定する
ダイのコストを見積る
サイズ、タイミング、電源で最善の結果をもたらす IP とテクノロジを選択する
ダイを搭載するパッケージを選択する
2.5D または 3D アーキテクチャを検証する(使用する場合)
パッケージの配線性とレイヤー数の要件を調査する
デバイスごとに I/O インターフェースの初期プランニングを行う
ダイ・スタックとパッケージにおける IC の電気性能を検証する
従うべきフローは多数ありますが、本論の目的から、以下の一連のステップについて説明します。
•
実装するダイのプロトタイプを作成する
o ダイごとに IP とインターフェースを選択する（ダイはデジタル IC、アナログ IC、またはそれらの組み合わせ)
o 以下の点について各ダイを分析する
 消費電力
 リーク電流
 サイズ
このステップだけで、実装するダイのコストについて多くの情報が得られます。このステップにより、ダイの間の複数のパーティ
ション、複数のアーキテクチャ、IP ライブラリおよびテクノロジ・ノードの試行のための迅速な ECO 作業を可能にします。図 2
はダイのプロトタイプの一例です。
図 2: 複数の電源ドメインと I/O パッド・リングを備えたダイのプロトタイプ
ダイのプロトタイプを作成すると、システム・プランナーでパッケージやボードに配置できます。コンポーネントをカタログから入
力したり（実際のコンポーネント）、オン・ザ・フライで描画したり、既存のボードをボード・レイアウト・ツールからインポートしたり
できます。いずれの場合も、ボードについて完全に記述する必要はありません。図 3 は、実際の PCB での配置に合わせて、
ダイを PCB コンポーネントと並べた様子です。こうすることで、I/O インターフェースが正しい側に配置されます。このステップ
では I/O の詳細な配置は行いません。
前のステップでは、ダイのバンプ、インターポーザのほかのコンポーネント、インターポーザ自体、およびパッケージは考慮に
入れませんでした。ダイをすぐに移動して、インターフェースの I/O グループを最適な場所に配列できます。これも、レイアウト・
ツールやレイアウトの方法に関する知識がなくても行えます。
次の一連のステップでは、コンポーネント、ダイ、インターポーザをダイ・スタックに統合してさらに調べます。
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•
•
•
•
•
インターポーザ上に配置する固定コンポーネントを特定する
インターポーザのプロトタイプを作成する
インターポーザ、固定コンポーネント、ダイのプロトタイプおよびパッケージの接続を定義する
インターポーザにダイとコンポーネントを配置する
ダイとコンポーネントの接続を最適化して、インターポーザの配線性を改善する
ダイとパッケージの接続は前のステップで定義したので、次はインターポーザを作成し、作成したインターポーザをボードとダ
イのインターポーザとして指定します。インターポーザを PCB に直接接続しない場合、必要に応じてパッケージを JEDEC パ
ッケージのカタログからドラッグして、パッケージとインターポーザの間になるように配置できます。シグナル数は不明なので、
十分なボールを有するパッケージしか利用できません。したがって、システムのネットリストをインターフェースレベルで簡単に
作成できます。図 4 を参照してください。
図 3: PCB と IC インターフェースの最適化
図 4: PCB、パッケージ、およびインターポーザ・スタックのプロトタイプ
この段階で、配線フィジビリティの分析を行って、シグナル配線、パッケージ基板およびシリコン・インターポーザの電源と接地
のレイヤー要件を見積もることができます。システムの制約を満たさない場合は、簡単に変更できます。
システムや IC の制約が変化、拡大した場合、システムとチップのプランニング環境で、すべてのステップを迅速に繰り返すこ
とが可能です。図 5 は、プランニング・フィジビリティとフィジカル・フィジビリティの ECO、およびプランニング段階における
ECO を表しています。
残りのステップは、システム・プランニング環境とフィジカル・インプリメンテーション環境の相互関係を記述することです。シス
テム・プランニング環境から以下を生成し、フィジカル・インプリメンテーションで利用します。
•
•
•
ダイのバーチャル・プロトタイプごとのダイ・アブストラクト
シリコン・インターポーザ用のダイ・アブストラクト
ダイのバーチャル・プロトタイプごとの LEF、Verilog および DEF
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•
•
•
ダイ・スタックの構成情報
ダイ・スタックのネットリスト
インターフェース接続（PCB とパッケージ間、パッケージとインターポーザ間）
この情報をフィジカル・レイアウト・ツールにインポートして、インプリメンテーションに基づくフィジビリティを検証できます。
•
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•
•
•
•
•
以下のピン割り当てを詳細に最適化する（Co-Design）
o パッケージ・ボール・アレイ
o パッケージに接続するインターポーザ・バンプ・アレイ
o ダイとインターポーザ間のマイクロバンプ・アレイ
インターポーザを配線する
パッケージを配線する
IC 再分配レイヤー（RDL）を配線する
解析用の寄生パラメータを抽出する
シグナルを分析して、ドライバがシステム条件の仕様内で動作することを確認する
バーチャル・プロトタイプ・フローで反復作業を行う
o 複数の IC ライブラリ、テクノロジ、ベンダーコンポーネントを試す
o 複数のパーティションおよびアーキテクチャを試す
設計を進めながら部分的にできたところから、それをバーチャル部分と取り換えて解析する
図 5: プランニングおよびプランニングとインプリメンテーションの反復作業
IV. IC プロトタイプの作成
通常、IC のプロトタイプを作成するには、チップの目的の「機能」を実装する方法を調査する必要があります。通常この調査で
は、目的の機能を実現するために必要なチップの「コンテンツ」を最初に定義します。そのようなコンテンツには以下が含まれ
ます。
•
•
•
•
•
合成可能な IP
ターゲット設計向けにコーディング、合成されたランダム・ロジック
ハードマクロ IP
主にメモリ・コンパイラによって生成された、システムに要求されるメモリ・ブロック
チップの外に接続するための I/F 信号の規格を実現するために必要な、さまざまな種類の I/O マクロ IP
フィジビリティの初期分析において特に重要なのは、設計コンテンツがフィジカルなチップにどのように「マッピング」されるかを
知るために、IC を実際に製造したりする必要はないということです。
5
•
•
•
さまざまな複数のテクノロジ・ノードや異なるベンダーが提供するライブラリの組み合わせ以外には、設計の動作要件
を理論的に満たすことができない場合が多く、そのような複数のテクノロジ・ノード、ベンダー・ライブラリなどを比較対
照しながらチップのシステム検討を行う
設計上の機能要件を複数のプロトタイプ・プランにマッピングし、使用メモリを物理メモリにマッピングし、コア機能を複
数の IP 選択よってフロアプランする
さまざまな種類の I/O（ワイヤー・ボンディング、フリップ・チップなど）、パッド・ピッチ、およびそれらがダイのサイズや
コストに及ぼす影響を調査する
これらの調査の性質を考えると、多数の可能な設計方法を部分的にでも実際に詳細設計しながら試すのは、時間がかかり過
ぎて不可能でしょう。
したがって、ユーザーがアーキテクチャ・レベルの設計仕様に集中でき、かつ、以下の項目がダイのサイズ、消費電力、パフォ
ーマンスおよび（最終的には）価格に及ぼす影響をユーザーが迅速に把握できるように、その仕様を複数のテクノロジ・ノード、
IP や I/O の選択に迅速にマッピングできるようなツールを用いる必要があります。
• IP の選択
• メモリ・コンパイラの選択
• I/O の形式、I/O-IP の選択、I/O のダイ上への配置
• プロセス・ノードおよび標準セル・ライブラリの選択
• 電力アーキテクチャのオプション
• フィジカルな階層構造
この分析によって以下が作成されます。
•
•
以下の詳細を含むダイのサイズの見積り
o 設計のコア制約、I/O 制約の有無
o 設計のバンプ制約の有無
o I/O 制約やバンプ制約がある設計で利用されないコア領域
o コア制約がある設計で I/O が利用しないダイの範囲
消費電力の見積り
このような分析結果を、部分的に詳細設計せずに簡単に生成できることが重要であると同時に、分析結果がターゲット・テクノ
ロジの機能、I/O 配置ルール、およびチップ・インプリメンテーションの方法の複数のプランに関して適用できることも同じくらい
重要です。したがって、見積りシステムの機能にこの「知識ベース」が備わっていること、さらにその結果が「反映される」ことが
要求されます。見積りの正確性に関する詳細は[2]を参照してください。
V. I/O プランニング固有の事項
特にダイとパッケージの Co-Design では、ユーザーがダイの初期見積りツールを使って以下のことを迅速かつ効率的に行え
るようにする必要があります。
•
•
•
設計で使用する I/O を正確に指定（仕様の機能インターフェースレベルであることが望ましい）
I/O を、複数の I/O 実装形式（フリップ・チップ、ワイヤー・ボンディング、エリア I/O）を、以下のパラメータ・オプションに
マッピングして検討する
o パッドのピッチ
o バンプのピッチ
o スタッガード型パッドとシングルライン型パッド
o バス I/O などは個々別々の I/O パッドではなく、大規模なマクロレベルの I/O-IP を使用する
o 2D-IC 環境における I/O の種類の区別（インターポーザを介してシステムで駆動する周辺 I/O、スタック内の
別のダイを駆動するエリア I/O）
以下に列挙して図 6 でも示しているような、I/O プランニングに関するインプリメンテーションの複数のオプションが、ダ
イのサイズおよびコストに及ぼす影響を考慮する
6
o
o
o
o
o
ダイの周囲への実際の I/O 配置がダイのサイズに及ぼす影響
RDL の配線と、パッケージ配線のバランスを取りながら、信号のボンディングで使用されるバンプ・リング数
ワイヤー・ボンディング・パッケージがダイのサイズに及ぼす影響
コーナーとパッド間の最小距離がダイのサイズに及ぼす影響
特に、コア律速のチップ設計におけるダイのサイズとインプリメンテーションの複雑さとのバランスをとる手段
として、コア・ロジックの未使用領域の使用や、I/O タイリングなどの高度な I/O 設計手法とダイ・サイズの検
討
これらを行う目的は、I/O 方式、I/O インターフェースの基本配置、設計における高度な I/O 設計手法に関して十分な検討が行
えることです。
図 6: 高度な I/O プランニング
VI. ダイ・アブストラクト
ダイ・アブストラクトは、システムの複数の部品間でダイの情報を交換するためのスタンダード・フォーマットです。ダイ・アブス
トラクトは XML テキストで、以下の情報を有します。
•
•
•
•
テクノロジ
ライブラリ
ネットリスト
フロアプラン
XML は自己完結型であるため、保守が必要な外部ライブラリはありません。アブストラクトには各セクションの必要な詳細だけ
が包含されるため、ダイの完全な定義よりはるかに小さいデータです。例えば、テクノロジ・セクションには、基本レイヤー名と
製造グリッドしか含まれていません。ライブラリには、バンプ、I/O およびブロックのマクロしか含まれておらず、マクロの記述に
は形状とトップ・レイヤーのピン情報しかありません。ネットリストにはトップレベルのポートとネットしかなく、コアのネットリスト
情報はありません。また、フロアプランにはバンプの配置、RDL 配線、I/O の配置、サイト、マクロブロックの配置しかありませ
ん。コアの標準セル情報は含まれていません。
ダイ・アブストラクトはコンパクトなため、プランニングとインプリメンテーション、IC 設計チームとパッケージ・デザインチームの
間で簡単に共有できます。また、分散型の Co-Design フローも可能になります。ダイ・アブストラクトを用いるすべてのツール
間で、例えばダイ・アブストラクトに以下の変更を行って、他のツールに渡すことが可能です。
•
•
•
•
•
バンプの配置
バンプの割り当て
I/O の配置
ダイのサイズ
コアブロックの配置
7
VII. システム・ネットリストの作成
ダイのプロトタイプを作成したら、次のステップはシステム・ネットリストの作成です。従来は Microsoft Excel を使って作成して
いました。しかし、この方法では管理と更新が困難で、人的ミスを防げません。システムのプロトタイプ設計は容易に作成でき、
仕様と設計が成熟するにつれて情報を簡単に更新できる必要があります。
図 1 で示したように、ここではシステム・ネットリストの管理に関して 2 つの方法を提案します。1 つは、上位レベルのブロック
ベースのシステム・インターフェースのプランニング環境です。この種の環境では、ブロック、およびブロック間のインターフェー
ス接続について迅速にプロトタイプを作成できます。利点は、システムを、PCB からインターポーザ、スタックされたダイまで容
易に組み立てられることです。これにより、インターフェースのオブジェクト間での論理接続、および、これらのインターフェース
が PCB とパッケージ、パッケージとインターポーザ、インターポーザとダイを接続する方法を早い段階でプランニングすること
を可能にします。システム・プランニングは論理レベルだけでなく、物理レベルでも行えます。3D-IC、2.5D-IC およびマルチチ
ップ・モジュールのような複数のトポロジを迅速にプランニングすることが可能です。
この環境の主な出力は、インターポーザとパッケージの配線を容易にするために調整された I/O の順番です。これが可能なの
は、上位レベルのフィジカル・システム・フロア・プランナーだけであり、各要素の接続情報のマネージメントが必要です。もう 1
つのアウトプットは、インプリメンテーション・ツールでさらに洗練されていくインターポーザ・スタックの構造を最初に確認できる
ことです。さらに以下で説明する詳細なシステム・ネットリスターの入力を生成することです。
ネットリストの作成の 2 つ目の方法は、テーブル形式のネットリスト・マネージャーを使って、システム内のコンポーネント間の
詳細なネット接続を定義することです。図 7 を参照してください。この方法では、複数ダイの階層構造も出力されます。これに
よって、複数ダイが存在しても信号の接続情報が管理できます。
上記の 2 つの方法を結び付けると、データの共有が簡単になります。第 1 の方法で用いるインターフェース定義は、ボールお
よびバンプ・ピン割り当ての簡単なプランニングとドキュメント作成のために、フローの中で、PCB およびパッケージ・レイアウト
環境に至るまで維持されます。図 9 を参照してください。
セクション III で説明したように、初期シリコン・インターポーザを作成するために上記のネットリスト作成環境のいずれかが用
いられます。
図 7: テーブル駆動型の階層的システム・ネットリスト環境
VIII. ダイ・スタックの作成
ダイ・スタックの作成と編集によって、意図したようにスタックが構成されているかを 3D ビューワでチェックできます。初期ダイ・
スタックは、システム・プランナーで 2 次元のビューで作成されます。3D スタック構造は、レイアウト・ダイ・スタック・エディタ・ツ
ール、およびフィジカル・レイアウト・ツールで利用可能な 3D ビューワで確認、修正できるように、ダイ・スタック構成情報を作
8
成します。ダイ・スタック・エディタによって、ダイとインターポーザの構成を定義し、各ダイの高さを指定して編集します。各側面
と上部からのビューが表示できます。ダイ・スタック構成ファイルが作成され、それ以降フィジカルな動作に至るまで使われ、ス
タックの整合性が維持されます。例えば、2 つのダイを接続したがダイ・スタック内で隣接していない場合、エラーを出します。
図 8 を参照してください。
図 8: シリコン・インターポーザ・スタック
IX. ダイ・スタックとパッケージのプロトタイプ作成
次のステップで、システムのプロトタイプ作成のより高いレベルの詳細を完成させます。各コンポーネントが、シリコン・インター
ポーザ上に表を下にして配置されます。コンポーネントを配置すると、インターポーザ上にマイクロ・バンプ・パターンが作成さ
れ、各ダイの内容を正確に反映し、ダイ内のマイクロ・バンプに接続されているネットに応じて、対応するインターポーザ・ネット
がマイクロ・バンプに割り付けられます。名前が完全に違う場合でも、システム・ネットリストとして双方の信号名が管理されま
す。
シリコン・インターポーザがパッケージ内に配置され、システムレベルのバンプ・ネット割り当ての最適化が実行できます。これ
は、システム・ネットリストを作成した時点で上位レベルで実行されることもありますが、現在は、個別のシグナル割り当てやバ
ンプ・レベルで行われます。
インターポーザのバンプ・パターンが作成され、特定の PCB コンポーネントや、この時点で既知のパッケージネット割り当てが
ある場合は、この情報を使ってインターポーザへのバンプ割り当てを最適化できます。シリコン・ビアホールのモデル化は、プ
ランニング段階では行われず、インプリメンテーション・フィジビリティの段階で行われます。
RDL 配線フィジビリティの見積りはプランニング段階で行われますが、実際の RDL 配線はインプリメンテーションの段階で行
われます。RDL 配線が整うと、寄生パラシティック抽出が行われ、選択したドライバがインターポーザとパッケージの負荷を適
切に駆動するようにシグナル・インテグリティ解析が行われます。
X. フィジカル・インプリメンテーション Co-Design
典型的な見積りフローでは、詳細なフィジカル・インプリメンテーションのレベルまで掘り下げて解析しませんが、成功している
チームの多くは、各チップの設計が完了する前でも、プランニングをかなり詳細な配線レベルまで掘り下げて解析しています。
これにより、詳細な配線プランニングと信号解析を、設計プロセスの初期段階で検証することが可能になります。完全な CoDesign フローにより、PCB から各 IC の I/O ドライバに至るデータ経路の配線性を向上させる、非常にきれいなピン割り当て
が得られます。これによって、ワイヤーの交差、およびビア数を最小化でき、差分ペアや等長シグナルの配線を容易にし、レイ
ヤー数を最小にし、要求される制約の範囲内で設計を完了する時間を大きく削減します。
プランニング段階で行ったインターフェースのプランニングを利用して、インターフェース・シグナルをボールやバンプ・アレイに
割り当てることができます。図 9 を参照してください。インターフェース割り当てをアレイの周囲で簡単に移動して、バス間の交
差およびレイヤー数を最小にし、システムのパフォーマンスを最大限に引き出します。
9
XI. まとめ
本論では、アーキテクチャ的なバランスとプランニングで用いる、IC およびシステムの正確な初期見積りを行う IC とシステム
のプロトタイプ作成環境について説明しました。プロトタイプ作成環境は、簡単にチップ、パッケージおよびボードの Co-Design
環境と関連付けてフィジカル・インプリメンテーションベースのフィジビリティ分析を行うことができます。したがって、概念設計か
ら完成までの反復的でシームレスなフローにより、市場投入までの時間を短縮し、高い確率で成功をより予測できます。
図 9: インターフェース・プランニング
参考文献：
[1] R. Pomerleau, S. Scearce, T. Whipple, “Using Co-design to Optimize System Interconnect Paths,” DesignCon 2011.
[2]
Dr. A. Uzzaman , K. Chang, “Achieve your SoC Design Goals – Measure Twice, Cut Once!,” EE Times Design, 23 May 2011.
http://www.eetimes.com/design/eda-design/4216251/Achieve-your-SoC-Design-Goals---Measure-Twice--Cut-Once-.
[3]
R. Goering,
“New Silicon Realization Design Methodology Boosts 3D ICs with TSVs,”
31 Jan
http://www.cadence.com/Community/blogs/ii/archive/2011/01/31/silicon-realization-design-methodology-boosts-3d-ics-with-tsvs.aspx.
10
2011,

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