技術情報 R タイミング仕様設計ツールTimingDesigner のご紹介 エディタとスプレッドシートの２つのウィンドウで，デジタル回路のタイミ ング仕様をビジュアル的に作成できるツールです。作成したデータは， 設計者間で共有したり，ホームページを通じて多数のユーザへ流通 させることができます。 概 要 製品概要 当社では従来より，大規模なシステム開発などの作業効率を向上 TimingDesigner R は，タイミングダイヤグラムエディタとタイミング するため，フラッシュメモリのVHDL，Verilog-HDL，IBIS， スプレッドシートの２つのウィンドウを用いて，デジタル回路のタイミン Denaliモデルなど各種シミュレーションモデルをご提供しています。そ グ仕様をビジュアル的に作成できるツールです。 して今回，システム開発におけるタイミング仕様設計の効率化を図 エンジニアはタイミングダイヤグラムエディタを使用して，目的とす るため ， 国 内 半 導 体メーカで 初 めて ， C h r o n o l o g y 社 の るデザインが持つ信号の波形を記述します。そして各エッジ間の遅 R 「TimingDesigner 」によるタイミングダイヤグラムをサポートしました。 本稿では，タイミング仕様設計ツール「TimingDesigner R 」の 特長と機能をご紹介します。 延値，タイミング制約などの情報を設定してタイミングダイヤグラムを 作成します。スプレッドシートには，その際に設定した遅延値やタイ ミング制約がそれぞれ表示され，シート上で値の修正や最小/最大 を設定することもできます。ここで設定する値は数式で入力するこ タイミング仕様設計の重要性 とも可能であり，パス遅延や異なるRise/Fall遅延，負荷，温度， その他の影響なども正確に表現できます。 LSI開発の際に，各機能ブロックのタイミング仕様を検討すること またTimingDesigner R は，内部に簡易的なスタティックタイミン は重要です。LSIの微細化・大規模化がますます進む今日では， グ解析エンジンを備えており，タイミング制約違反が発生した場合は システムやチップによりさまざまな機能を盛り込むことが求められてい その個所を赤で表示して知らせます。ダイヤグラムに変更を加えた ます。そこで，システム上の各機能がお互いにうまく動作するシス 場合でも，自動的にタイミング制約を見積もってダイヤグラムに反映 テムを構築するために，そのインタフェース仕様を十分に検討する するので，タイミングを少しずらした検証をする際に有効です。 作業が非常に重要となっています。 作成されたタイミングダイヤグラムは，データブックとしてドキュメン このような状況においてタイミング仕様の設計は，設計の最も重 ト化する必要があります。TimingDesigner R では，タイミングダイ 要な作業の１つといえます。しかしながら，デバイスと各インタフ ヤグラムにラベルやテキスト注釈を任意に挿入したり，カットアンドペ ェースの動作が増えたため，その作業はなかなか効率が上がり ーストでドキュメントに簡単に貼り付けることができます。 ません。また昨今では，１つのシステムを数名，時には十数名 図１にタイミングダイアグラムエディタを示します。 の設計者で開発する環境が一般的です。そのため，設計者間 でタイミング仕様を共有できる環境も必要です。さらに設計資産の タイミングダイヤグラムの共有・配信 流用の際には，作業の効率化のためにタイミング仕様も流用した TimingDesigner R で作成されたタイミングダイヤグラムデータは， いものです。 R 米国Chronology社の提供するTimingDesigner は，タイミン 編集・再利用ができる電子データです。したがって，設計者間での グ仕様設計に関わるすべてのフラストレーションを解消します。タイ ダイヤグラムデータの共有や次設計への再利用に効果的です。社 ミング仕様の作成・共有・流通を実現できる，今後の設計環境に 内のイントラネット上でタイミングダイヤグラムを管理・共有することが容 必要なツールです。 易に実現でき，ダイヤグラムの配信にも非常に適しています。 TimingDesigner R で作成されたダイヤグラムデータは，データブ FIND Vol.18 No.6 2000 35 タイミング仕様設計ツールTimingDesigner R のご紹介 ックの一部として配信できます。TimingDesigner R を持っていない ユーザでも，Chronology社から無償のTimingViewerをダウンロー ドす れ ば ， そ の データを 表 示 することが できます 。また ， まなソリューションのご提供を充実していく計画です。 各種ソリューションについては，当社ホームページよりダウンロード することができます。 ■ TimingDesigner R はChronolosy社フォーマットのほかにTDMLフ ォーマットをサポートしています。TDMLはSi2（Silicon Integration 当社ホームページ Initiative）という国際標準団体が標準化を進めているダイヤグラム http://www.fujitsu.co.jp/hypertext/Products/Device/CATA データフォーマットです。これにより，TimingDesigner R 以外のエ LOG/AD05/ad05̲j.html ディットツールでも，TDMLをサポートしていればダイヤグラムをやり取 りすることができます。社内，社外を問わずダイヤグラムを流通させ R ＜TimingDesigner R のお問い合わせ先＞ る仕組みを持つことは非常に重要であり，TimingDesigner はそ イノテック株式会社 の実現に適した環境を提供することができます。 デザインシステム部 テストソフトウェアグループ ダイヤグラムの流通のために，Chronology社はSynchronyという TEL：045-474-9049 FAX：045-474-9064 ウェブサイ トを設けています。Synchronyは，各半導体ベンダより提 Email：[email protected] 供される汎用製品のタイミングダイヤグラムやタイミングライブラリを閲覧 ホームページ http://www.innotech.co.jp/chronology/ できるサイ トです。ユーザはこの閲覧サイトから，必要な製品のタイ ミングデータをダウンロードし，タイミングを容易に見積もることができ ＊Chronology，TimingDesignerはChronology社の登録商標です。 ＊TimingViewer，Synchrony，QuickBenchはChronology社の商標です。 ます。このサイ トは不特定多数のユーザにデータブックを公開できる ＊Solarisは，米国Sun Microsystems，Inc.の登録商標です。 メリットがあり，当社を含む９社の大手ベンダが参加しています。 ＊WindowsNT，Windows95/98は，米国Microsoft Corporationの，米国 図２にSynchronyの画面を示します。 シミュレーション用モデルへの発展 およびその他の国における登録商標です。 図1 タイミングダイヤグラムエディタ 図2 Synchrony画面 設計者は，インタフェースのタイミング仕様からインタフェースをとるブ ロックの動作を読み取り，HDLに表すことによって論理検証用のテス トベンチモデルを作成します。しかしこの従来の手法では，仕様を誤 って記述してしまう可能性や，再利用性が全くないという問題がありま す。TimingDesigner R で作成されたダイヤグラムは，Chronology社 のQuickBenchという製品を使ってHDLモデル化すれば，論理検証 用のシミュレーションモデルとして活用できます。QuickBenchによって， 仕様から一貫したモデルの生成，インタフェースモデルの共有，そし てテストベンチの再利用を実現することができます。 今後の設計では，各ブロックの仕様のデータベース化が１つのキー になります。タイミング仕様データの作成を容易にし，データベースの蓄積 を促進させ，さらにはそのデータを配信・流通させていくために，Timing Designer R は非常に有効なツールとしてその環境をサポートします。 TimingDesigner R の動作環境 ・Solaris 2.5以上 ・HP-UX 10.2以上 ・Windows NT/95/98 今後の展開 本稿では，当社フラッシュメモリのソリューションの1つとして，タ イミング仕様設計ツール「TimingDesigner R 」をご紹介しました。 現在，TimingDesigner R で作成されたダイヤグラムデータや TDMLフォーマットデータを使用してタイミング仕様の設計を行える のは，国内では当社製フラッシュメモリのみです。当社では今後も， 顧客ニーズとシステム設計手法の動向を十分に把握し，シミュレー ションモデルに限らず，ソフトウェアや各種情報・環境などのさまざ 36 FIND Vol.18 No.6 2000
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