２．１ MOSFETの特性
教科書 ２．１節～２．５節
教科書には詳細な特性パラメータの式が示され
ていて複雑だが、ディジタル回路設計では、本プ
リントの内容を理解していれば問題はない。
２．１．１ PN接合と内部電界
不純物による電気伝導の制御（１）
ドープ(Dope):
不純物を混ぜること
III
IV
V
B
Al
Ga
In
C
Si
Ge
Sn
N
P
As
Sb
電子（青色）
結合に関与しない
余った電子（自由電
子: Free Electron）
+
Siの結晶の模式図
P（リン）ドープSi結晶
簡略表示
3
不純物による電気伝導の制御（２）
ドープ(Dope):
不純物を混ぜること
III
IV
V
B
Al
Ga
In
C
Si
Ge
Sn
N
P
As
Sb
電子（青色）
結合手の電子が
不足してできた孔
（ホール: hole）
-
Siの結晶の模式図
B（ボロン）ドープSi結晶
+
簡略表示
4
不純物による電気伝導の制御（３）
不純物を入れていない
半導体は真性半導体
(Intrinsic
Semiconductor)と呼ぶ
III
IV
V
B
Al
Ga
In
C
Si
Ge
Sn
N
P
As
Sb
電子やホールのように
移動できる電荷担体を
キャリア(Carrier)と呼ぶ。
電荷は正負が逆で絶対
値が等しい。
電子（青色）
p: Positive
n: Negative
ホール（移動できる）
アクセプタ(Acceptor)
不純物（動けない）
p型半導体
-
+
n型半導体
+
-
+
+
+
電子（移動できる）
-
+
※ 結合電子と区別す
るため移動できる電子
は自由電子と呼ばれる。
以後、省略して単に「電
子」と呼ぶ
ドナー(Donor)不純物
（動けない）
キャリアは不純物の数と同数発生するが不純物は動けないことに注意
5
pn接合の構造（１）
シリコンの中で、p型領域とn型領域が接したところをpn接合と呼ぶ
p型(p-type)
n型(n-type)
pn接合の付近では、電子と
ホールがぶつかって再結合す
る（自由電子がホールを埋め
て消える）
pn接合(pn junction)
-
-
+
+ + -
-
-
+
電界E
+
+
- +
電荷を持ったアクセプタとドナー
が残るので内部電界Eが発生
+ - +
dE (単位体積当たりの電荷）
dx
0 Si
（ガウスの法則）
電子とホールが再結合した領域（空乏層）
6
pn接合の構造（２）
-
-
+
+ + -
-
p-type
Built-in Potential VB
（内部電位 or 内蔵電位）
-
+
電界E
+
電位V
+
- +
+ - +
内部電界が発生したの
で、内部電位VBが発生
n-type
dV
dx
dV E dx
E
位置x
n-type側が正電位になる。
但し、電流は流れない。
7
エネルギーの単位
• 電子やホールのエネルギー単位は、エレクトロンボルト
(eV) が使用されることが多い
eVは、-1Vの電位差だけ電子を移動させるの
に必要な位置エネルギーで表される。
1 (eV) = (-1.60・10-19クーロン)×(-１V)
= 1.60・10-19 (J)
1eVのエネルギー差
1V（電位差）
電位差とeVの絶対値は同じ値！
ただし、表す物理量は異なる
8
ホールのエネ
ルギーは電位
と同じ方向
電子
－
ホール
f
+
f
電位V
ホールの
ポテンシャルエネルギー
電子の
ポテンシャルエネルギー
＋
1V
移動方向
位置x
1eV
移動方向
位置x
1eV
位置x
電位
ー
電子のエネルギー ホールのエネルギー
電子とホールのポテンシャルエネルギー
9
pn接合の電子・ホール分布
-
-
+
+ + -
-
-
p-type
+
電界E
+
+
- +
+ - +
n-type
ホールのエネルギー
Built-in Potential VB
位置
ホール
電子のエネルギー
Built-in Potential VB
電子
位置
室温(300K)では、
キャリアは、ポテン
シャルエネルギーの
低い領域に溜まって
いる。
10
pn接合の電流-電圧特性（１）
hole
電流I
electron
+
-
p-type
VPN
順方向バイアス状態
（ドナー、アクセプタ
の表記は省略）
n-type
電流I
ホールのエネルギー
流れ込んで再結合する
VB-VPN
位置
障壁が低くなり、キャ
リアが反対領域に流
れ込む。
電子のエネルギー
流れ込んで再結合する
VB-VPN
位置
11
pn接合の電流-電圧特性（２）
hole
+
I≒0
electron
-
p-type
VPN
逆方向バイアス状態
（ドナー、アクセプタ
の表記は省略）
n-type
ホールのエネルギー
エネルギー障壁によりSTOP
VB+VPN
位置
障壁が高くなり、キャ
リアが反対領域に流
れ込めない。
電子のエネルギー
VB+VPN
位置
12
pn接合の電流-電圧特性（３）
逆方向バイアス
順方向バイアス
電流 (mA)
20
電流-電圧特性モデル式
I PN I S (e
10
qVPN
k T
1)
k: ボルツマン定数（8.62・10-5 eV/K）
q: 電子電荷(1.60・10-19 coulomb)
IS: 飽和電流（A）
~0.7V
-10
-2.0
-1.0
0
電圧 (V)
1.0
13
２．１．２ MOSFETの構造
MOSトランジスタ（MOSFET）の構造
MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor)
poly-Si（金属） Gate
Source
ゲート酸化膜
Gate
Drain
Source
Drain
SiO2
Si
n
n
p
p
n
p
Body
Symbol
n-ch MOSFET
Body
Symbol
p-ch MOSFET
15
G-B電極の役割（１）
•
ゲート電圧VGの印加によりゲートの下のSiO2/Si界面(MOS界面と呼ぶ)
に電子が発生（チャネルと呼ぶ）し、ソース-ドレインの間を導通させる
Gate
Source
電子が発生して
n型のように動作
する
Drain
＋
n
n
VG
p
Channel
Body
n-ch MOSFET
16
G-B電極の役割（２）
•
ゲート電圧VGの印加によりゲートの下のSiO2/Si界面(MOS界面と呼ぶ)
にホールが発生（チャネルと呼ぶ）し、ソース-ドレインの間を導通させる
Gate
Source
ホールが発生して
p型のように動作
する
Channel
Drain
ー
p
p
VG
n
Body
p-ch MOSFET
17
D-S電極の役割（１）
• チャネルがない状態でソース-ドレインに電圧を加えるとDrain
のpn接合が電流を妨げる
VD
電流は流れない
0(v)
Source
Gate
Drain
n
n
p
ゼロバイアス
または順バイアス
Body 0(v)
逆バイアス
n-ch MOSFET
18
D-S電極の役割（２）
• チャネルが発生した状態でソース-ドレインに電圧を加えると
電子による電流が流れる
VD
電流
Gate
Source
Drain
＋
n
n
電子の流れ
VG
p
Body
n-ch MOSFET
19
D-S電極の役割（３）
• チャネルが発生した状態でソース-ドレインに電圧を加えると
ホールによる電流が流れる
VD
電流
Gate
Source
Drain
ー
VG
p
p
ホールの流れ
n
Body
p-ch MOSFET
20
電極名の由来
【参考】 Transistor =Trans- resistor
Source Gate
VG
VD
Drain
水源 (Source)
水門 (Gate)
＋
n
n
p
排水溝 (Drain)
水路 (Channel)
Body
21
電子・ホール分布による理論的理解（１）
ゼロバイアス状態
n-ch MOSFET
G
電子エネルギー
D
S
n
絶縁体が壁
になっている
n
位置
電子エネルギー
p
B
位置
pn接合のBuilt-in Potentialが障壁になってS, D間は導通しない
22
電子・ホール分布による理論的理解（２）
VD > 0
n-ch MOSFET
G
電子エネルギー
D
S
n
VG > 0
n
VGの影響で電子
が溜まった
位置
電子エネルギー
p
B
電子の流れ（電流と逆向き）
位置
pn接合のBuilt-in Potentialが障壁が低くなってS, D間が導通
23
２．１．３A MOSFETの直流特性
MOSFETの端子と印加電圧の定義
n-ch MOSFET
Vdgn
Gate
Vgsn
Vdgn
p-ch MOSFET
Current Idsn
Current Idsp
Drain
Drain
Vdgp
Vdsp
Vdsn
Gate
Body
Body
Vsbn
Vgsp
Vsbp
Source Body は Substrate
Source ※ p-ch は負の
とも呼ばれる
電圧を印加した
Vdgp
時に動作する
Vdsn
Bを省略した表記
Vgsn
Vdsp
Vgsp
※ 本講義では実際の配線に対応する上側の記述方式を採用する
25
MOSFETの電流-電圧特性を測定してみると
（線形領域と飽和領域の境界）
サブス
Idsn レッショ
ルド領域
Vdsn =Vgsn –Vtn0
Vdsn
Idsn
飽和領域 Vgsn
チャネル形成
状態
Vtn0
Vgsn
（閾値電圧と呼ばれる定数）
サブスレッショルド領域
線形領域
サブスレッショルド = Sub-threshold
Vdsn
26
２．１．３B 閾値電圧の物理的意味
27
ゲート電圧Vgsnでチャネルが制御される仕組み
（アニメーション）
Metal (poly-Si)
SiO2
MOS界面
空乏層
Si
p型Si
MOS界面付近に
も空乏層があるこ
とを覚えておこう
ゲート電圧は、Vox（SiO2膜）とφs（Si）に分圧され、
φsが一定値を超えるとチャネルが形成される。
28
閾値電圧 (Threshold Voltage)
•
チャネルが形成されると
– p型半導体がMOS界面でn型のように振舞う
– n型半導体がMOS界面でp型のように振舞う
（参考） チャネル内では半導体の型が変わるので、チャネル内のキャリア
は反転電荷と呼ばれる
•
チャネルの形成に必要なゲート電圧を閾値電圧と呼ぶ
– n-ch MOSFETの閾値電圧をVtn0と表記（Vsbn = 0V のとき）
– p-ch MOSFETの閾値電圧をVtp0と表記（Vsbp = 0Vのとき）
（参考） MOSFETは通常Vsbn = 0V, Vsbp = 0V の状態で使用する
•
Vgsn < Vtn0 （またはVgsp < Vtp0）は、サブスレッショルド領域と呼ぶ
•
閾値電圧は半導体の不純物量に関係している
– 閾値電圧は半導体メーカがコントロールしているので設計者が変更でき
ない
29
２．１．３C 線形/飽和領域の物理
的意味
30
ドレイン電圧Vdsnのチャネルへの影響
• n-ch MOSFETにVgsn>Vtn0 を印加するとチャネルが発生
• Vdsnを印加するとチャネル電子が流れる
• Vdsnを強く印加しすぎると・・・チャネルが一部分消失する
Vdsnをかけすぎるとドレイン付近のチャネルが消失
Vgsn > Vtn0でも、Vdsn > 0ならば、
Vgsn – Vdsn < Vtn0 となりうる
ドレイン付近でチャネルが消失
（Pinch-off 現象と呼ばれる）
31
ピンチオフ現象
• Vdsn = Vgsn – Vtn0 でチャネルが一部消失
– このときのVdsnをピンチオフ電圧と呼ぶ
Vdsn = Vgsn – Vtn0
Gate
Source
Vtn0しか加
わっていない
Drain
＋
n
n
Vgsn
p
Body
n-ch MOSFET
32
ピンチオフによる電流の飽和
Vdsn > Vgsn – Vtn0
G
D
S
n
n
滝の高さが
変わっても
水量は同じ
p
Vgsn > Vtn0
高抵抗のピンチオフ
部だけに電圧が加
わり電流は増えない
電子エネルギー
B
Vdsn < Vgsn – Vtn0
Vdsn = Vgsn – Vtn0
Vdsn > Vgsn – Vtn0
33
２．１．４ モデル式によるI-V特性表現
Gradual Channel Approximation によるモデル式
を紹介する。モデル式の導出方法については、
付録を参照
34
D
contact
tm
W tox
p-well
L
B
S
G
Field Oxide
FOX p+
p-well
n-sub
n+
xj
D contact
D
n+
Leff
FOX
toxf
[注] p+, n+などの+記号は不純物濃度が高い領域を表す。
FOX
n-active
p-active
Weff
poly: ゲート電極は
poly-Siという材料
で出来ているので、
polyまたはpoly-Si
と呼ぶことがある
L: Gate length (ゲート長）
W: Gate width （ゲート幅）
Leff: Effective channel length
Weff: Effective channel width
xj: Junction depth
tox: Gate oxide thickness （ゲート酸化膜厚）
toxf: Field oxide thickness
tm: poly-Si thickness
poly
B
n-sub
G
poly (G)
contact
S
FOX
p-well
MOSFETの寸法パラメータ定義
35
MOSFETの主な寸法パラメータ
記号
意味
0.5umプロセスでの値
設計パラメータ
L
ゲート長
0.5um
設計時に決定
W
ゲート幅
> 3um
設計時に決定
Leff
実効ゲート長
Lより少し短い
プロセスに依存
Weff
実効ゲート幅
Wより少し短い
プロセスに依存
xj
ソース／ドレイン接合深さ 0.2um
tox
ゲート酸化膜厚さ
10nm (100Å)
プロセスに依存
toxf
フィールド酸化膜厚さ
1um
プロセスに依存
tm
ポリシリコン厚さ
0.5um
プロセスに依存
プロセスに依存
※ 厳密には、ＭＯＳＦＥＴの電気特性はLeff, Weff, tOX によって決定さ
れるが、本講義では、 Leff=L, Weff=W と近似する。
36
MOSFETのIds-Vds特性
Vdsn Vgsn Vtn 0
線形領域
Vdsn Vgsn Vtn 0
G
Vgsn
飽和領域
Idsn
D
S
Idsn
n-ch MOSFET
Vdsn Vgsn Vtn 0
Vgsn Vtn 0
Vdsn
サブスレッショルド
領域(Sub37
Threshold region)
Vdsn
MOSFETのIds-Vgs特性
Idsn
線形領域
(1次)
n-ch MOSFET
サブスレッ
ショルド領域
（指数関数）
飽和領域
(2次)
Vtn0
Vgsn
38
MOSFETの直流特性の数式表現
線形領域の電流式（Gradual Channel 近似）
I dsn
Wn
1 2
nCO {(Vgsn Vtn 0 ) Vdsn Vdsn }
2
Ln
1 2
n {(Vgsn Vtn 0 ) Vdsn Vdsn }
2
Vgsnに対して1次
（記憶すること）
(1)
Vdsnに対して2次
[m 2 / V sec]
n : 電子の移動度(mobility ) 電子の動きやすさ
CO : 単位面積当たりゲート酸化膜容量 [F / m2 ]
Vtn 0 : Vsbn 0のときの閾値電圧 [V ] (Vtn0は製造プロセスに依存)
※ 導出は少し複雑なので確認したい人は付録を参照すること
39
式（２．５５ｂ）のグラフ上の意味
dI dsn
n {(Vgsn Vtn 0 ) Vdsn } 0
dVdsn
Vdsn Vgsn Vtn 0
(2)
Vdsn Vgsn Vtn 0
Vdsn Vgsn Vtn 0
線形領域と飽和領域の境界
（記憶すること）
飽和
Idsn
線形
が成立するとき、
(2.55b)
Vgsn Vtn 0
Vdsn
40
飽和領域の数式表現
飽和領域の電流式（Gradual Channel 近似）
Vdsn Vgsn Vtn 0
のとき、飽和状態（ピンチオフ）になるので、
1
I dsn n {(Vgsn Vtn 0 ) (Vgsn Vtn 0 ) (Vgsn Vtn 0 ) 2 }
2
n
2
(Vgsn Vtn 0 ) 2
(3)
（記憶すること）
Vgsnに対して2次
Vdsnに依存しない（ドレイン-ソース間は定電流源として働く）
41
(1) チャネル長変調
Vgsn Vdsn Vtn 0
0V
Vgsn
（飽和）のとき
実際のチャネル長 = Leff – ΔL
（ΔL は、Vdsn0.5 に比例）
Idsn
理想からのずれ（１）
Eq. (4)
Eq. (3)
Vdsn
Vdsn
Gate
n
n
Source
Drain
p
Vgsn Vdsn Vtn 0
ΔL
の場合の断面図
実際のチャネル長がVdsnにより短くなるので、飽和後も電流は漸増。
I dsn
n
2
(Vgsn Vtn 0 ) 2 (1 Vdsn )
式(3)
(4)
チャネル長変調パラメータλ
42
理想からのずれ（２）
(2) 基板バイアス効果１
dsn
MOSFETは、VB = 0 (V) として使用す
ることが多いが、ソース電位がGND
でない場合に、基板バイアスVbsn が
発生する。
gsn
bsn
Vtn VFB 2 fp
1
CO
2 r 0 q N A (2 fp Vbsn )
チャネル不純物
(5)
基板バイアス
Vbsn< 0 になると、閾値が上昇する（次ページ参照）
43
理想からのずれ（３）
Idsn
(2) 基板バイアス効果２
Vgsn
44
理想からのずれ（４）
(3) サブスレッショルド領域の電流
Idsn(対数)
Vgsn Vtn 0 のとき、Idsn が僅かに流れる。
1 / Slope
ソース-基板間が、
ダイオードとして働く
ため指数関数特性
となる。
Vgsn
log10 ( I dsn )
S Sファクタと呼ぶ
（小さいほど傾きが大
きいので、スイッチとし
ての特性が良い）
Vgsn
45
n-ch MOSFETモデル式のまとめ
（記憶すること）
条件式
線形領域
Vdsn Vgsn Vtn 0
CO 0 SiO2
1
tOX
単位面積当たりのゲート
酸化膜容量（F/m2）
n：電子の移動度（m2/Vsec）
（電子の移動度は材料定
数なので変えることはで
きない）
飽和領域
Vdsn Vgsn Vtn 0
特性式
1 2
I dsn n {(Vgsn Vtn 0 ) Vdsn Vdsn
}
2
W
n n n CO
Ln
I dsn
n
2
n
2
(Vgsn Vtn 0 ) 2 (1 Vdsn )
(Vgsn Vtn 0 ) 2
Ln, Wn は設計者が決定する。 CO は、製造者が決定する。
46
p-ch MOSFETのモデル式のまとめ
（記憶すること）
条件式
線形領域
| Vdsp || Vgsp Vtp 0 |
CO 0 SiO2
1
tOX
単位面積当たりのゲート
酸化膜容量（F/m2）
p：ホールの移動度（m2/Vsec）
（ホールの移動度は材料
定数なので変えることは
できない）
飽和領域
| Vdsp || Vgsp Vtp 0 |
特性式
1 2
I dsp p {(Vgsp Vtp 0 ) Vdsp Vdsp
}
2
W
p p p CO
Lp
I dsp
p
2
p
2
(Vgsp Vtp 0 ) 2 (1 Vdsp )
(Vgsp Vtp 0 ) 2
※ Vgsp, Vdsp, Idsp < 0 で動作する
Lp, Wp は設計者が決定する。 CO は、製造者が決定する。
47
p-chとn-ch MOSFETのBody電位
p-ch B電位（基準電位）
Vgsp < 0
Vdsp < 0
Vdsn > 0
p-ch MOSFETの回路
n-ch MOSFETの回路
Vgsn > 0
n-ch B電位（基準電位）
48
p-ch と n-ch MOSFETの比較
• n-ch MOSFETとp-ch MOSFETは電圧と電流の
正負が逆
Ids
n-ch
Ids
n-ch
Vtp0
Vtn0
p-ch
Vdsn =Vgsn –Vtn0
Vgs
Vds
p-ch
Vdsp =Vgsp –Vtp0
Ids: ドレインに流れ込む向きを正とする
49
（参考）閾値電圧の値による分類
Vtn 0
2 0 Si qN A 2B
2B VFB 2B 2B VFB
COX
Ids
Vtn0< 0 n-ch
Vtn0> 0
Vgs
Vtp0< 0
p-ch
Vtp0> 0
VFBを選ぶ（ゲート電極の材質を
選ぶ）と、閾値の正負を変更する
ことができる
n-ch
p-ch
Vtn0 > 0
Enhancement mode
Vtn0 < 0
Depletion mode
Vtp0 > 0
Depletion mode
Vtp0 < 0
Enhancement mode
ディジタル回路ではEnhancement modeのみ使用する
50
MOSFETが小さくなると起こる問題
ゲート長 L < 0.3μmぐらいまで小さくすると
• 素子の縦横比が１に近づき、ショートチャネル効果という
現象が現れる（ゲート長Lを小さくすると閾値電圧VTが低
くなる）
• MOSFET内部の電界が非常に強くなると、「キャリアの移
動速度が限界に達する」キャリアの速度飽和という現象
が現れる（飽和領域でもIds-Vgs特性が1次式になる）
現在の回路シミュレータでは、これらの影響もモデル化
した、精密なデバイスモデルが使用されている。
51
２．１．５ C-V特性
52
MOSFETのキャパシタンス
CGB G-B間のキャパシタンス
B
p+
S
G
n+
D
n+
p
CPN
pn接合のキャパシタンス
断面図
53
pn接合の容量-電圧特性（１）
-
-
+
+ + -
-
p-type
+
- +
+
+ - +
+
-
空乏層
n-type
電位V
順方向バイアス VB-VPN
ゼロ・バイアス VB
逆方向バイアス VB+VPN
空乏層には、
・ドナー（＋）電荷
・アクセプタ（－）電荷
が平行に並んでいる
（電気二重層）
電荷を蓄えたコンデン
サと見做せる
位置x
空乏層幅は、バイアス電圧に依存する
54
pn接合の容量-電圧特性（２）
CPN
容量-電圧特性モデル式
逆バイアス
C PN
実測値
逆バイアスでは
実測値とよく一致する
順バイアス
S PN接合の面積
0 Si
d 空乏層の幅
C PN (0V )
VPN
1
VB
VB: Built-in Potential ~0.6～0.9V
VPN
0
~0.6V
（注） 順方向では、電流が流れてキャ
パシタとしての性質が失われるので、本
モデル式は適用できない
55
電子のエネルギー
MOSFETの容量ー電圧特性（１）
VGを印加したMOS構造の電子エネルギー
qVOX
d OX
VG = VOX+φS
VG
MOS界面付近には空乏層が発生する
q・φS
COX
CS
qVG
ゲート
SiO2
電極
CO: ゲート酸化膜容量
CS : 空乏層容量
VOX S
p型Si
VG
チャネル
空乏層
ox
si
CO
CS
VG VOX S
S
CO
VG
CO C S
等価回路
56
MOSFETの容量ー電圧特性（２）
VGを印加しても、まだ強反転せず、SiO2/Si界面に電子
が発生していない場合
（単位面積当たりの容量）
半導体
SiO2
CS
0 Si
xD
0 SiO
CO
tOX
2
（空乏層の幅）
2 0 SiS
xD
qN A
（付録：「MOSFETの特性式の
導出」参照）
全容量値
CGB
1
1
1
CO C S
表面電位φsとVGは次の関係がある
（前ページ参照）
CO
S
VG
CO C S
57
MOS構造の等価容量（３）
MOS構造の容量-電圧特性曲線
C(VG)
CGB
CGB CO
1
1
1
CO CS (VG )
反転するとVGを増やしても、
反転電荷だけが増えて、空
乏層は伸びない。従って、半
導体容量Csは一定になる
CGB
0
Vtn0
VG
1
1
1
CO CS (Vtn 0 )
58
２．１．６ 回路シミュレーションモデル
受動素子のモデル
• 回路シミュレータの中での受動素子（L, C, R）の表現
Symbol and Label
Parameter
R1
R=100 Ω
C1
C=5pF
L1
L=0.2nH
受動素子の特性は、（温度一定ならば）1つのパラメータ（素子値）
だけで表せる
60
半導体素子(MOSFET)のモデル
• 回路シミュレータの中での半導体デバイスの表現
Device Model
Device Model Name
and Parameters
NMOS（モデル名）
NMOS
Symbol and Label
D
B
G
S
M1
ID
W
1
nCO{(VG VT )VD VD 2}
L
2
VT = ….
・・・・・
VT =0.8V
n =500cm2/Vs
Co =2fF
L =0.25m
・・・・・
半導体素子の特性は、デバイスモデル（特性式）＋パラメータ（素子値）
で表される
61
PN接合の回路シミュレーションモデル
P
I PN I S (e
N
＝
PN接合ダイオード
q VPN
k T
1)
RS
S
d
C (0V )
PN
V
1 PN
VBI
C PN 0 Si
RS, CPN(0V), IS , VBIは、
実測値から求める
62
MOSFETの回路シミュレーションモデル
•
PN接合特性、寄生容量、MOSFET電流ー電圧特性理論式、直列抵
抗（コンタクト抵抗など）を組み合わせたモデル
VS
Rs
n+
DS
VG
CGS
CBS
VD
CGD
CGB
p-
CGD
CBD
2
tOX
Rd
CBD
D
0 SiO ( L Leff ) Weff
Rd
CGD
n+
DD
CBD
＝
DD
ID
G
CGS
DS
B
CBS
CGB
VB
Rs
1
I D n {(VG VT )VD VD2 } (VD VG VT )
2
ID
C PN (0V )
V
1 D
VBI
n
2
(VG VT ) 2 (1 VD ) (VD VG VT )
CGB
S
COX CS (VG , VBI )
COX CS (VG , VBI )
63
（重要）論理シミュレーションと回路
シミュレーションの違い
•
回路シミュレーション
– トランジスタレベルの回路のシミュレーションを行う
– 論理ゲートの内部回路（トランジスタレベル）がわかっていれば論理回路
もシミュレーションできる
– 回路方程式の数値解を求めている
– 半導体デバイスの特性から計算するので精度が高いが、計算時間が長
い
– アナログ回路、ディジタル回路のどちらでもシミュレーションできる
•
論理シミュレーション
– 論理回路（論理ゲート記号の回路またはHDL記述）のシミュレーションを
行う
– トランジスタレベルの論理回路のシミュレーションはできない
– タイムスライス毎に論理演算を実行している
– ゲートの遅延を考慮して回路の動作速度を求めることもできるが、精度
は半導体メーカが用意する遅延時間情報の精度に依存している
– アナログ回路のシミュレーションはできない
64
回路シミュレーションの準備（１）
1. LTspiceのインストール
–
–
–
–
電子回路第2及び演習の受講者は、既にインストール済み
電子回路第2及び演習を取っていない人は、下記の解説を参考に、
LTspiceをインストールしよう
http://jaco.ec.t.kanazawa-u.ac.jp/edu/ec2/pdf/AP1.pdf
（設定例） http://jaco.ec.t.kanazawa-u.ac.jp/edu/ より「公開作業日誌」
2. MOSFETモデルパラメータのインストール
–
–
–
http://jaco.ec.t.kanazawa-u.ac.jp/edu/micro1/cgi/ で自分用の
MOSFETモデルパラメータを生成し、ダウンロードする
ファイル名は、cmos.lib に変更しておく（好きなファイル名でもよい）
モデルパラメータファイルは、LTspiceの回路図ファイル(拡張子 .asc)
の保存先か、"LTspiceインストールフォルダ/lib/cmp/" にコピーする
（デフォルトインストールフォルダ C:¥Program Files (x86)¥LTC¥LTspiceIV）
65
回路シミュレーションの準備（２）
3. MOSFETシンボルのインストール
– http://jaco.ec.t.kanazawa-u.ac.jp/edu/ より、集積回路工学第1の案
内ページに入り、mosfet_symbols.zip をダウンロードする
– 解凍したフォルダには、N_1u.asy, P_1u.asy, N_50n.asy, P_50n.asy
の4つのファイルが含まれている
– 解凍したフォルダ内の4個のファイルを "LTspiceインストールフォル
ダ/lib/sym/" にコピーしておく（解凍したフォルダは必要ない）
– インストールしたシンボルは、Component（その他の部品配置）ボタ
ンにより、Select Component Symbolフォームで選ぶことができる
ドレインとソースの
位置に注意
66
（重要）市販半導体部品との違い
市販の半導体部品と集積回路ではデバイスパラメータの
設定方法や目的が大きく異なることに注意
電子回路設計
集積回路設計
モデル名を指定するとパラメータ モデル名を指定しても、いくつか
値が全て代入される
のパラメータは変数となっている
全ての同じ型番の半導体素子に、 各半導体素子毎に、異なるパラ
同じパラメータ値が用いられる
メータ値が用いられる
一度パラメータ値を決定すれば
変える必要がない
通常は、半導体メーカが提供す
る
必要とする回路特性となるように、
回路設計毎に、パラメータ値を調
整する
ただし、変更できるのは、レイア
ウトに関係するパラメータのみ
67
演習２．１ MOSFETのDC解析
1. 次ページ以降の解説を参考に、n-ch MOSFETの Idsn Vdsn 特性と Idsn - Vgsn 特性を回路シミュレーションにより
求めよ
2. 同様に、p-ch MOSFETのIdsp - Vdsp 特性と Idsp - Vgsp 特
性を回路シミュレーションにより求めよ
3. (1) 回路図、(2) シミュレーション結果のグラフ、(3) ネット
リストを提出せよ。
–
グラフの縦軸、横軸の名称と単位を付け忘れないこと。
電子回路第2及び演習を受講していない人や、LTspiceの使い方を忘れてし
まった人は、下記の書籍や解説ページを参考にすること。
https://www.kohgakusha.co.jp/books/detail/978-4-7775-1936-1
http://jaco.ec.t.kanazawa-u.ac.jp/edu/ec2/ltspice/
68
演習２．１の解説（１）
モデルパラメータ
ファイル
コメントアウト（2行
目と3行目の選択）
N_1uのシンボル
電圧掃引のネス
ティング
P_1uのシンボル
モデル名
G端子が近
いほうがS
n-ch MOSFET
p-ch MOSFET
（参考）シンボルの回転はCTRL+R、シンボルの反転はCTRL+E
ソースの向
きに注意
69
演習２．１の解説（２）
• n-ch MOSFETのシンボルを右クリック
• MOSFETのパラメータ設定画面で下記のように設定
poly (G)
contact
S
D
2D+W (D=3uを想定）
n-active
外周3辺の長さ
D
p-sub
面積
W
B
p-active
contact
モデル名
L
W
D*W (D=3uを想定）
D
並列接続数
L
注：p-ch MOSFETのモデル名は P_1u, 他の値は上記と同じでよい
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演習２．１の解説（３）
モデルパラメータファイルを開いてみると
モデル名
n-ch MOSFETを
表す
モデルの種類を
表す
.model N_1u nmos level = 3
+ TOX = 200E-10
NSUB = 1E17
+ ・・・・
GAMMA = 0.5
モデル名として、N_1u, N_50n, P_1u, P_50n の4種類が用意されている
ことを確認しよう（これらのパラメータは教育用として公開されている）
想定製造技術
n-ch MOSFET
p-ch MOSFET
想定電源電圧
1um（安定）
N_1u
P_1u
5.0V
50nm（先端）
N_50n
P_50n
1.0V
最先端のプロセスで製造されたトランジスタは、教科書の近似式と
特性がピッタリ合わないため、ここでは1umのモデルを使用する
71
演習２．１の解説（４）
•
回路図の貼り付け方法
– 回路図のウインドウを選択し、メニューよりTools > Copy bitmap to
Clipboard
– レポートを作成しているアプリケーション上で貼り付け
•
グラフの貼り付け方法
– シミュレーションを実行し、グラフを表示させる
– グラフのウインドウを選択し、メニューよりTools > Copy bitmap to
Clipboard
– レポートを作成しているアプリケーション上で貼り付け
•
ネットリストの出力の方法
– 回路図のウインドウを選択し、メニューよりView > SPICE Netlist
– Netlistが表示されたウインドウを右クリックし、Generate Expanded
Listing を選び、適当なフォルダに保存する
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