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半導体産業、技術開発の経済性とロードマップ

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半導体産業、技術開発の経済性とロードマップ
2002年度
年度STRJワークショップ、
ワークショップ、3月
日、青山フロラシオン
年度
ワークショップ、 月3日、青山フロラシオン
委員長、増原利明
STRJ委員長、増原利明
1 半導体産業とロードマップの歴史
2 ロードマップの予測するコスト増大要因
3 経済性を考えた半導体技術ロードマップとは
4 まとめ 半導体産業、技術開発の経済性とロードマップ、2003年
年3月
月3日、
日、STRJワークショップ ワークショップ 1
半導体産業、技術開発の経済性とロードマップ、
日、
過去40年の
の進歩
Nodeの進歩
過去 年のTechnology
年の
10
W/W
Wafer
能力
各社の戦略
US Company
Japan Company
1
Technology
Technology Node (µ
µm)
100
1994 SIA NTRS
1997 SIA-NTRS
1999 ITRS
2001 ITRS, 2002 Update
0.1
0.01
1960
1970
1980
1990
Year
2000
2010
2020
半導体産業、技術開発の経済性とロードマップ、2003年
年3月
月3日、
日、STRJワークショップ ワークショップ 2
半導体産業、技術開発の経済性とロードマップ、
日、
ITRSの歴
Roadmap Editions
2002ITRS
Update
http://public.itrs.net
http://public.itrs.net
2001 Edition
1997NTRS
2001ITRS
Europe
Japan
1994NTRS
2000ITRS
Update
Korea
1992NTRS
Taiwan
USA
1991
Micro Tech 2000
Workshop Report
1999ITRS
1998ITRS
Update
半導体産業、技術開発の経済性とロードマップ、2003年
年3月
月3日、
日、STRJワークショップ ワークショップ 3
半導体産業、技術開発の経済性とロードマップ、
日、
2002年ITRS-Updateにおけるテクノロジノード表
ITRS 2001
YEAR OF PRODUCTION
2001 2002 2003 2004 2005 2006 2007
2010
2013
2016
130
115
100
90
80
70
65
45
32
22
MPU/ASIC½Pitch (nm)
150
130
107
90
80
70
65
45
32
22
MPU Printed Gate Length (nm)
90
75
65
53
45
40
35
25
18
13
MPU Physical Gate Length) (nm)
65
53
45
37
32
28
25
18
13
9
ASIC/LP Printed Gate Length (nm)
130
107
90
75
65
53
45
32
22
16
90
75
65
53
45
37
32
22
16
11
DRAM ½ Pitch (nm)
ASIC/LP Physical Gate Length) (nm)
[MPU Gate Length Cycle (GL)]
[Node = DRAM Half Pitch (HP)]
[2 year cycle]
[3year cycle]
[3-Year Node Cycle]
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 4
過去40年の面積あたり半導体売上の変化
Semiconductor Economics Workshop 2000より
WW Semiconductor Industry Trends
1000000
12% CAGR
100000
Revenue, M$ 16% CAGR
10% CAGR
10000
Silicon, Mcm2
1000
100
Revenue, $ / cm2
10
1.5%
4%
7%
Source Data: VLSI Research
International SEMATECH
¥
¥
99
19
97
19
95
19
93
19
91
19
89
19
87
19
85
19
83
19
81
19
79
19
77
19
75
19
73
19
71
19
69
19
67
19
19
65
1
¥
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 5
I-SEMATECHのEconomic Modelについて
Global Economics Symposium 2000より
マクロ半導体経済モデルにより、需要、生産性等から必要な能力、投資、
コストを予測し、ロードマップの経済的妥当性を検討しようとしている。
テクノロジ・
ウエハサイズ分布
Fab稼働率
Fab歩留立上
Fab Downgrade
プロダクトG別
プロダクトG別
テクノロジ
ウエハサイズ別
プロダクトG、テクノロジ
ウエハサイズ別
Si面積需要
Fab需要
Fab Upgrade
Fab転換、閉鎖
プロダクトG別
プロダクトG、テクノロジ
ウエハサイズ別
プロダクトG、テクノロジ
ウエハサイズ別
プロダクトG、テクノロジ
ウエハサイズ毎
プロダクトG別
売上
ウエハ需要
Fab能力
Fab投資(建家・装置)
プロダクトG別
プロダクトG、テクノロジ
ウエハサイズ別
生産性向上
・償却
生産トレンド
プロダクトグル-プ
(G)別-SEMICO
ウエハ面積
需要
歩留、集積度
プロダクトG、テクノロジ
ウエハサイズ別
Trs数・生産性
プロダクトG別
プロダクトG、テクノロジ
ウエハサイズ毎
プロダクトG別
プロダクトG、テクノロジ
ウエハサイズ別
ウエハ製造コスト
ウエハ製造コスト
コスト・投資
プロダクトG別
プロダクトG、テクノロジ
ウエハサイズ別
プロダクトG、テクノロジ
ウエハサイズ毎
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 1
2003年2月のIEMにおけるModel
Calibration
2
(to Fab Equipment Market)
3
4
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 7
テクノロジーノード(Half Pitch)
Technology Node
- DRAM Half - Pitch (nm)
ITRS Update 2002より (2001 ITRSと同じ)
1000
2002 DRAM ½ Pitch
2002 MPU/ASIC ½ Pitch
1999 ITRS DRAM
Half-Pitch
100
2-year Node
Cycle
3-year Node
Cycle
1 Age of Nanotechnology
2 90nm 2003 or 2004 ?
10
1995
1998
2001
2004
2007
2010
2013
2016
Year of Production
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 8
内容
1 今までの半導体産業とロードマップの歴史
2 ロードマップの予測するコスト増大要因
3 経済性を考えた半導体技術ロードマップとは
4 まとめ 半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 9
Technology Nodeの進歩とRed Brick Wall
Technology Node (µ
µm)
100
電卓、時計
MF, PC, アナログ家電
電卓用LSIが
技術牽引
DRAM/メインフレームが牽引
IDM主の競争
インタネット、ディジタル家電 ユビキタスX, ロボット等
MPU/SoCが牽引
ファウンドリ台頭
技術牽引デバイス?
ビジネスモデル?
10
US Company
1
Japan Company
Red Brick Wall
1994 SIA NTRS
1997 SIA-NTRS
1999 ITRS
2001 ITRS, 2002 Update
0.1
0.01
1960
1970
1980
1990
Year
2000
2010
2020
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ リソグラフィソリューション候補
ITRS Update 2002より
Technology Options at Technology Nodes (DRAM Half Pitch,
nm
First Year of IC Production
130
2001
2004
2010
2013
2016
248 nm + PSM
193 nm
90
193 nm + PSM
PEL
65
157 nm
EUV, EPL
ML2
IPL, PEL, PXL
Narrow
Options
EUV
EPL
ML2
IPL, PEL, PXL
Narrow
Options
32
EUV
EPL
ML2
IPL, PEL, PXL
Narrow
Options
22
EUV, EPL
ML2
Innovative technology
IPL, PEL, XPL
45
2007
DRAM Half Pitch
(Dense Lines)
EUV = extreme
ultraviolet
EPL = electron
projection
lithography
ML2 = maskless
lithography
IPL = ion projection
lithography
PXL = proximity xray lithography
PEL = proximity
electron lithography
Narrow
Options
Technologies
shown in italics
have only single
region support
Research Required
Development Underway
Qualification/Pre
-Production
This legend indicates the time during which research, developmen
t, and qualification/pre
-production should be taking place for the solution.
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 11
リソグラフィソリューション候補の装置価格上昇予測
ITRS 2001 Lithography Working Groupより
Exposure tool price
$50M
$40M
$30M
$20M
Historical tool prices
$10M
$0
1980
1985
1990
1995
2000
2005
Year
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 絶縁膜技術の課題
ITRS 2002 Updateより
Lg は低スタンドバイ電力 LSTP 用途では1年遅延 !
MPU/
ASIC
01
02
03
04
05
06
07
10
13
16
Lg
65
53
45
37
32
28
25
18
13
9
EOT
1.3-1.6
1.2-1.5
1.1-1.4
0.9-1.4
0.8-1.3
0.7-1.2
0.6-1.1
0.5-0.8
0.4-0.6
0.4-0.5
Ig
10
30
70
100
300
700
1000
3000
7000
10000
Lg
90
75
65
53
45
37
32
22
16
11
EOT
2.0-2.4
1.8-2.2
1.6-2.0
1.4-1.8
1.2-1.6
1.1-1.5
1.0-1.4
0.8-1.2
0.7-1.1
0.6-1.0
Ig
0.1
0.1
0.1
0.3
0.3
0.3
0.7
1
3
10
Lg
100
90
75
65
53
45
37
28
20
16
EOT
2.4-2.8
2.2-2.6
2.0-2.4
1.8-2.2
1.6-2.0
1.4-1.8
1.2-1.6
0.9-1.3
0.8-1.2
0.7-1.1
Ig
1
1
1
1
1
1
1
3
7
10
(nA/um)
LOP
(nA/um)
LSTP
(pA/um)
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 13
ITRSの予測する等価膜厚EOT低減とゲートリーク
ITRS 2001 FEP WGより
3.0
EOT
(nm)
LSTP
Gate leakage!
2.0
Drive high-k
Gate leakage!
1.0
HP
0.0
2000
LOP
Process controllability & Reliability!
2005
2010
2015
2020
Year
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 14
新絶縁膜材料によるゲートリークの低減
ITRS 2001 FEP WGより
Jgleak – Teq.ph.ox
1.E+05
1E41.E+04
HP: ◆@Vdd ,◇@1V
1.E+03
1E21.E+02
LOP: ▲@Vdd ,△@1V
1.E+01
1E01.E+00
LSTP: ■@Vdd ,□@1V
1.E-01
1E-2
SiO
N
2
La
1.E-02
O3
Gate leakage current (A/cm2)
1E61.E+06
@Vdd =1V
1.E-03
SiO
1.E-04
1E-4
2
1.E-05
Zr
O2
1.E-06
1E-6
1.E-07
HP;High perf.
LOP;Low Op. Power
LSTP; Low Stn’d-by Power
1.E-08
1E-8
1.E-09
HfO
2
0
0
0.5
1
1.5
2
2.5
3
1
2
3
Equivalent physical oxide thickness (nm)
3.5
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 15
MPUクロック周波数の推移
ITRS 2002 Update (2001 ITRSに同じ)
100,000
1999 ITRS 2001 ITRS
2 X / 4 Years
Frequency (MHz)
10,000
●加速またはインベ-ション
なしでは過去のトレンド
には乗らない
1,000
2X / 2½ Years●過去のトレンドは
Gate Scaling
Transistor Design
100
2X / 2 - 2½ Years
により17-19%/年
アークテクチャで
21-13 %/年進歩
10
1
1980
1985
1990
1995
2000
2005
2010
2015
Sources: Sematech , 2001 ITRS ORTC
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 16
消費電力の推移と設計の課題
2000 Cool-chip Symposium より
100.0
24V
1993
Switched
source
Impedance
12-10V
Voltage (V)
10.0
1996
VTCMOS
2000
1996
MTCMOS SaVtCMOS
5V
3.3V
CMOS Logic for Watches
1.8V
1.0
1963
CMOS
1971
E/D NMOS
1973
CCMOS
1978
Hi-CMOS
Hitachi
0.1
1965
1970
1975
1980
1985
1990
Year
LSTP
2001 ITRS HP
1995
2000
2005
2010
出典: T. Makimoto, 2000 Cool-chip Symposium
T. Masuhara, The Best and the Worst in Digital IC Design, 1999 ISSCC Panel Discussion
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 17
マイクロプロサッサの消費電力の推移
100
Hot Chips for PCs, EWS & Servers
Power (W/Chip)
Performance Limited
due to Power Dissipation
10
1
Cool Chips for Portable PC & Mobile
Power is the Major Issue
0.1
1965 1970 1975 1980 1985 1990 1995 2000 2005 2010
出典: T. Makimoto, 2000 Cool-chip Symposium
Year
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 18
消費電力の推移に対応するデバイスの課題
ITRS 2001 FEP WGより
1960s
1970s
Watch Chip
Calculator
PMOS
CMOS
CMOS
NMOS
μprocessor
NMOS
Flash
Server/MF
2000s 2010s
CMOS
Static RAM
DRAM
1990s
1980s
CMOS
NMOS
PMOS
NMOS
Bipolar ECL
CMOS
CMOS
新Trs
●歪Si
● Ultra
-Thin
Body
● FinFET
+
新CMOS
新回路
??
Bi-CMOS CMOS
出典: T. Makimoto, 2000 Cool-chip Symposium
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 19
Non-Classical CMOS Devicesの候補
SiGe
SiGe (Strained-歪 Si)
Top & bottom
gates
Ultra-thin silicon
body
Double gate
FD-SOI(Strained Si)
Source
Double gates
Drain
Electron Current
Flow
Vertical MOSFET
課題
メモリ共存、アナログ共存、ダイナミック回路(Domino等)、回路解析モデル、CMOSでのIP
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 20
ロードマップの検討にコストモデルが必要
営業利益
販管費
研究開発
費用
製造間接費
直接労働費
前、後工程
材料費用
前、後工程
装置
償却費用
研究開発費 1 SoC設計・テスト開発費の増大、IP, メモリ使用比率増大
2 信号インテグリティ、素子ばらつき増大に対応した設計収束の困難化 3 新構造導入、新材料を用いた次世代、次々世代プロセスの研究費増大
製造費用
1 工程数、保守費増加。テスト時間増加
2 装置複雑化による稼働率低下はないか。自動化、標準化、にどう
対応するか。
3 環境問題に対応するコストの増大、事前予測
材料費
1 プロセス複雑化、工程数増大、配線層数増加により増加
2 マスクコスト上昇、マスク使用ウエハ数減
3 PKG、アセンブリの高価格化
装置償却費
1 装置台数(配線)および、装置価格高騰化(とくにリソ、テスタ等)
2 稼働率上昇ニ-ズ(COO, OEEは限定的)
3 短期生産、装置更新期間短縮
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 21
半導体産業、技術開発の経済性とロードマップ
2002年度STRJワークショップ、3月3日、青山フロラシオン
今後に向けての課題
1 日本半導体産業の再活性化に向けてSTRJの中で半導体 産業と技術開発の経済性について検討する小委員会を
発足させた。
2 日本の半導体、装置、材料産業が技術限界-Red Brick Wall を超え、技術の複雑化と開発難度増大によるコスト課題を超え
て発展するには何が必要か検討する。
3 日本半導体産業復活に寄与できる新しい時代のロ-ドマップ
活動、およびSTRJ活動は如何にあるべきか。
半導体産業、技術開発の経済性とロードマップ、2003年3月3日、STRJワークショップ 22
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