[[ DAシンポジウム2007 DAシンポジウム2007 ]] ワード線昇圧を用いた 低消費電力メモリ設計方式 飯島正章，瀬戸カヨコ，沼 飯島正章，瀬戸カヨコ，沼 昌宏， 昌宏， ††, 一法師隆志†† 多田 章 多田 章 , 一法師隆志 神戸大学，††（株）ルネサステクノロジ 2007年8月30日 2007年8月30日 Outline 1. 背景と目的 2. ABC*-SOI とブートストラップ方式 3. ワード線昇圧を用いたSRAMの設計 4. シミュレーションによる評価 5. まとめ ABC**: Active Body-biasing Controlled 2 1. 背景と目的 システムLSIにおけるSRAMの重要性 SRAMの微細化による恩恵 高速化，高集積化，低電力 Percentage of of memory memory Percentage Tr. in in design design (%) (%) Tr. - ロジックプロセスとの整合性が高い - 高速アクセス 100 100 - プロセス技術と同時に開発 オンチップメモリの比率 50 50 00 180 180 130 130 90 90 65 65 45 45 Technology Technology node node (nm) (nm) source: source: 第9回システムLSIワークショップ 第9回システムLSIワークショップ 微細化による問題 - しきい値電圧のばらつき - 低電圧動作が困難 3 1. 背景と目的 プロセス微細化に付随するSRAMの問題点 単純に電源電圧（VDD）を低下させられない： (1) 読み出し安定性(SNM: Static Noise Margin)の劣化 対策： 読み出し専用ポートを付加したメモリセル構造 (e.g. 8T-SRAM / 7T-SRAM) (2) アクセス時間の指数的な増加 対策： ワード線（WL）電位の昇圧 （オン電流増加により，書き込み/読み出しが高速化） 4 1. 背景と目的 研究の目的 Sub-1Vのアクセス速度低下問題を解決するため ワード線電圧の昇圧方式を提案 （単一電源のみ使用） BL WL Load pMOS /BL Access nMOS Access nMOS Iwrite, Iread Driver nMOS 6T-SRAMメモリセル アクセスnMOSの オン電流を増加 5 2. ABC-SOI とブートストラップ方式 直接ボディ・コンタクト X-X’ te Ga N+ P- Y-Y’ te Ga N+ P+ N- dy Bo 埋め込み 酸化膜 シリコン基板 ABC-SOI MOSFET Y. Y. Hirano Hirano et et al., al., IEDM IEDM 2003. 2003. - しきい値電圧（Vth th）をトランジスタ単位で 制御可能 - Ion on/Ioff off 比が高い - ボディの充放電が高速（< 1022 ps） - 面積，ゲート容量の増加なし Ioff off一定で 低Vth th に Y. Y. Hirano Hirano et et al., al., VLSI VLSI Technology Technology 2007. 2007. 6 2. 2. ABC-SOI ABC-SOI とブートストラップ方式 とブートストラップ方式 ABC-SOIの応用： ブートストラップ型パス・トランジスタ方式 低電圧動作でのパス・トランジスタの速度低下を阻止 低電圧動作でのパス・トランジスタの速度低下を阻止 ブートストラップ型パス・トランジスタ nMOS パス・トランジスタ Gate Source V VDD DD Gate Isolation Isolation Transistor Transistor Drain Source time VGG Source V VDD DD Drain Gate Gate VDD DD Drain VDD 以上まで DD VGG 上昇 Source Drain パス・トランジスタの time パス・トランジスタの 直列段数が増加すると ソース - ゲート間の容量カップリングを利用し 直列段数が増加すると 昇圧が困難に！ 昇圧が困難に！ 7 ゲート電圧（VGG）をVDD 以上に昇圧 DD 2. 2. ABC-SOI ABC-SOI とブートストラップ方式 とブートストラップ方式 ABC-SOIの応用： ブートストラップ型パス・トランジスタ方式 ボディ容量を用いたカップリングによりゲート昇圧効果を改善 ABC-Bootstrap PTL Bootstrap PTL 11 Gate VGG Source VDD DD VGG Source Drain 22 V VDD DD Gate VGG（提案） VGG（従来） 11 Source Gate time VDD DD CGS GS CS-body S-body 22 Drain 11 : 先見信号を用いたボディ制御により 先見信号を用いたボディ制御により GateがL→Hと変化した時 VGGのvoltage loss（Vthth落ち）が低減 22 : 従来利用していたCGS に加えCS-body GS S-body によるカップリングもVGGの上昇に寄与 速度改善に加え、駆動力もup！ M. M. Iijima Iijima et et al., al., SOI SOI conf. conf. 2005. 2005. 8 3. ワード線昇圧を用いたSRAMの設計 ABC-SOI キャパシタ ボディ容量を用いてゲート - ソース/ドレイン間容量を増加 CGS GS Gate CGD GD Source Capacitance [fF] 50 CGD GD CS-body S-body CD-body D-body Drain ABC-SOI キャパシタ ボディ固定SOIキャパシタ 60 CGS GS W=20um (1.5~1.6x) ABC-SOI 容 量 カ ッ プリ ン グ に お け る 昇圧 効果 が向 上 40 30 20 10 0 0.25 W=10um Body-tied SOI 0.30 0.35 0.40 0.45 0.50 0.55 Gate voltage (Vgs ) [V] gs 0.60 0.65 9 3. 3. ワード線昇圧を用いたSRAMの設計 ワード線昇圧を用いたSRAMの設計 ABC-SOIキャパシタを用いたドライバ回路 VV WL WL Single boost Tr. Transmission Isolation transistor transistor VWL WL WL WL MC C CBS BS (W ) (WBS BS) Delay circuit Double stages of boost Tr. WL WL VWL WL Pulsed WL tt TG: TG:ON ON Boost: Boost:ON ON MC ABC-Boost transistor for capacitive coupling MC Memory Cell C /2 (W BS/2) /2) CBS BS/2 (WBS MC MC MC 10 3. 3. ワード線昇圧を用いたSRAMの設計 ワード線昇圧を用いたSRAMの設計 ）の昇圧効果 ワード線電位（VWL WL ワード線電位の上昇効果は、Boost Tr.の容量による カップリングに依存する CBS VWL= 1 + VDD Ctotal CBS BS: Boost Tr.の容量 Ctotal total: ワード線に付加 される全容量 Parameter conditions: Ctotal total = CBS BS + CWL WL CBS BS = 7 fF @WBS BS=10um 14 fF @WBS BS=20um CWL WL = 1.25 fF/cell VWL WL WL WL MC CBS BS MC CWL WL MC :: Boost Boost Tr. Tr. VWL /VDD WL DD 2.0 WBS BS = 20um 1.5 1.0 WBS BS = 10um 0.5 0.0 10 100 1000 Bit (# of memory cells in each row) 11 4. シミュレーションによる評価 SPICE シミュレーション条件 プロセス 電源電圧 しきい値電圧 SRAM 回路構成 0.18um PD-SOI VDD DD = 0.35 ~ 0.6V Vth-n th-n / Vth-p th-p = 0.35 / −0.42V （メモリセル） Vth-n th-n / Vth-p th-p = 0.24 / −0.34V （周辺回路） 8k-bit (256word x 32bit), 6T-SRAM トランジスタサイズ W = 0.5um （メモリセル） W = 5um （ワード線ドライバ） W = 20um （昇圧トランジスタ） 面積ペナルティ 26% (Inclusive of MC 32bit/row + WL driver) 12 10% (whole memory array) 4. 4. シミュレーションによる評価 シミュレーションによる評価 評価項目 (1) 書き込み／読み出し速度 (2) しきい値電圧のばらつきによる影響 （ワースト解析，ランダムばらつきを考慮した解析） (3) 消費電力削減効果 13 提案手法による速度改善： 書き込み: 34% 読み出し: 37% (VDD DD = 0.4V) Write mode WL(conv.) Access time [ns] 4. 4. シミュレーションによる評価 シミュレーションによる評価 (1) 書き込み/読み出し速度 1000 Time Time [s] [s] Voltage [V] [V] Voltage Voltage [V] [V] Voltage 10 prop. conv. Write 1 0.30 0.40 0.50 prop. 0.60 Supply voltage [V] Read mode CK Data node(conv.) Data node(prop.) Read 100 WL(conv.) WL(prop.) 29.1ns 19.3ns (0.66x) conv. WL(prop.) BL(conv.) 82.5ns 131ns (0.63x) CK BL(prop.) BLout(conv.) BLout(prop.) Time Time [s] [s] 14 4. 4. シミュレーションによる評価 シミュレーションによる評価 (2) しきい値電圧のばらつきによる影響 (1/2) ワースト解析 VDD DD = 0.5 V Vth0 th0 = 346 mV Access time [ns] 100.0 Read 2.54x 1.99x 10.0 1.0 conv. prop. 1.21x 1.53x Write -10% 300 -3% conv. prop. Vth0 th0 350 +3% +10% 400 Threshold voltage (Vth th) [mV] taccess 2.54 （従来） 1.99 （従来）@Read access（最悪値） = 1.53 （提案） 1.21 （提案） @Write taccess access （最良値） 15 4. 4. シミュレーションによる評価 シミュレーションによる評価 (2) しきい値電圧のばらつきによる影響 (2/2) ランダムバラつきを考慮したモンテカルロ解析 500 - しきい値電圧にばらつき （3σ =10%）を与える - 大域/局所ばらつきは それぞれ50% - 1,000パターンで解析 Occurrences シミュレーション条件： 400 conv. prop. µ = 5.39 ns σ = 0.23 ns 300 µ = 5.78 ns σ = 0.37 ns 200 100 0 4.00 5.00 6.00 7.00 Access time (write) [ns] 変動係数（σ/µ）： 6.4%（従来） 4.3%（提案） 16 4. 4. シミュレーションによる評価 シミュレーションによる評価 Active power [nW] (3) 消費電力削減効果 15.0 0.80x 10.0 0.74x conv. 5.0 0.70x prop. 0.0 0.0 20.0 40.0 Access time [ns] 動作速度一定で最大 30% の電力を削減 17 5. まとめ プロセス微細化に付随するSRAMの問題点: - 低電圧動作 - しきい値ばらつきの悪影響 ワード線昇圧方式を提案： ABC-SOIキャパシタを用いたカップリングにより ワード線電圧をアクセス時に昇圧 - アクセス時間を改善（34%@Write, 37%@Read） - しきい値ばらつきの影響を低減 - 動作速度一定の条件で30%消費電力を削減 今後の課題： メモリセルの動作安定性（書き込み/ 読み出しマージン）の改善 18
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