ML9574 User`s Manual

FJUL9574-01
ML9574
ユーザーズマニュアル
FM 多重 VICS 復調用 LSI
発行日 2003 年 4 月 7日
目
次
ML9574 ユーザーズマニュアル
目次
第 1 編 LSI ハード編
1.
概要 ............................................................................................................................................................................... 1
1.1
製品の特長 ............................................................................................................................................................... 2
1.2
データ転送時間 ....................................................................................................................................................... 3
1.3
FM 多重 VICS/DGPS の同時受信 .......................................................................................................................... 5
2.
ブロック図 ................................................................................................................................................................... 8
3.
端子配置 ....................................................................................................................................................................... 9
3.1
端子配置図 ............................................................................................................................................................... 9
3.２端子説明 ................................................................................................................................................................. 10
3.3
4.
電源構成 ................................................................................................................................................................. 12
電気的特性 ................................................................................................................................................................. 13
4.1
絶対最大定格 ......................................................................................................................................................... 13
4.2
推奨動作条件 ......................................................................................................................................................... 13
4.3
ＤＣ特性 ................................................................................................................................................................. 14
4.4
ＡＣ特性 ................................................................................................................................................................. 15
4.5
フィルタ特性 ......................................................................................................................................................... 15
4.6 タイミング図 ......................................................................................................................................................... 16
4.6.1 ライトタイミング............................................................................................................................................ 16
4.6.2 リードタイミング............................................................................................................................................ 16
4.6.3 ライト-ライト間隔 .......................................................................................................................................... 17
4.6.4 リード-リード間隔 .......................................................................................................................................... 17
4.6.5 クリアパルス幅................................................................................................................................................ 17
5.
制御レジスタ ............................................................................................................................................................. 18
5.1 FM 多重動作モード............................................................................................................................................... 25
5.1.1 フレームフォーマット.................................................................................................................................... 25
5.2 割り込み ................................................................................................................................................................. 26
5.2.1 割り込みレジスタ............................................................................................................................................ 26
5.2.2 割り込みマスク................................................................................................................................................ 27
5.3 FM 多重受信データ............................................................................................................................................... 28
5.3.1 横 1 受信 RAM アドレスクリア..................................................................................................................... 29
5.3.2 横 1 受信データポートと受信データ構成 .................................................................................................... 29
5.3.3 横 1 受信データ_SUB ポートと受信データ構成 ......................................................................................... 33
5.3.4 横 1 受信割り込み条件.................................................................................................................................... 37
5.3.5 SI(サービス識別)指定...................................................................................................................................... 39
5.3.6 横 2 フレームデータ受信ポート .................................................................................................................... 40
5.3.7 横 2 受信フレームメモリのデータ構成 ........................................................................................................ 42
5.3.8 横 2 誤り訂正後受信フレームメモリのアクセスモード設定 .................................................................... 45
5.3.9 横 2 受信フレームメモリポインタ ................................................................................................................ 47
5.3.10 横 2 フレームメモリの受信状態 .................................................................................................................... 49
5.4 メインチャネル受信制御およびメイン/サブチャネル切替受信制御 ............................................................. 50
5.4.1 メインチャネル受信制御................................................................................................................................ 50
5.4.2 メインチャネル/サブチャネル切替受信制御 ............................................................................................... 51
5.4.3 メインチャネル/サブチャネル接続/切断タイミング設定 .......................................................................... 57
目次 – 1
ML9574 ユーザーズマニュアル
目次
5.4.4
5.4.5
5.4.6
サブチャネルフレーム受信間隔指定 ............................................................................................................ 59
サブチャネル位相モニタ................................................................................................................................ 61
メインチャネルクリア.................................................................................................................................... 62
5.5 FM 多重クロック再生........................................................................................................................................... 63
5.5.1 ブロック同期前積分定数................................................................................................................................ 63
5.5.2 ブロック同期後積分定数................................................................................................................................ 63
5.5.3 位相修正ステップ............................................................................................................................................ 64
5.6 FM 多重ブロック同期........................................................................................................................................... 65
5.6.1 BIC 誤り許容数 ................................................................................................................................................ 65
5.6.2 ブロック同期保護段数.................................................................................................................................... 67
5.6.3 ブロック同期モニタ_MAIN ........................................................................................................................... 69
5.6.4 ブロック同期モニタ_SUB .............................................................................................................................. 69
5.6.5 ビット番号モニタ_MAIN ............................................................................................................................... 70
5.6.6 ビット番号モニタ_SUB .................................................................................................................................. 70
5.7 FM 多重フレーム同期........................................................................................................................................... 71
5.7.1 フレーム同期保護段数.................................................................................................................................... 71
5.7.2 フレーム同期モニタ........................................................................................................................................ 72
5.7.3 パケット番号モニタ........................................................................................................................................ 73
5.8 FM 多重誤り訂正................................................................................................................................................... 74
5.8.1 アドレスクリア................................................................................................................................................ 74
5.8.2 誤り訂正データポート.................................................................................................................................... 74
5.8.3 誤り訂正スタート............................................................................................................................................ 75
5.8.4 訂正回数および誤り訂正結果........................................................................................................................ 75
5.8.5 縦誤り訂正結果................................................................................................................................................ 75
5.9 VICS および階層 4CRC ........................................................................................................................................ 76
5.9.1 VICS モード...................................................................................................................................................... 76
5.9.2 階層 4CRC データポート................................................................................................................................ 76
5.9.3 階層 4CRC 結果および階層 4 レジスタクリア ............................................................................................ 77
5.9.4 VICS テスト...................................................................................................................................................... 78
5.10 アナログ制御 ......................................................................................................................................................... 79
5.11 クロック制御 ......................................................................................................................................................... 80
5.12 テスト制御(テスト用出力端子(MOUT0〜MOUT2)) ......................................................................................... 81
5.12.1 テスト制御 0................................................................................................................................................... 81
5.12.2 テスト制御１(16KHz クロック, シリアルのモニタ) .................................................................................. 82
5.13 拡張ポート ............................................................................................................................................................. 83
5.14 メモリテスト ......................................................................................................................................................... 84
5.14.1 メモリテスト 1................................................................................................................................................. 84
5.14.2 メモリテスト 2................................................................................................................................................. 86
5.15 タイミング割り込み.............................................................................................................................................. 89
5.15.1 タイミング割り込みテーブル指定_MAIN ................................................................................................... 89
5.15.2 タイミング割り込みバイト番号指定_MAIN ............................................................................................... 90
5.15.3 タイミング割り込みパケット番号指定_SUB .............................................................................................. 93
5.16 クリア ..................................................................................................................................................................... 96
６. 外部接続例 ................................................................................................................................................................. 97
７. パッケージ外形図 ..................................................................................................................................................... 98
目次 – 2
ML9574 ユーザーズマニュアル
目次
第 2 編制御フロー編
1.
モ−ド ........................................................................................................................................................................... 1
1.1
FM 多重動作モ−ド................................................................................................................................................. 1
1.2
FM 多重フレ−ムフォ−マット............................................................................................................................. 1
2.
制御フロ−例 ............................................................................................................................................................... 3
2.1 FM 多重受信............................................................................................................................................................. 3
2.1.1 全体フロ−.......................................................................................................................................................... 3
2.1.2 全体構成.............................................................................................................................................................. 8
2.1.3 割り込み.............................................................................................................................................................. 9
2.1.4 ユ−ザ RAM 構成............................................................................................................................................. 10
2.1.5 各フロ−の説明................................................................................................................................................ 12
2.2
FM 多重の階層４ＣＲＣ処理............................................................................................................................... 26
目次 – 3
第１編 LSI ハード編
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
１. 概要
本 LSI は、道路交通情報通信システム（注２）（VICS ：Vehicle Information and Communication System）で情報提供
している DARC(DAta Radio Channel )方式（注１）の FM 多重放送に対応したデータ復調用 LSI です。
DARC 方式の FM 文字多重信号からデジタル情報を復調します。FM 多重放送の 1 フレーム分のメモリを内蔵してい
るため、誤り訂正の自動処理が可能となり容易にデジタルデータを得る事ができます。
また、受信チャネルにメインとサブの 2 チャネルを内蔵することにより、VICS と D-GPS（注３）(Differential - Global
Positioning System)の同時受信を可能にします。
本 LSI は 1 チップで VICS と D-GPS のデータ復調が可能なため、カーナビゲーションシステムに最適です。
（注 1） DARC は（財）NHK エンジニアリングサービスの登録商標です。DARC 技術を利用した電子機器を生産・販
売する場合には、NHK エンジニアリングサービスと別途契約が必要となりますのでご注意下さい。
（注 2） VICS 技術を利用した電子機器を生産・販売する場合には、NHK エンジニアリングサービおよび VICS セン
ターとの別途契約が必要です。
（注 3）本 LSI を使用して FM 多重 D-GPS システム利用商品を新たに開発・設計・製造をお客様がご希望される場
合は「D-GPS に関する基本契約」を株式会社衛星測位情報センターと締結して頂く必要があります。
契約等のお問い合わせ先
NHK エンジニアリングサービス
VICS センター
株式会社衛星測位情報センター
TEL
TEL
TEL
LSI ハード編 – 1
03-3417-4840
03-3591-8832
03-5226-2171
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
1.1 製品の特長
• DARC 方式の FM 多重放送の受信機能を 1 チップ化
• マイコンパラレルインタフェ−ス
アドレス
7 ビット
デ−タバス
16 ビット
• クロック
8.192 MHz
• 電源
3.3V
• パッケ−ジ
64 ピン QFP
【FM 多重部特長】
• バンドパスフィルタ(SCF)内蔵
• フレ−ムメモリ内蔵による誤り訂正の自動処理
• 2 回目横訂正割り込み後 250ms 以内なら 1 フレ−ム連続リ−ド可能
（フレームメモリアクセス禁止期間の緩和）
• VICS 対応ディスクランブラ内蔵
• 受信チャネルにメインとサブの 2 チャネルを内蔵
(VICS/D-GPS の同時受信に対応)
• VICS/D-GPS の同時受信の全自動化。2 パケット分をまとめて受信可能
同時受信動作中は、チューナの切り替え（割り込みで通知）
、受信データのリード
（割り込み）以外の制御が不要になります。
• 同期保護段数が設定可能
• デジタル PLL によるデ−タクロックの再生
• 1T 遅延検波方式
• 誤り訂正回路内蔵
• 階層 4 と階層 2 の CRC チェック回路内蔵
• 国際フレ−ムフォマット A, B, C に対応
• SI（サ−ビス識別）指定による 1 回目横訂正後受信割り込み機能
• フレ−ムに同期したタイミング割り込み 2 チャネル
• 水晶発振子の精度緩和
フレーム同期中に長時間受信信号が無い状態が続いた場合、パケット対策を実施。
従来の発振子精度：±100ppm → ±200ppm 程度に緩和（設計目標）
• デジタルチューナからのシリアルデータ（遅延検波後データ）
、クロック入力対応
【その他特長】
• レジスタ命令による LSI リセット
従来の外部リセット（CLRB 端子）と同じ機能をレジスタで実現。外部パワーオンリセットが
不要もしくは、外部回路に影響無くリセットをかけることが可能です。
LSI ハード編 – 2
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
1.2 データ転送時間
表 1.2
ブロック
FM 多重
ML9574
データ転送仕様
機能
横 1 受信
仕様
① 1 パケット分の受信ＲＡＭ内蔵(16b x 18w)、 SI(サ−ビス識別)指定の受信割り込
み
② 転送レ−ト： 5Mword/s (200ns) （注）
③ 1 パケットリ−ド時間： 2.4 us (12w x 200ns)
④ リ−ド時間制限：割り込み後 17ms 以内
横２受信
① 1 フレ−ム分の受信ＲＡＭ内蔵(16b×18w×273 + 16b×18w×27)
② 転送レ−ト： 5Mword/s (200ns) （注）
③ 1 フレ−ムリ−ド時間： 456 us (12w x 190 x 200ns)
④ リ−ド時間制限：割り込み後 250ms 以内なら 1 フレ−ム連続リ−ド可能
横 1 受信
(DGPS
時分割受信)
① 2 パケット分の受信ＲＡＭ内蔵(16b×18w×2)、パケット番号指定の受信割り込み
② 転送レ−ト： 5Mword/s(200ns) （注）
③ 1 パケットリ−ド時間： 4.8 us (12×200ns×2)
④ リ−ド時間制限：割り込み後約 260 パケット以内
階層 4 CRC
① 転送レ−ト： 5Mword/s(200ns) （注）
② CRC 判定時間：最終 word ライト後 100ns
(注)
5Mword/s： ML9574 のリードライト時間（90nSec）＋外部メモリーへのリードライト時間(110nSec)とした
場合。
LSI ハード編 – 3
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
MSM9565
ML9574
受信中
1 パケット(18ms)
パケット番号
0
1
12
横 2 受信割り込み 0〜189
(注)
(0.4ms)
は、転送可能時間
は、転送禁止時間
13
横 2 受信割り込み 0〜189
0〜189
14
(0.4ms)0〜189
0〜189
0〜189
15
0〜189
0〜189
16
0〜189
17〜189
17
0〜189
18〜189
18
0〜189
19〜189
19
0〜189
32
0〜189
33〜189
33
0〜189
34〜189
34
34〜189
188〜189
270
188〜189
189
271
189
0
図 1.2
MSM9565 と ML9574 の横 2 データ転送可能期間
(1) パケットをまたがって連続読み出しはできませ (1) 13〜33 パケット受信中はフレームメモリから
ん
横 2 データを連続読み出しが可能です。(パ
(2) 13〜16 パケット受信中は上記転送可能時間内
ケットをまたがって連続読み出しが可能で
で 0〜189 パケットを読み出しが可能です。
す。)
(3) 17 パケット受信以降は、受信中パケット番号〜 (2) 34 パケット以降は、受信中パケット番号〜
189 パケットが読み出し可能です。
189 パケットが読み出し可能です。
LSI ハード編 – 4
LSI ハード編 – 5
図 1.3.1 メイン/サブ切替受信ブロック図
チュ−ナ
チュ−ナ切り替え
̲MAIN/SUB
MAIN局
SUB局
チュ−ナ
ML9574
チャネル
接続/切断
̲MAIN
復調
チャネル
接続/切断
̲SUB
(R̲06)
クロック再生
̲MAIN
フレ−ム
メモリ
横1受信RAM
̲MAIN
横1受信RAM
̲SUB
クロック再生
̲SUB
ブロック同期
̲MAIN
ブロック同期
̲SUB
フレ−ム同期
̲MAIN
横2受信割込̲MAIN
横1受信割込̲MAIN
横1受信割込̲SUB
パケット
カウンタ
メイン/サブ切替制御
バス
フレーム同期割込
フレームNO
カウンタ
チューナ切替割込
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
1.3 FM 多重 VICS/DGPS の同時受信
同一チャネルの放送局に接続し、フレーム単位で受信するメインチャネルモード（従来方式）と、間欠的に他チャネル
にチューナを切り替え、数パケット単位で受信するサブチャネルモードがあります。
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
メインチャネル局パケット(VICS)
サブチャネル局パケット(DGPS)
パケット
番号
チュ−ナ切替時間
/クロック引込時間
非受信
LSI ハード編 – 6
図 1.3.2 メイン/サブ切替受信タイミング(1/2)
130
MAIN/SUB接続
受信停止̲MAIN
チュ−ナ切替時間
/クロック引込時間
131
受信中
チュ−ナ
切替時間
136
フレ−ム同期割り込み
・チュ−ナ再接続(to MAIN)
137
受信開始̲MAIN
138
フレ−ム
同期検出
(BSIN̲SUB)
メインチャネル局パケット(VICS)
サブチャネル局パケット(DGPS)
受信中̲MAIN
269
チュ−ナ
切替時間
チュ−ナ替時間
クロック引込時間
270
LSI ハード編 – 7
受信中断̲MAIN
・チュ−ナ切替割り込み
271
ブロック同期動作
0
第1パケット受信
受信割り込みイネーブル(内部制御)
1
チュ−ナ
切替時間
第2パケット受信
チュ−ナ切替時間
2
MAINチャネル接続、
(内部制御)
受信再開̲MAIN
・チュ−ナ切替要求割り込み
・(サブチャネル切断(内部制御)）
第1,2パケット受信割り込み
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
図 1.3.3 メイン/サブ切替受信タイミング(2/2)
・チャネル接続̲SUB
(内部制御)
・メイン切断 (内部制御)
SG
ＦＭ多重
信号入力
LSI ハード編 – 8
XTAL2
分周器
LSI 内部
クロック
XTAL1
Ｖref
ＬＰＦ
１Ｔ遅延
回路
フィルタ部
可変利得
ＡＭＰ
ＢＰＦ
（ＳＣＦ）
ＬＰＦ
遅延検波部
S→P
ＣＰＵインタフェース
受信RAM
タイマー
ブロック
同期再生
誤り訂正
アドレス
データ
DDJ 専用
ﾃﾞｰﾀ処理
階層４
CRC
クロック
ジェネレータ
ディジタル信号処理部
FRAME
memory
INT
フレーム
同期再生
Data Add RD WR CS CLR INT
ＰＮ
複号
クロック再生
タイミング
コントロール
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
2. ブロック図
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
3. 端子配置
DB11
DB10
TIN3
DB12
DB13
DB14
DVDD‑IO
DB15
DGND‑IO
XTAL2
XTAL1
CLR
XOUT
CS
TIN4
TIN5
3.1 端子配置図
48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33
RDVDD
REGOUT
REGVDD
REGGND
VBG
DVDD‑CORE
DGND‑CORE
A1
A2
A3
A4
A5
A6
A7
TIN6
TIN7
49
50
32 DB9
31 DB8
51
52
53
30 TIN2
29 DB7
28 DB6
54
55
27 DB5
26 DB4
ML9574
(Top View)
56
57
58
25 TIN1
24 DB3
23 DB2
59
60
22 DB1
21 DB0
61
62
20 DGND‑CORE
19 DVDD‑CORE
63
64
18 RD
17 WR
AVDD
AGND
SG
AIN
DVDD‑IO
9 10 11 12 13 14 15 16
LSI ハード編 – 9
INT
MON
7 8
MOUT6
6
MOUT5
5
MOUT2
4
MOUT1
3
MOUT0
CK16K̲IN
2
DETIN
XOUTC
DGND‑IO
1
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
3.2 端子説明
ピン名
No.
I/O ﾀｲﾌﾟ
機能
1
MON
O
アナログ部の波形モニタ端子
2
AVDD
P
アナログ電源
3
AGND
G
アナログ GND
4
SG
—
アナログ基準電圧出力
5
AIN
I
FM 多重信号入力
6
DVDD-IO
P
デジタル I/O 電源
7
DGND-IO
G
デジタル I/O GND
8
XOUTC
Ipu
XOUT 出力制御端子（50KΩPull Up）
9
DETIN
Ipd
デジタルストリームデータ入力端子
（50KΩPull Down）
10
CK16K_IN
Ipd
デジタルストリームデータの同期クロック入力
端子（50KΩPull Down）
11
MOUT0
O
デジタル部テスト信号出力
12
MOUT1
O
デジタル部テスト信号出力
13
MOUT2
O
デジタル部テスト信号出力
14
MOUT5
O
デジタル部テスト信号出力
15
MOUT6
O
デジタル部テスト信号出力
16
INT
O
割り込み信号
17
WR
I
内部レジスタへのライト信号
18
RD
I
内部レジスタへのリード信号
19
DVDD-CORE
P
デジタル CORE 電源
20
DGND-CORE
G
デジタル CORE GND
21
DB0
I/O
データバス
22
DB1
I/O
データバス
23
DB2
I/O
データバス
24
DB3
I/O
データバス
25
TIN1
Ipd
テスト端子（50KΩPull Down）
26
DB4
I/O
データバス
27
DB5
I/O
データバス
28
DB6
I/O
データバス
29
DB7
I/O
データバス
30
TIN2
Ipd
テスト端子（50KΩPull Down）
備考
AGND 間に 0.1uF コンデンサを接続
LSI ハード編 – 10
AGND 間に 0.1uF コンデンサを接続
DGND-IO 間に 0.1uF コンデンサを接続
DGND-CORE 間に 0.1uF コンデンサを
接続
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
ピン名
No.
I/O ﾀｲﾌﾟ
機能
31
DB8
I/O
データバス
32
DB9
I/O
データバス
33
DB10
I/O
データバス
34
DB11
I/O
データバス
35
TIN3
Ipd
テスト端子（50KΩPull Down）
36
DB12
I/O
データバス
37
DB13
I/O
データバス
38
DB14
I/O
データバス
39
DB15
I/O
データバス
40
DVDD-IO
P
デジタル I/O 電源
41
XTAL1
I
8.192MHz 水晶接続端子
42
XTAL2
O
8.192MHz 水晶接続端子
43
DGND-IO
G
デジタル I/O GND
44
CLR
I
クリア端子
45
XOUT
O
可変クロック外部供給端子
46
CS
I
チップセレクト
47
TIN4
Ipd
テスト端子（50KΩPull Down）
48
TIN5
Ipd
テスト端子（50KΩPull Down）
49
RDVDD
P
50
REGOUT
—
51
REGVDD
52
備考
DGND-IO 間に 0.1uF コンデンサを接続
レギュレータデジタル電源(+3.3V±0.3V)
レギュレータ電圧出力
REGGND 間に 10uF 以上コンデンサを
接続
P
レギュレータ電源(+3.3V±0.3V）
REGGND 間に 1uF コンデンサを接続
REGGND
G
レギュレータ GND
53
VBG
—
54
DVDD-CORE
P
デジタル CORE 電源
55
DGND-CORE
G
デジタル CORE GND
56
A1
I
アドレスバス
57
A2
I
アドレスバス
58
A3
I
アドレスバス
59
A4
I
アドレスバス
60
A5
I
アドレスバス
61
A6
I
アドレスバス
62
A7
I
アドレスバス
63
TIN6
Ipd
テスト端子（50KΩPull Down）
64
TIN7
Ipd
テスト端子（50KΩPull Down）
バンドギャップ内部基準電圧出力
I: TTL Input Buffer
O: Push Pull Output Buffer with 2mA Drive
Ipd: TTL Input Buffer（pull down 付き）
LSI ハード編 – 11
REGGND 間に 0.018uF コンデンサを
接続
DGND-CORE 間に 0.1uF コンデンサを
接続
0.1uF
:ML9574の端子
I-O部
54:DVDD-Core
7:DGND-IO
19:DVDD-Core
ロジック部
0.1uF
0.1uF
LSI ハード編 – 12
20:DGND-Core
50:REGOUT
51:REGVDD
55:DGND-Core
2:AVDD
アナログ部
レギュレータ
10uF
0.1uF
0.018uF 1uF
49:RDVDD
3:AGND
53:VBG
40:DVDD-IO
0.1uF
43:DGND-IO
I-O部
52:REGGND
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
6:DVDD-IO
3.3 電源構成
ML9574の電源構成
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
4. 電気的特性
4.1 絶対最大定格
項目
No
1
2
3
電源電圧
入力電圧
出力電圧
最大許容
損失
記号
AVDD,
DVDD-IO,
RDVDD,
REGVDD
VI
VO
条件
範囲
AVDD= DVDD-IO=
RDVDD=REGVDD
Ta=25°C
DGND-IO=DGND-CORE
=REGGND=AGND=0V
–0.3 〜4.6
V
–0.3 〜 DVDD-IO + 0.3
V
V
–0.3 〜 DVDD-IO + 0.3
Ta=25°C, 1 ﾊﾟｯｹｰｼﾞ当たり
PD
単位
500
62.5
Ta=25°C, 1 出力当たり
mW
mW
4
保存温度
TSTG
–55 〜 +150
°C
5
出力短絡電流
Los
50
mA
4.2 推奨動作条件
No
項目
記号
条件
AVDD= DVDD-IO=
RDVDD=REGVDD,
DGND-IO=DGND-CORE
=REGGND=AGND=0V
1
電源電圧
AVDD,
DVDD-IO,
RDVDD,
REGVDD
2
水晶発振周波
数
fXTAL
FM 多重信号
3
入力電圧
VAIN＊
4
動作温度
TOP
範囲
3.0 〜 3.6
単位
V
8.192 MHz
± 200 ppm
可変ｱﾝﾌﾟｹﾞｲﾝ:×1
1.0〜1.6
可変ｱﾝﾌﾟｹﾞｲﾝ:×1.5
0.8〜1.0
可変ｱﾝﾌﾟｹﾞｲﾝ:×2
0.5〜0.8
可変ｱﾝﾌﾟｹﾞｲﾝ:×3
VP-P
適用端子
AVDD,
DVDD-IO,
RDVDD,
REGVDD
XTAL1
XTAL2
AIN
0.3〜0.5
–40 〜 +85
℃
* 多重信号を含むコンポジット信号のピーク値（下記信号 a〜c の合計電圧）
a. 音声信号（100% 変調：音声 max 時）
b. パイロット信号
c. FM 多重信号（10%：LMSK max 時）
入力信号の振幅の max 値は、LSI の内部回路が飽和しない範囲（1.6Vp-p）になります。
従って、コンポジット信号ではなく、信号発生器等から多重信号のみを入力する場合、多重信号レベルが max
1.6Vp-p まで入力が可能です。
LSI ハード編 – 13
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
4.3 ＤＣ特性
（DVDD-IO=RDVDD=REGVDD=AVDD=3.0V〜3.6V , DGND-IO=DGND-CORE=REGGND=AGND=0V , Ta=-40〜+85°C）
規格
No
項目
記号
条件
単位
最小
VIH
1
標準
2.4
VIL
WR, RD, CS,
CLR, DB0〜DB15,
DVDD-IO
＋0.3
入力電圧
–0.3
適用端子
最大
V
0.6
A1〜A7, XUTC,
DETIN, CK16K_IN,
TIN1〜TIN7
INT, DB0〜DB15,
VOH
2
3
4
IOH=-2mA
2.4
出力電圧
V
VOL
IOL=2mA
0.4
IIH1
VIH=DVDD-IO
–10
10
IIL1
VIL=DGND
–10
10
IIL2
VIL=DGND
–10
10
10
–10
入力電流１
入力電流 2
5
プルダウン電流
IPD
DVDD-IO=3.3V
VIH=DVDD-IO
6
入力電流 3
IIH2
VIH=DVDD-IO
7
プルアップ電流
IPU
IOH
8
出力オフリーク
DVDD-IO=3.3V
VIL=DGND
VOH=AVDD
非モニタ(HiZ)時
IOL
VOL=AGND
非モニタ(HiZ)時
IDD1
動作時、無負荷
F=8.192MHz
–200
66
µA
MOUT0〜MOUT2,
MOUT5〜MOUT6,
XOUT
WR, RD, CS,
CLR, DB0〜DB15,
A1〜A7
µA
DETIN, CK16K_IN,
TIN1〜TIN7
µA
XOUTC
µA
MON
200
10
–66
–10
–10
10
–10
10
25
35
mA
1.6
mA
2.5
mA
パワーダウン時 *1
9
電源電流
IDD2
無負荷
–40 ≦Ta ≦50°C
パワーダウン時 *1
IDD3
無負荷
50°C <Ta≦85°C
*1 パワーダウン：水晶発振回路動作停止、デジタル部動作停止、アナログ部動作停止
LSI ハード編 – 14
AVDD, DVDD-IO,
RDVDD, REGVDD
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
4.4 ＡＣ特性
（DVDD-IO=RDVDD=REGVDD=AVDD=3.0V〜3.6V , DGND-IO=DGND-CORE=REGGND=AGND=0V , Ta=-40〜+85°C）
規格
No
項
目
記号 (注)
条
件
単位
最小
1
ライトセットアップ
時間
2
ライトホールド時間
3
tSWR1
図 4.1
標準
ns
WR, DB0〜
DB15
A1〜A7, CS
ns
WR, DB0〜
DB15
A1〜A7, CS
3
tSWR2
図 4.1
70
tHWR1
図 4.1
-18
適用端子
最大
tHWR2
図 4.1
10
ライトパルス幅
tWWR
図 4.1
70
ns
WR
4
リードセットアップ
時間
tSRD
図 4.2
3
ns
RD, CS, A1 〜
A7
5
リードホールド時
間
tHRD
図 4.2
-18
ns
RD, CS, A1 〜
A7
6
リードパルス幅
tWRD
図 4.2
70
ns
RD
7
ﾘｰﾄﾞﾃﾞｰﾀ出力遅延
1
tDRD1
70
ns
RD, DB0〜
DB15
8
ﾘｰﾄﾞﾃﾞｰﾀ出力遅延
2
tDRD2
20
ns
RD, DB0〜
DB15
9
ライト-ライト間隔
tIWRWR
図 4.3
25
ns
WR
10
ライト周期
ｔCYCLWR
図 4.3
125
ns
WR
11
リード-リード間隔
tIRDRD
図 4.4
25
ns
RD
12
リード周期
ｔCYCLRD
図 4.4
125
ns
RD
13
クリアパルス幅
tWCLR
図 4.5
200
ns
CLR
図 4.2
負荷容量=50PF
図 4.2
負荷容量=50PF
（注）タイミング図参照
4.5 フィルタ特性
（DVDD-IO=RDVDD=REGVDD=AVDD=3.0V〜3.6V , DGND-IO=DGND-CORE=REGGND=AGND=0V , Ta=-40〜+85°C）
No
1
2
3
項目
BPF 通過域
記号
GAIN1
減衰量
BPF 阻止域
減衰量（１）
BPF 阻止域
減衰量（2）
規格
条件
最小
標準
最大
単位
適用端子
72kHz〜80kHz
3
dB
MON
50
dB
MON
50
dB
MON
可変利得アンプ
： 0dB 時
0kHz〜53kHz
GAIN2
可変利得アンプ
： 0dB 時
100kHz〜500kHz
GAIN3
可変利得アンプ
： 0dB 時
LSI ハード編 – 15
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
4.6 タイミング図
4.6.1 ライトタイミング
アドレス入力
tSWR1
tHWR1
tSWR1
tHWR1
CS 入力
WR 入力
tWWR
tSWR2
tHWR2
デ−タバス入力
図 4.1
4.6.2 リードタイミング
アドレス入力
tSRD
tHRD
tSRD
tHRD
CS 入力
RD 入力
tWRD
tDRD1
tDRD2
デ−タバス出力
図 4.2
LSI ハード編 – 16
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
4.6.3 ライト-ライト間隔
アドレス
CS
tIWRWR
tWWR
WR
tCYCLWR
図 4.3
4.6.4 リード-リード間隔
アドレス
CS
tIRDRD
RD
tWRD
tCYCLRD
図 4.4
4.6.5 クリアパルス幅
CLR 信号
tWCLR
図 4.5
LSI ハード編 – 17
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5. 制御レジスタ
レジスタのアドレス表記について
レジスタのアドレス表記は、アドレス = (A7, A6, A5, A4, A3, A2, A1) として表記しています。
A1〜A7 は、ML9574 の 56 ピン〜62 ピンのアドレスバス端子に相当します。
【レジスタ表記例】
アドレス
0x01
アドレス
0x01
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
W
—
割込マスク
割込マスク
割込マスク
割込マスク
割込マスク
割込マスク
割込マスク
初期値
—
0
0
0
0
0
0
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
—
割込マスク
割込マスク
割込マスク
—
—
割込マスク
割込マスク
初期値
—
0
0
0
—
—
0
0
(0x01) = (A7, A6, A5, A4, A3, A2, A1) = (0, 0, 0, 0, 0, 0, 1)
LSI ハード編 – 18
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
ML9574
レジスタ一覧（アドレス昇順）
*1 未使用ビットは"-"で記載
分類
割り込み
レジスタ
アドレス
レジスタ名称
記載
ページ
0x00
割り込みレジスタ
P26
0x01
割り込みマスク
P27
0x02
横 1 受信 RAM アドレスクリア
0x03
初期値
DB15 - DB8
DB7 - DB0
00000000
‑‑‑‑‑‑‑‑
初期設定
推奨値 *1
R/W
—
R/W
00000000
‑‑‑‑‑‑‑‑
—
W
P29
‑‑‑‑‑‑‑0
‑‑‑‑‑‑‑0
—
W
横 1 受信_MAIN データポート
P29
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
0x04
横 1 受信_SUB データポート
P33
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
0x05
メインチャネル受信制御
P50
‑‑‑00000
‑‑‑‑‑000
—
W
0x06
サブチャネルモード
P54
‑‑‑00000
00‑‑‑000
—
R/W
0x07
CK、BIC、1TDLY、RAM テストアド
レスクリア
P84
‑‑‑‑‑‑‑‑
‑‑‑‑0000
—
W
0x08
CK、BIC、1TDLY、RAM テストデー
タポート
P84
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
0x0C
ブロック同期前積分定数
P63
‑‑‑‑‑‑‑‑
‑‑‑‑0100
←
W
0x0D
ブロック同期後積分定数
P63
‑‑‑‑‑‑‑‑
10000110
←
W
0x0E
位相修正ステップ
P64
‑‑‑‑‑‑‑‑
‑011‑011
←
W
拡張ポート
0x0F
拡張ポート
P83
‑‑‑‑‑‑‑‑
‑‑‑‑‑000
—
W
FM 多重ブロック同期
0x10
BIC 誤り許容数
P65
‑‑‑‑‑‑‑‑
‑‑‑‑1001
←
R/W
0x11
ブロック同期保護段数
P67
0100‑‑01
1111‑‑10
←
R/W
0x12
ブロック同期モニタ_MAIN
P69
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑00
—
R/W
0x13
ブロック同期モニタ_SUB
P69
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑00
—
R/W
0x14
ビット番号モニタ_MAIN
P70
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R
0x15
ビット番号モニタ_SUB
P70
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R
0x16
フレーム同期保護段数
P71
‑‑‑‑‑‑‑‑
0100‑‑00
←
R/W
0x17
フレーム同期モニタ
P72
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑00
—
R/W
0x18
パケット番号モニタ
P73
‑‑‑‑0000
00000000
—
R/W
FM 多重受信データ
メインチャネル受信制
御およびメイン/サブチ
ャネル切替受信制御
メモリテスト１
FM 多重クロック再生
FM 多重フレーム同期
LSI ハード編 – 19
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
*1 未使用ビットは"-"で記載
分類
タイミング割込み
レジスタ
アドレス
レジスタ名称
記載
ページ
0x1A
タイミング割込みバイト番号指定
_MAIN
P90
0x1B
タイミング割込みバイト番号指定
_SUB
P93
0x1C
サブチャネルフレーム受信間隔指定
0x1D
初期値
DB15 - DB8
DB7 - DB0
‑‑‑‑‑‑‑‑
‑‑000000
初期設定
推奨値 *1
R/W
—
W
‑‑‑‑‑‑‑‑
‑‑000000
—
W
P59
00000000
00000000
—
R/W
メインチャネル/サブチャネル
接続/切断タイミング設定
P57
00000000
00000000
—
W
0x1E
サブチャネル位相モニタ
P61
‑‑‑‑‑‑00
00000000
—
R/W
FM 多重動作モード
0x1F
フレームフォーマット指定
P25
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑10
—
W
メモリテスト２
0x20
受信および訂正 RAM テスト
P86
00000000
00000000
—
W
FM 多重誤り訂正
0x21
誤り訂正データポート
P74
‑‑‑‑‑‑‑‑
不定
—
R/W
0x22
誤り訂正スタート
P75
‑‑‑‑‑‑‑‑
‑‑‑‑‑000
—
R/W
0x23
訂正回数および誤り訂正結果
P75
11111011
11101110
←
R/W
0x24
縦誤り訂正結果
P75
‑‑‑‑‑‑‑‑
00000000
—
R
メモリテスト２
0x25
VSTAT_RAM リード/ライトポート
P87
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
VICS および階層
4CRC
0x28
VICS モード
P76
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑0
—
R/W
0x29
階層 4CRC データポート
P76
不定
—
R/W
0x2A
階層 4CRC 結果
P77
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑0
—
R/W
0x2E
VICS テスト
P78
‑‑‑‑‑‑‑‑
00000000
—
R/W
アナログ制御
0x30
アナログ制御
P79
‑‑‑‑‑‑‑‑
00000000
—
W
クロック制御
0x31
クロック動作
P80
‑‑‑‑‑‑00
‑000‑000
—
W
テスト制御
0x32
テスト制御０
P81
‑‑‑‑‑‑‑‑
000‑‑‑‑‑
—
W
0x33
テスト制御１
P82
‑‑‑‑‑‑‑‑
0000‑000
←
W
メインチャネル受信制
御およびメイン/サブチ
ャネル切替受信制御
LSI ハード編 – 20
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
*1 未使用ビットは"-"で記載
分類
FM 多重受信データ
レジスタ
アドレス
レジスタ名称
記載
ページ
0x34
横 1 受信割り込み条件
P37
0x35
SI（サービス識別）指定
P39
0x37
フレーム同期状態
P49
0x38
横 2 訂正受信データポート
P40
0x39
フレームメモリアクセス
0x3B
初期値
DB15 - DB8
DB7 - DB0
‑‑10‑000
0010000‑
初期設定
推奨値 *1
R/W
—
W
11111111
11111111
—
W
‑‑‑‑‑‑00
‑0000000
—
R/W
不定
—
R/W
P45
‑‑‑‑‑‑00
‑0000100
—
W
フレームメモリ・アドレス (1/2)
P47
‑‑‑‑‑‑‑‑
‑‑000000
—
R/W
0x3C
フレームメモリ・アドレス (2/2)
P47
‑‑‑‑‑‑‑0
00000000
—
R/W
メインチャネル受信制
御およびメイン/サブチ
ャネル切替受信制御
0x3E
メインチャネルクリア
P62
‑‑‑‑‑‑‑‑
‑0‑0‑‑‑‑
—
W
タイミング割込み
0x7A
タイミング割込みパケット番号
_MAIN 設定
P89
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
0x7B
タイミング割込みパケット番号_SUB
設定
P93
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
0x7F
クリア（リード時は識別 ID 表示）
P96
00000000
00000000
—
R/W
クリア
LSI ハード編 – 21
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
ML9574
レジスタ一覧（機能分類順）
*1 未使用ビットは"-"で記載
分類
レジスタ
アドレス
レジスタ名称
記載
ページ
FM 多重動作モード
0x1F
フレームフォーマット指定
P25
割り込み
0x00
割り込みレジスタ
P26
0x01
割り込みマスク
0x02
FM 多重受信データ
メインチャネル受信制
御およびメイン/サブチ
ャネル切替受信制御
FM 多重クロック再生
初期値
DB15 - DB8
DB7 - DB0
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑10
初期設定
推奨値 *1
R/W
—
W
00000000
‑‑‑‑‑‑‑‑
—
R/W
P27
00000000
‑‑‑‑‑‑‑‑
—
W
横 1 受信 RAM アドレスクリア
P29
‑‑‑‑‑‑‑0
‑‑‑‑‑‑‑0
—
W
0x03
横 1 受信_MAIN データポート
P29
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
0x04
横 1 受信_SUB データポート
P33
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
0x34
横 1 受信割り込み条件
P37
‑‑10‑000
0010000‑
—
W
0x35
SI（サービス識別）指定
P39
11111111
11111111
—
W
0x37
フレーム同期状態
P49
‑‑‑‑‑‑00
‑0000000
—
R/W
0x38
横 2 訂正受信データポート
P40
不定
—
R/W
0x39
フレームメモリアクセス
P45
‑‑‑‑‑‑00
‑0000100
—
W
0x3B
フレームメモリ・アドレス (1/2)
P47
‑‑‑‑‑‑‑‑
‑‑000000
—
R/W
0x3C
フレームメモリ・アドレス (2/2)
P47
‑‑‑‑‑‑‑0
00000000
—
R/W
0x05
メインチャネル受信制御
P50
‑‑‑00000
‑‑‑‑‑000
—
W
0x06
サブチャネルモード
P54
‑‑‑00000
00‑‑‑000
—
R/W
0x1C
サブチャネルフレーム受信間隔指定
P59
00000000
00000000
—
R/W
0x1D
メインチャネル/サブチャネル
接続/切断タイミング設定
P57
00000000
00000000
—
W
0x1E
サブチャネル位相モニタ
P61
‑‑‑‑‑‑00
00000000
—
R/W
0x3E
メインチャネルクリア
P62
‑‑‑‑‑‑‑‑
‑0‑0‑‑‑‑
—
W
0x0C
ブロック同期前積分定数
P63
‑‑‑‑‑‑‑‑
‑‑‑‑0100
←
W
0x0D
ブロック同期後積分定数
P63
‑‑‑‑‑‑‑‑
10000110
←
W
0x0E
位相修正ステップ
P64
‑‑‑‑‑‑‑‑
‑011‑011
←
W
LSI ハード編 – 22
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
*1 未使用ビットは"-"で記載
分類
FM 多重ブロック同期
レジスタ
アドレス
レジスタ名称
記載
ページ
0x10
BIC 誤り許容数
P65
0x11
ブロック同期保護段数
P67
0x12
ブロック同期モニタ_MAIN
0x13
初期値
DB15 - DB8
DB7 - DB0
‑‑‑‑‑‑‑‑
‑‑‑‑1001
初期設定
推奨値 *1
R/W
←
R/W
0100‑‑01
1111‑‑10
←
R/W
P69
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑00
—
R/W
ブロック同期モニタ_SUB
P69
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑00
—
R/W
0x14
ビット番号モニタ_MAIN
P70
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R
0x15
ビット番号モニタ_SUB
P70
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R
0x16
フレーム同期保護段数
P71
‑‑‑‑‑‑‑‑
0100‑‑00
←
R/W
0x17
フレーム同期モニタ
P72
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑00
—
R/W
0x18
パケット番号モニタ
P73
‑‑‑‑0000
00000000
—
R/W
0x21
誤り訂正データポート
P74
‑‑‑‑‑‑‑‑
不定
—
R/W
0x22
誤り訂正スタート
P75
‑‑‑‑‑‑‑‑
‑‑‑‑‑000
—
R/W
0x23
訂正回数および誤り訂正結果
P75
11111011
11101110
←
R/W
0x24
縦誤り訂正結果
P75
‑‑‑‑‑‑‑‑
00000000
—
R
0x28
VICS モード
P76
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑0
—
R/W
0x29
階層 4CRC データポート
P76
不定
—
R/W
0x2A
階層 4CRC 結果
P77
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑0
—
R/W
0x2E
VICS テスト
P78
‑‑‑‑‑‑‑‑
00000000
—
R/W
アナログ制御
0x30
アナログ制御
P79
‑‑‑‑‑‑‑‑
00000000
—
W
クロック制御
0x31
クロック動作
P80
‑‑‑‑‑‑00
‑000‑000
—
W
テスト制御
0x32
テスト制御０
P81
‑‑‑‑‑‑‑‑
000‑‑‑‑‑
—
W
0x33
テスト制御１
P82
‑‑‑‑‑‑‑‑
0000‑000
←
W
0x0F
拡張ポート
P83
‑‑‑‑‑‑‑‑
‑‑‑‑‑000
—
W
FM 多重フレーム同期
FM 多重誤り訂正
VICS および階層
4CRC
拡張ポート
LSI ハード編 – 23
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
*1 未使用ビットは"-"で記載
分類
メモリテスト
タイミング割込み
クリア
レジスタ
アドレス
レジスタ名称
記載
ページ
0x07
CK、BIC、1TDLY、RAM テストアド
レスクリア
P84
0x08
CK、BIC、1TDLY、RAM テストデー
タポート
P84
0x20
受信および訂正 RAM テスト
0x25
初期値
DB15 - DB8
DB7 - DB0
‑‑‑‑‑‑‑‑
‑‑‑‑0000
初期設定
推奨値 *1
R/W
—
W
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
P86
00000000
00000000
—
W
VSTAT_RAM リード/ライトポート
P87
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
0x1A
タイミング割込みバイト番号指定
_MAIN
P90
‑‑‑‑‑‑‑‑
‑‑000000
—
W
0x1B
タイミング割込みバイト番号指定
_SUB
P93
‑‑‑‑‑‑‑‑
‑‑000000
—
W
0x7A
タイミング割込みパケット番号
_MAIN 設定
P89
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
0x7B
タイミング割込みパケット番号_SUB
設定
P93
‑‑‑‑‑‑‑‑
‑‑‑‑‑‑‑‑
—
R/W
0x7F
クリア（リード時は識別 ID 表示）
P96
00000000
00000000
—
R/W
LSI ハード編 – 24
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.1 FM 多重動作モード
5.1.1 フレームフォーマット
表 5.1.1
アドレス
0x1F
フレームフォーマット指定
R/W
DB7
DB6
DB5
DB4
W
—
—
—
—
初期値
—
—
—
—
DB3
DB2
DB1
DB0
—
—
B1
B0
—
—
1
0
設定値
フレーム構成
記号
備考
B1
0
0
B0
0
1
A1
リアルタイム情報ブロックを含む
1
0
Format B
B
日本
1
1
Format C
C
Format A
A0
LSI ハード編 – 25
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.2 割り込み
5.2.1 割り込みレジスタ
割り込みを発生すると、本レジスタに“1”を書き込み INT 端子を“0”にします。
本レジスタをリード後、本レジスタの対応するビットに“1”を書き込んでください。割り込みがクリ
アされます。
表 5.2.1 割り込みレジスタ
アドレス
R/W
DB15
DB14
DB13
R
TUNNER
CHG
_INTB
TIMINT_
SUB
TIMINT_
MAIN
同期はずれ横 1 受信
割込
割込_SUB
横 2 受信横 1 受信
フレ−ム
割込
割込_MAIN 同期割込
W
割込クリア割込クリア
割込クリア
割込クリア
割込クリア
割込クリア
0
0
0
0
0
0x00
初期値
0
0
DB12
DB11
DB10
DB9
DB8
割込クリア割込クリア
0
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x00
R
W
0
—
—
0
—
—
0
—
—
0
—
—
0
—
—
0
—
—
0
—
—
0
—
—
初期値
(1) DB15 : TUNNER_CHG_INTB
1: サブチャネル⇔メインチャネルのチューナ切替要求割り込みです。
メイン/サブチャネルの指定は、レジスタ 0x06(0x0C)の DB0 ビットに表示されます。
0: TUNNER_CHG_INTB 割り込みはありません。
サブチャネル⇔メインチャネル切替受信動作をさせる時に使用します。
チューナ切替要求割り込みを発生させるには、レジスタ 0x06、0x1D でチューナ切替のタイミン
グおよびオｰﾄモードの設定が必要になります。
(2) DB14 : TIMINT_SUB
1: サブチャネル用タイマーで設定した割り込みが発生したことを表示します。
0: サブチャネルに割り込みはありません。
サブチャネルのタイマー割り込み_SUB を動作させるには、レジスタ（0x06 と 0x1D）の設定が
必要です。
(3) DB13 : TIMINT_MAIN
1: メインチャネル用タイマーで設定した割り込みが発生したことを表示します。
0: メインチャネルに割り込みはありません。
(4) DB12 : 同期はずれ割り込み
1: フレーム同期はずれ割り込みが発生したことを表示します。
0: メインチャネルに割り込みはありません。
(5) DB11 : 横 1 受信割り込み_SUB
1: サブチャネルでパケットを受信したことを表示します。
0: サブチャネルに割り込みはありません。
LSI ハード編 – 26
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(6) DB10 : 横 2 誤り訂正後受信割り込み
1: メインチャネルの横 2 フレームデータの割り込みが発生したことを表示します。
0: メインチャネルに割り込みはありません。
(7) DB9 : 横 1 受信割り込み_MAIN
1: メインチャネルでパケットを受信したことを表示します。
0: メインチャネルに割り込みはありません。
(8) DB8 : フレーム同期割り込み
1: フレーム同期状態レジスタになった時割り込みが発生します。
0: フレーム同期割り込みはありません。
サブチャネルの局へ最初に同期させる時に使用します。
5.2.2 割り込みマスク
割り込みレジスタ(0x00)に対応するビット番号の割り込みを制御するレジスタです。
表 5.2.2
アドレス
0x01
アドレス
0x01
R/W
W
DB15
DB14
割込マスク割込マスク
割り込みマスク
DB13
DB12
DB11
DB10
割込マスク
割込マスク
割込マスク
割込マスク
DB9
DB8
割込マスク割込マスク
初期値
0
0
0
0
0
0
0
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
—
—
—
—
—
—
—
—
初期値
—
—
—
—
—
—
—
—
1: 割り込み許可
0: 割り込み禁止
LSI ハード編 – 27
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.3 FM 多重受信データ
データを受信した時、割り込みを発生させ INT 端子を“0”にして通知しますので、受信データポートからデータを
リードして下さい。受信データポートには、横 1 受信データをパケット単位でリード可能な横 1 受信ポート・レジスタ
(0x03)と横 1 受信_SUB ポート・レジスタ(0x04)、横 2 受信データをフレーム単位でリード可能な横 2 受信ポート・レジ
スタ(0x38)があります。
横 1 受信ポート(0x03)
受信状態、受信データ、パリティの計 18 ワードで構成されますが、パリティは読み出し不要ですので先頭 12 ワードの
みリードしてください。
横 1 受信データの割り込みは、パリティパケット、誤り訂正結果、サービス識別などの条件で許可／不許可の設定が
可能です(レジスタ 0x34 参照)。
横 1 受信_SUB ポート(0x04)
受信割り込み毎に 1 パケットずつ読み出す方法と 2 パケットずつまとめて読み出す方法の一方を選択できます。
(1) 1 パケットずつ読み出す方法
横 1 受信ポート(0x03)と同じです。
(2) 2 パケットずつまとめて読み出す方法
あらかじめ指定した SUB チャネルのパケットを 2 パケット受信後、受信割り込みを発生します
(レジスタ 0x34 参照)。
本方法を用いると SUB チャネル受信毎の(1〜数フレーム間隔)の受信割り込みとなりますので CPU
の負担を
軽減できます。ただしパケットのパリティデータも一緒に読み出されるので注意してください。
読み出しデータは(受信状態、パリティ、受信データ、パリティ)の計 30 ワードです。
横２受信ポート(0x38)
横２受信ポートの受信データは、次のフレームの 13 番目のパケットタイミングで、割り込みによって通知します。
受信データは、フレームの先頭から受信し、横 1 訂正,縦訂正, 横 2 訂正を実施済みです。
初期設定値(レジスタ 0x3E の DB4=0)ではパリティパケットの横 2 訂正を行っていませんので読み出しデータは
190 x 12 ワードとなります。
パリティパケットも含めてリードしたい場合は、別途テスト用の設定が必要で、この場合 15 番目のパケットタイミングで
割り込みによって通知します。
LSI ハード編 – 28
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.3.1 横 1 受信 RAM アドレスクリア
表 5.3.1
アドレス
0x02
アドレス
0x02
横１受信 RAM アドレスクリア
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
W
—
—
—
—
—
—
—
初期値
—
—
—
—
—
—
—
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
—
—
—
—
—
—
—
ADRCLR
初期値
—
—
—
—
—
—
—
0
ADRCLR
_SUB
0
受信割り込み時、受信 RAM の先頭アドレスにセットされていますので設定不要です。メモリテス
ト用です。
横 1 受信 RAM のアドレスクリアを行います。”1”に設定後”0”に必ずもどしてください。
DB8 : ADRCLR_SUB
1 : 横 1 受信 RAM_SUB(レジスタ 0x04)のアドレスクリアを行います。
0 : アドレスクリアを解除します。
DB0 : ADRCLR
1 : 横 1 受信 RAM(レジスタ 0x03)のアドレスクリアを行います。
0 : アドレスクリアを解除します。
5.3.2 横 1 受信データポートと受信データ構成
表 5.3.2.1
アドレス
0x03
アドレス
0x03
横１受信_MAIN デ−タポ−ト
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
R
B15
B14
B13
B12
B11
B10
B9
B8
W
B15
B14
B13
B12
B11
B10
B9
B8
初期値
—
—
—
—
—
—
—
—
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
R
B7
B6
B5
B4
B3
B2
B1
B0
W
B7
B6
B5
B4
B3
B2
B1
B0
初期値
—
—
—
—
—
—
—
—
リード
横 1 の１パケット受信データポートです。横 1 受信割り込み発生時、内部 RAM のリードアドレス
は“0x00”です。本ポートをリードすると、次のリードアドレスになりますので、連続リード可能で
す。
ライト
テスト用です。
LSI ハード編 – 29
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
表 5.3.2.2
横 1 受信 RAM データ構成
DB15 DB14 DB13 DB12 DB11 DB10DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
WORD0
横１受信状態１
パ
WORD1
横 1 訂正受信デ−タ 0
ケ
WORD2
横 1 訂正受信デ−タ 1
ッ
：
ト
：
横１受信状態０
構
WORD11 横 1 訂正受信デ−タ１0
成
WORD12 PARITY
CRC
WORD13
PARITY
WORD14
PARITY
：
：
WORD17
PARITY
横 1 受信 RAM データの WORD0 は受信パケットデータの状態表示、
WORD1〜WORD11 がデータ、
WORD12〜WORD 17 が CRC/パリティデータです。
WORD12〜WORD17 はリード不要です。
表 5.3.2.3
横１受信状態
受信状態 1
DB15
VICSRDY
DB14
PARITY
DB13
INT0
DB12
1
DB11
1
DB10
FNCHG
DB9
FRNO1
DB8
FRNO0
受信状態０
DB7
CRC0
DB6
ERC0
DB13
RECCRC
DB12
FSYNC
DB3
BSYNC
DB2
BICDET0
DB1
BIC01
DB0
BIC00
受信状態 1
(1) DB15 : VICSRDY
1 : 受信パケットが VICS パケットであることを示します。
0 : 受信パケットは VICS パケットではありません
(2) DB14 : PARITY
本ビット表示はフレーム同期状態の時のみ表示します。
1 : 受信パケットがパリティパケットです。
0 : 受信パケットはパリティパケットではありません
(3) DB13 : INT0
本ビット表示は横 1 受信割り込みの表示ビットです。横 2 受信状態でも表示される
ので、横 1 受信割り込み時にリード済みの確認ができます。
1 : 受信パケットが横 1 受信で割り込みを発生したパケットであることを表示。
0 : 受信パケットが横 1 受信で割り込みを発生しなかったパケットであることを表示。
(4) DB12, DB11 : “1”固定
LSI ハード編 – 30
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(5) DB10 : FNCHG
本ビット表示はフレーム同期状態の時のみ表示します。
1 :下表のパケットであることを示します。
0 :下表以外のパケットであることを示します。
フレームフォマット
Format B
Format A1, A0
ブロック番号が、0,13,136,149
ブロック番号が、0,60,130,190
のパケット
のパケット
（注）本マニュアルでは、パケット番号を 0〜271（A1: 0〜283）で表しています。
(6) DB9, DB8 : FRNO1, FRNO0
本ビット表示はフレーム同期状態の時のみ表示します。
下表のブロック番号のパケットです。
フレームフォマット
DB9
DB8
0
0
ブロック番号 0〜12 のパケット
ブロック番号 0〜59 のパケット
0
1
ブロック番号 13〜135 のパケット
ブロック番号 60〜129 のパケット
1
0
ブロック番号 136〜148 のパケット
ブロック番号 130〜189 のパケット
1
1
ブロック番号 149〜271 のパケット
Format B
Format A1, A0
A0
ブロック番号 190〜271 のパケット
A1
ブロック番号 190〜283 のパケット
（注）本マニュアルでは、パケット番号を 0〜271（A1: 0〜283）で表しています。
受信状態 0
(7) DB7 : CRC0
1 : 横 1 受信パケットの CRC がエラーであることを示します。
0 : 横 1 受信パケットの CRC が正常であることを示します。
(8) DB6 : ERC0
1 : 横 1 受信パケットの訂正結果がエラーであることを示します。
0 : 横 1 受信パケットの訂正結果で正常であることを示します。
(9) DB5 : RECCRC
1 : 訂正前の受信パケットの CRC がエラーであることを示します。
0 : 訂正前の受信パケットの CRC が正常であることを示します。
(10) DB4 : FSYNC
1 : 受信パケットがフレーム同期状態であることを示します。
0 : 受信パケットが非フレーム同期状態であることを示します。
(11) DB3 : BSYNC
1 : 受信パケットがブロック同期状態であることを示します。
0 : 受信パケットが非ブロック同期状態であることを示します。
LSI ハード編 – 31
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(12) DB2〜DB0 : BIC モニタ
BIC(ブロック識別コード)の検出状態を示します。
DB2
DB1
DB0
BIC 番号
1
1
1
1
0
0
0
1
1
—
0
1
0
1
—
1
2
3
4
LSI ハード編 – 32
非検出
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.3.3 横 1 受信データ_SUB ポートと受信データ構成
表 5.3.3.1
横１受信_SUB デ−タポ−ト
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x04
R
W
初期値
B7
B7
—
B6
B6
—
B5
B5
—
B4
B4
—
B3
B3
—
B2
B2
—
B1
B1
—
B0
B0
—
アドレス
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
0x04
R
W
B15
B15
—
B14
B14
—
B13
B13
—
B12
B12
—
B11
B11
—
B10
B10
—
B9
B9
—
B8
B8
—
初期値
(1) 1 パケット毎のリード設定の場合(レジスタ 0x34 の DB8=0)
表 5.3.3.2
横１受信 RAM データ _SUB 構成
DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
横１受信状態１
WORD0
パ
ケ
ッ
ト
横１受信状態０
WORD1 横 1 訂正受信デ−タ 0
WORD2 横 1 訂正受信デ−タ 1
：
：
WORD11 横 1 訂正受信デ−タ 10
構 WORD12
PARITY
CRC
成 WORD13
PARITY
WORD14
PARITY
：
：
WORD17
PARITY
LSI ハード編 – 33
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(2) 2 パケット毎のリード設定の場合(レジスタ 0x34 の DB8=1)
表 5.3.3.3
横１誤り訂正後受信 RAM データ _SUB 構成(2 パケット受信時)
DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2DB1 DB0
横１受信状態１
WORD0
横１受信状態０
WORD1 横 1 訂正受信デ−タ 0
第 WORD2 横 1 訂正受信デ−タ 1
一
：
：
パ
：
：
ケ WORD11 横 1 訂正受信デ−タ 10
ッ WORD12 PARITY
CRC (注)
ト WORD13
PARIT Y(注)
WORD14
PARITY (注)
：
： (注)
WORD17
PARITY (注)
横１受信状態１
WORD18
横１受信状態０
WORD19 横 1 訂正受信デ−タ 0
第 WORD20 横 1 訂正受信デ−タ 1
二
：
：
パ
：
：
ケ WORD29 横 1 訂正受信デ−タ 10
ッ WORD30
PARITY
CRC
ト WORD31
PARITY
WORD32
PARITY
：
：
WORD35
PARITY
(注)12〜18 ワード、30〜35 ワードはパリティデータですので読み飛ばしが必要です。
LSI ハード編 – 34
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
表 3.3.3.4
横 1 受信状態_SUB
受信状態 1
DB15
1
DB14
1
DB13
BICDET2
DB12
BIC21
DB11
BIC20
DB10
BICDET1
DB9
BIC11
DB8
BIC10
受信状態０
DB7
CRC0
DB6
ERC0
DB5
RECCRC
DB4
0
DB3
BSYNC
DB2
BICDET0
DB1
BIC01
DB0
BIC00
受信状態 1 : DB15〜8
(1) DB14〜15: “1” 固定
(2) DB13〜DB8 :
(8) 参照
受信状態 0 : DB7〜0
(3) DB7 : CRC0
1 : 横 1 受信パケットの CRC がエラーであることを示します。
0 : 横 1 受信パケットの CRC が正常であることを示します。
(4) DB6 : ERC0
1 : 横 1 受信パケットの訂正結果がエラーであることを示します。
0 : 横 1 受信パケットの訂正結果で正常であることを示します。
(5) DB5 : RECCRC
1 : 訂正前受信パケットの CRC がエラーであることを示します。
0 : 訂正前受信パケットの CRC が正常であることを示します。
(6) DB4 : “0” 固定
(7) DB3 : BSYNC
1 : 受信パケットがブロック同期状態であることを示します。
0 : 受信パケットが非ブロック同期状態であることを示します。
LSI ハード編 – 35
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(8) DB13〜11, DB10〜8, DB2〜0
BIC(ブロック識別コード)の検出状態を示します。
2 パケット前の BIC
BIC と BIT 番号
1 パケット前の BIC
の対応
受信パケットの BIC
表示内容
DB13
DB12
DB11
DB10
DB9
DB8
DB2
DB1
DB0
BIC 非検出
0
—
—
BIC4 検出
1
1
1
BIC3 検出
1
1
0
BIC2 検出
1
0
1
BIC1 検出
1
0
0
(注) 正常受信時の表示例( x=非検出, 1=BIC1, 2=BIC2, 3=BIC3, 4=BIC4)
{ {DB13, DB12, DB11}, {DB13, DB12, DB11}, {DB13, DB12, DB11} }
={ {x}, {4}, {1} }
(第一パケット)
={ {4}, {1}, {1} }
(第二パケット)
LSI ハード編 – 36
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.3.4 横 1 受信割り込み条件
表 5.3.4.1
アドレス
0x34
横１受信割り込み条件
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
W
—
—
MOD_
INT0
_SUB
MOD_
ERC0
_SUB
—
MOD_
BICDET0
_SUB
MOD_SI
_SUB
INTPCT2
_SUB
(注 1)
初期値
—
—
1
0
—
0
0
0
(注 1) AUTO_MODE_SUB=1 の時のみ有効
アドレス
0x34
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
MOD_
FSYNC
MOD_CH
OFFDET
MOD_
INT0
MOD_
ERC0
MOD_
PARIT0
MOD_
BICDET0
MOD_
SI
—
初期値
0
0
1
0
0
0
0
—
横 1 受信割り込み条件を設定するレジスタです。初期設定では同期受信したパケットすべて割り込
むように設定されています。良品（エラー無しのパケット）、フレーム同期、指定 SI（サービス識
別）の、下表に示すような４通りの割り込み条件指定が可能です。
SI（サービス識別）の指定は１６通り（SI0〜SI15）が可能で、レジスタ 0x35 への設定が必要です。
横 1 受信で割り込んだパケットは、横 2 受信のフレームメモリ(受信状態１ DB5(INT0))に記録され
ています。
従って横 1 受信で良品になったパケットは横 2 受信で、リードする必要はありません。
表 5.3.4.2
横 1 受信割り込み条件
割り込み条件
レジスタ（0x34）の
設定値
レジスタ（0x35）の設定値
1
同期受信したすべてのパケット
0x0020
—
2
同期受信した良品パケット
0x0070
—
0x00A0
—
3
4
フレーム同期状態のパケット
（不良パケットも含）
良品パケットで指定した SI
（サービス識別）パケット
0x007A
LSI ハード編 – 37
SI0〜SI15 をビット単位でライト
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
表 5.3.4.3
bit 名
DB0
DB1
レジスタ（0x34）の詳細内容
記号
説明
—
—
MOD_SI
1: SI(サービス識別)指定レジスタ(0x35)と一致したパケットのみを横 1 受信_MAIN の割り込み
条件を”1”とします。
0: すべての SI(サービス識別)で横 1 受信割り込み条件を”1”とします。
1: BIC1〜BIC3 を検出したときのみ、横 1 受信_MAIN 割り込み条件を”1”とします。
DB2
MOD_BICDET0
BIC4(パリティパケット)検出時は横 1 受信割り込み条件を”0”とします。
0: BIC 検出/非検出にかかわらず横 1 受信_MAIN 割り込み条件を”1”とします。
（注）フレ−ム同期状態では、MOD_PARIT0 が横 1 受信の割り込み条件に切り替わります。
1: フレ−ム同期状態でかつ、デ−タパケット受信(パリティパケッット以外)した場合の横 1 受信
_MAIN の割り込み条件を”1”とします。
DB3
MOD_PARIT0
0: パケットの種類にかかわらず横 1 受信の割り込み条件を”1”とします。
（注）フレ−ム非同期状態では、MOD_BICDET0 が横 1 受信の割り込み条件に切り替わりま
す。
DB4
MOD_ERC0
1: 横 1 訂正結果および CRC 結果が、OK の場合のみ横 1 受信_MAIN の割り込み条件を”1”
とします。
MOD_INT0
1: 本レジスタ(DB1〜DB7)の横 1 受信割り込み条件がすべて”1”の時、横 1 受信_MAIN の割
り込みを発生します。
0: 横 1 訂正結果および CRC 結果にかかわらず横 1 受信割り込み条件を”1”とします。
DB5
0: 本レジスタ(DB1〜DB7)の設定にかかわらず横 1 受信の割り込み発生しません。
DB6
MOD_CHOFFDET
1: サブチャネルでパケット受信中の横 1 受信_MAIN 割り込みを禁止します。
0: チャネル切り替えの実行にかかわらず横 1 受信割り込み条件を”1”とします。
1: フレ−ム同期状態のときのみ、横 1 受信_MAIN 割り込み条件を”1”とします。
DB7
サブチャネルは、ブロック同期状態で横 1 受信割り込み条件を”1”とします。
MOD_FSYNC
0: フレ−ム同期状態で横 1 受信割り込み条件を”1”とします。
1: 横 1 受信_SUB を 2 パケットまとめて受信します
DB8
(AUTO_MODE_SUB=1 の時のみ有効です)
INTPCT2_SUB
0: 横 1 受信_SUB を 1 パケット毎に受信します
DB9
MOD_SI_SUB
1: SI(サービス識別)指定レジスタ(0x35)と一致したパケットのみを横 1 受信_SUB の割り込み
条件を”1”とします。
0: すべての SI(サービス識別)で横 1 受信_SUB 割り込み条件を”0”とします。
1: BIC1〜BIC3 を検出したときのみ、横 1 受信_SUB 割り込み条件を”1”とします。
DB10
BIC4(パリティパケット)検出時は横 1 受信_SUB 割り込み条件を”0”とします。
MOD_BICDET0
0: BIC 検出/非検出にかかわらず横 1 受信_SUB 割り込み条件を”1”とします。
DB11
—
—
DB12
MOD_ERC0_SUB
1: 横 1 訂正結果および CRC 結果が、OK の場合のみ横 1 受信_SUB の割り込み条件を”1”
とします。
0: 横 1 訂正結果および CRC 結果にかかわらず横 1 受信_SUB 割り込み条件を”1”とします。
DB13
MOD_INT0_SUB
1: 本レジスタ(DB1〜DB7)の横 1 受信割り込み条件がすべて”1”の時、横 1 受信_SUB の割り
込みを発生します。
0: 本レジスタ(DB1〜DB7)の設定にかかわらず横 1 受信_SUB の割り込み発生しません。
DB14
DB15
—
—
—
—
(注) サブチャネルを 2 パケット受信(レジスタ 0x34 の DB8=1, オートモード_SUB)で使用する場合は、
0x34=21xx に設定(サブチャネルの DB12=DB10=DB9=0)で使用してください。
MOD_SI_SUB、MOD_BICDET0、MOD_ERC0_SUB の条件が第二パケットのみの適用になり第一パケットには適
用されないためです。
LSI ハード編 – 38
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.3.5 SI(サービス識別)指定
表 5.3.5
アドレス
0x35
アドレス
0x35
サービス識別指定
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
W
SI15
SI14
SI13
SI12
SI11
SI10
SI9
SI8
初期値
1
1
1
1
1
1
1
1
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
SI7
SI6
SI5
SI4
SI3
SI2
SI1
SI0
初期値
1
1
1
1
1
1
1
1
横 1 受信の割り込み条件である SI(サービス識別)を設定するレジスタです。
MAIN と SUB チャネル共用です。
サブチャネルを 2 パケット受信(レジスタ 0x34 の DB8=1, オートモード_SUB)設定の場合は、レジ
スタ 0x34=21xx に設定し本指定を無効にして下さい。
SI0〜SI15 の１６種の SI に対して、上記の表中の各々のビットに１を指定することによって、
複数 SI(サービス識別)を指定できます。
LSI ハード編 – 39
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.3.6 横 2 フレームデータ受信ポート
表 5.3.6
横 2 訂正受信デ−タポ−ト
アドレス
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
0x38
R
W
初期値
B7
B7
—
B6
B6
—
B5
B5
—
B4
B4
—
B3
B3
—
B2
B2
—
B1
B1
—
B0
B0
—
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x38
R
W
B7
B7
—
B6
B6
—
B5
B5
—
B4
B4
—
B3
B3
—
B2
B2
—
B1
B1
—
B0
B0
—
初期値
横 2 受信ポートは、フレームメモリに接続されています。リードすると、フレームメモリ・アドレ
スがインクリされますので連続リード可能です。また任意のアドレスからリードすることも可能で
す。
フレームメモリにはフレームの先頭からのパケットが蓄積されます。1 フレーム受信が完了すると
縦訂正、２回目横誤り訂正を実行し、次フレームの 13 番目のパケットタイミングで２回目横誤り
訂正後受信割り込みを発生します。
フレームメモリのデータ量は、
• パケット状態表示を含む階層 4 データの場合、データ量は 12×190 ワード
• パリティなどを含む全データ量は 18×273 ワードです。
(ただし、パリティデータを読み出したい場合、別途設定が必要です)
データ内容の詳細は 5.3.7 項の横 2 誤り訂正後受信フレームメモリのデータ構成を参照してくださ
い。
注）フレームメモリにはアクセス禁止区間が存在します。次項、図 5.3 を参照して下さい。
LSI ハード編 – 40
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(1) パケット番号とバイト番号の交差部が斜線の場合、フレ−ムメモリのアクセス禁止の時間になります。
(2) パケット番号とバイト番号は、レジスタ R̲1E,R̲1D,R̲16, R̲17をリ−ドすることにより知ることができ
ます。
ワード番号 <R̲15[DB8..DB3]>
パケット番号
<R̲18[DB8..DB0]>
0
1
16
17
270
271
0
1
2
縦／横2
訂正による
メモリ
アクセス
禁止区間
11
12
13
横2受信割り込み
14
横2受信連続
リード可能時間
33
34
270
271
0
横1訂正によるメモリアクセス禁止区間
VICS/DGPS同時受信時,横1訂正によるメモリアクセス禁止区間
図 5.3 フレ−ムメモリ(R_38)のアクセス禁止区間
LSI ハード編 – 41
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.3.7 横 2 受信フレームメモリのデータ構成
表 5.3.7.1
横 2 受信フレ−ムメモリデ−タ構成
ワード番号
パケット
番号
0
1
‥
11
12
‥
17
0
受信状態
デ−タ 0
‥
デ−タ 10
‥
PARITY
：
：
：
：
：
CRC/
PARITY
：
：
：
：
：
：
：
：
：
：
：
189
受信状態
デ−タ 0
‥
デ−タ 10
CRC/
PARITY
‥
PARITY
190
受信状態
縦訂正
パリティ
縦訂正
パリティ
縦訂正
パリティ
縦訂正
パリティ
縦訂正
パリティ
縦訂正
パリティ
：
：
：
：
：
：
：
：
271
受信状態
縦訂正
パリティ
縦訂正
パリティ
縦訂正
パリティ
縦訂正
パリティ
縦訂正
パリティ
縦訂正
パリティ
272
—
縦訂正
結果 0
‥
‥
‥
‥
縦訂正
結果 16
表 5.3.7.1 にフレームメモリのデータ構成を示します。190 個のデータパケット、82 個のパリティ
パケット、1 個の縦訂正結果からなります。通常 190〜271 パリティパケットの２回目横誤り訂正は
省略しています。
横 2 受信割り込み時、メモリのアドレスは、パケット 0,ワード 0 に設定されていますのでそのまま
連続リード可能
です。
横 2 誤り訂正後のパリティパケットも含めてリードしたい場合は、別途テスト用の誤り訂正の実施
と設定が必要です。
各パケットの先頭ワードはパケットの受信状態表示です。
表 5.3.7.2 に受信状態の詳細を示します。
表 5.3.7.2
横 2 受信状態
受信状態 1
DB15
VICSRDY
DB14
PARITY
DB13
INT0
DB12
CRC2
DB11
ERC2
DB10
FNCHG
DB9
FRNO1
DB8
FRNO0
受信状態０
DB7
CRC0
DB6
ERC0
DB13
RECCRC
DB12
FSYNC
DB3
BSYNC
DB2
BICDET0
DB1
BIC01
DB0
BIC00
LSI ハード編 – 42
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
受信状態 1
(1) DB15 : VICSRDY
1 : 横 2 受信パケットが VICS パケットであることを示します。
0 : 横 2 受信パケットは VICS パケットではありません。
(2) DB14 : PARITY
本ビット表示はフレーム同期状態の時のみ表示します。
1 : 受信パケットがパリティパケットです。
0 : 受信パケットはパリティパケットではありません。
(3) DB13 : INT0
1 : 横 1 受信で割り込みを発生したパケットです。
横 1 受信でリード済みの場合リード不要です。
0 : 横 1 受信で割り込みを発生しなかったパケットです。
(4) DB12 : CRC2
1 : 横 2 受信パケットの CRC がエラーであることを示します。
0 : 横 2 受信パケットの CRC が正常であることを示します。
(5) DB11 : ERC2
1 : 横 2 受信の誤り訂正結果がエラーであることを示します。
0 : 横 2 受信の誤り訂正結果が正常であることを示します。
（注）パケットが良品であるためには、CRC2=ERC2=0 が必要です。
(6) DB10 : FNCHG
本ビット表示はフレーム同期状態の時のみ表示します。
1 : フレームフォマット B の場合、1, 14, 137, 150 の各ブロック番号のパケットです。
フレームフォマット A0,A1 の場合、1, 61, 131, 191 の各ブロック番号のパケットです。
0 : 上記以外のパケットです。
LSI ハード編 – 43
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(7) DB9, DB8: FRNO1, FRNO0
本ビット表示はフレーム同期状態の時のみ表示します。
下表のブロック番号のパケットであることを示します。
フレームフォマット
DB1
DB0
0
0
ブロック番号 0〜12 のパケット
ブロック番号 0〜59 のパケット
0
1
ブロック番号 13〜135 のパケット
ブロック番号 60〜129 のパケット
1
0
ブロック番号 136〜148 のパケット
ブロック番号 130〜189 のパケット
1
1
ブロック番号 149〜271 のパケット
Format B
Format A1, A0
A0
ブロック番号 190〜271 のパケット
A1
ブロック番号 190〜283 のパケット
（注）本マニュアルでは、パケット番号を 0〜271(A1：0〜283)で表しています。
受信状態 0
受信状態 0 は、横 1 受信の WORD0(DB0〜DB7)の内容と同じです。
(8) DB7 : CRC0
1 : 横 1 受信パケットの CRC がエラーであることを示します。
0 : 横 1 受信パケットの CRC が正常であることを示します。
(9) DB6 : ERC0
1 : 横 1 受信パケットの誤り訂正結果がエラーであることを示します。
0 : 横 1 受信パケットの誤り訂正結果で正常であることを示します。
(10) DB5 : RECCRC
1 : 横 1 受信パケットの CRC がエラーであることを示します。
0 : 横 1 受信パケットの CRC が正常であることを示します。
(11) DB4 : FSYNC
1 : 受信パケットがフレーム同期状態であることを示します。
0 : 受信パケットが非フレーム同期状態であることを示します。
(12) DB3 : BSYNC
1 : 受信パケットがブロック同期状態であることを示します。
0 : 受信パケットが非ブロック同期状態であることを示します。
(13) DB2〜DB0 : BIC モニタ
BIC(ブロック識別コード)の検出状態を示します。
DB2
DB1
DB0
BIC 番号
1
1
1
1
0
0
0
1
1
—
0
1
0
1
—
1
2
3
4
非検出
LSI ハード編 – 44
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.3.8 横 2 誤り訂正後受信フレームメモリのアクセスモード設定
表 5.3.8
アドレス
0x39
アドレス
0x39
R/W
DB15
DB14
フレ−ムメモリアクセス
DB13
DB12
DB11
DB10
DB9
DB8
R3B/R3C
_GATE0
0
W
—
—
—
—
—
—
初期値
—
—
—
—
—
—
R3B/R3C
_GATE1
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
VBACK
LBACK1
LBACK0
LSTART
0
1
0
0
W
—
初期値
—
BANK
CONT
0
VLBCNT
0
PCTL1B
L2
0
フレームメモリを連続してリードする場合、効率よくリードできるようにアクセスモード設定する
レジスタです。
(1) DB9, DB8 : R3B/R3C_GATE1, R3B/R3C_GATE0
テスト用設定レジスタです。DB9=DB8=0 で使用してください。
機能
DB9
DB8
フレーム受信
0
0
0x3B レジスタライト
0
1
0x3C レジスタライト
1
0
フレーム受信
1
1
(2) DB6 : BANK_CONT
テスト用設定レジスタです。DB6=0 で使用してください。
(3) DB5 : VLBCNT
1 : フレームメモリを縦方向(ワード番号固定でパケット番号の昇順)にリードします。
0 : フレームメモリを横方向(パケット番号固定でワード番号の昇順)にリードします。
LBACK0, LBACK1 で指定されたワード番号になるとパケット番号が１インクリメントされま
す。
(4) DB4 : PCTL1BL2
レジスタ（0x3C）,レジスタ（0x3D）からリードできるフレームメモリのアドレス（パケット番号）
を選択
します。
1 : ML9574 が、ライト中の受信データパケットのアドレス（パケット番号）をリード可能にします。
0 : 外部マイコンが、アクセス中のフレームメモリのアドレス（パケット番号）をリード可能にしま
す。
(5) DB3 : VBACK
1 : パケット番号が 272 になると次のパケット番号が 0 にもどります。
テスト用です。
0 : パケット番号が 189 になると次のパケット番号が 0 にもどります。
LSI ハード編 – 45
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(6) DB2, DB1 : LBACK1, LBACK0
バイト番号が下表のもどり番号になると次のワード番号は LSTART で指定されたワード番号にも
どります。
LBACK1
LBACK0
もどりワード番号
0
0
0
テスト用
0
1
1
テスト用
1
0
11
推奨値
1
1
17
テスト用
(7) DB0 : LSTART
1 : ワード番号が LBACK0,LBACK1 で指定された値になると次のワード番号が 1 に戻ります。
0 : ワード番号が LBACK0,LBACK1 で指定された値になると次のワード番号が 0 に戻ります。
LSI ハード編 – 46
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.3.9 横 2 受信フレームメモリポインタ
表 5.3.9.1
アドレス
0x3B
アドレス
0x3B
アドレス
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
W
—
—
—
—
—
—
—
—
初期値
—
—
—
—
—
—
—
—
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
R/W
—
—
EXT
WORD5
EXT
WORD4
EXT
WORD3
EXT
WORD2
EXT
WORD1
EXT
WORD0
初期値
—
—
0
0
0
0
0
0
表 5.3.9.2
フレ−ムメモリ・アドレス(2/2)
R/W
R
(注 2)
0x3C
アドレス
0x3C
フレ−ムメモリ・アドレス(1/2)
DB15
—
R
MEMST-AT
(注 1)
DB14
DB13
DB12
DB11
DB10
DB9
DB8
—
—
—
—
—
—
L1BF
PCT8
—
—
—
—
—
—
EXT
PCT8
W
—
—
—
—
—
—
—
初期値
—
—
—
—
—
—
—
EXT
PCT8
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
R
(注 1)
EXT
PCT7
EXT
PCT6
EXT
PCT5
EXT
PCT4
EXT
PCT3
EXT
PCT2
EXT
PCT1
EXT
PCT0
R
(注 2)
L1BF
PCT7
L1BF
PCT6
L1BF
PCT5
L1BF
PCT4
L1BF
PCT3
L1BF
PCT2
L1BF
PCT1
L1BF
PCT0
EXT
PCT7
0
EXT
PCT6
0
EXT
PCT5
0
EXT
PCT4
0
EXT
PCT3
0
EXT
PCT2
0
EXT
PCT1
0
EXT
PCT0
0
W
初期値
(注 1) 0x39 レジスタに PCTL1BL2=0 がセットされていること
(注 2) 0x39 レジスタに PCTL1BL2=1 がセットされていること
LSI ハード編 – 47
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
ライト
横 2 受信割り込み時、メモリのアドレスは、パケット 0, ワード 0 に設定されていますので本設定
は不要です。
リード（PCTL1BL2=0）
本レジスタ（レジスタ（0x3B）
, レジスタ（0x3C）
, レジスタ（0x3D））をリードすると、次にリー
ドするデータのワード番号とパケット番号を知ることができます。ただし、リード前にレジスタ
（0x39）の PCTL1BL2 を“0”に設定する必要があります。
テスト用です。
リード（PCTL1BL2=1）
レジスタ（0x3C）, レジスタ（0x3D）は、次にライトする横 2 受信データパケットのフレームメモ
リ・アドレス（パケット番号）を示します。
テスト用です。
LSI ハード編 – 48
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.3.10 横 2 フレームメモリの受信状態
表 5.3.10 フレ−ム同期状態
アドレス
R/W
DB15
DB14
DB13
DB12
DB11
DB10
0x37
R
W
初期値
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
R/W
DB7
DB6
DB5
DB4
DB3
DB2
アドレス
DB9
DB8
—
BANK
SEL_BANK SET_BANK
0
0
DB1
DB0
R
—
—
—
—
BANK
BANK
BANK
BANK
_ERCFR3 _ERCFR2 _ERCFR1 _ERCFR0
W
—
BANKLT
_CLR
MOD_
EXERC
EXPCTCNT
STARTB
BANK
BANK
BANK
BANK
_ERCFR3 _ERCFR2 _ERCFR1 _ERCFR0
初期値
—
0
0
0
0x37
0
0
0
0
本レジスタはテスト用ですのでリード/ライト不要です。
リード
(1) DB8 : BANK
フレーム先頭部パケットの受信メモリ番号を表示します。
(2) DB3〜DB0 : BANK_ERCFR3〜BANK_ERCFR0
横 2 受信割り込み後にリードした場合、下表に示した 4 つパケットグループがフレーム同期状態に
あるかどうかを表示します。
DB0=DB1=DB2=DB3=1 の時のみ、縦誤り訂正を実施しています。
フレームフォマット
Format B
Format A1, A0
DB3
ブロック番号 0〜12 のパケット
A0, A1
ブロック番号 0〜59 のパケット
DB2
ブロック番号 13〜135 のパケット
A0, A1
ブロック番号 60〜129 のパケット
DB1
ブロック番号 136〜148 のパケット
A0, A1
ブロック番号 130〜189 のパケット
ブロック番号 149〜271 のパケット
A0
ブロック番号 190〜271 のパケット
DB0
A1
ブロック番号 190〜283 のパケット
（注）本マニュアルでは、パケット番号を 0〜271(A1:0〜283)で表しています。
ライト
(3) DB9, DB8 : BANK
機能
参照レジスタ
DB9
DB8
テスト用(BANK 設定"1"で受信)
—
1
1
テスト用(BANK 設定"0"で受信)
—
1
0
BANK 内部制御
—
0
1
BANK 内部制御
—
0
0
LSI ハード編 – 49
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.4 メインチャネル受信制御およびメイン/サブチャネル切替受信制御
5.4.1 メインチャネル受信制御
表 5.4.1
アドレス
0x05
アドレス
0x05
メインチャネル受信制御
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
W
—
—
—
TIMINT
_EN
TIMINT
_TABLE3
TIMINT
_TABLE2
TIMINT
_TABLE1
TIMINT
_TABLE0
初期値
—
—
—
0
0
0
0
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
—
—
—
—
—
CONN_
MAIN_2
CONN_
MAIN_1
CONN_
MAIN_0
初期値
—
—
—
—
—
0
0
0
設定モ−ド
対象
バイト設定モ−ド
メインチャネルタイミング割り込み設定
参照
DB12
DB11
DB10
レジスタ
DB9
DB8
バイト番号
0x1A
0
—
—
0
0
クリア設定モ−ド(注 1)
アドレス
0x1A
0
—
—
0
1
アドレス設定モ−ド
アドレス
0x7A
0
—
—
1
0
パケット番号
0x7A
0
—
—
1
1
—
—
1
0
0
0
0
ライト設定モ−ド
タイミング割込イネ−ブル
(注 1) 元に戻すこと(0x0000)
機能
参照
レジスタ
メインチャネル接断
—
メインチャネル接続
—
DB2
DB1
DB0
下記以外
0
0
0
(1) DB12〜DB8 : タイミング割り込み設定
メインチャネルの受信フレームに同期したタイミング割り込みを設定するレジスタです。
詳細は、15.5 項を参照してください。
本タイミング割り込みを使用しなくてもメインチャネル受信およびメイン/サブチャネル切替受信
が可能です。
(2) DB2〜D0: メインチャネルの接続/切断
初期設定値{DB2=DB1, DB0}={0, 0, 0}で使用してください。
メインチャネル受信およびメイン/サブチャネル切替受信動作においても変更する必要がありませ
ん。
LSI ハード編 – 50
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.4.2 メインチャネル/サブチャネル切替受信制御
メインチャネルとサブチャネルの切り替え受信機能を内蔵しており
・メインチャネルとサブチャネルの自動切り替え受信機能
・サブチャネルの複数フレーム間隔での受信機能
・サブチャネル受信間における位相ずれ（受信タイミングのずれ）の自動補正機能
・ 2 パケット受信機能
の特徴を有しています。
メインチャネルとサブチャネルの切り替え受信機能を使用するには初期設定、サブ局へとのフレーム同期
受信割り込み設定が必要です。
図 5.4.2.1 にメインチャネルとサブチャネル切り替え受信のための初期設定例を示します。
図 5.4.2.1 の(1)〜(8)の初期設定は、電源 ON 後に一回実施すればその後設定不要です。またレジタ 0x06 の
AUTO 接続_SUB の設定をした時に本初期設定は有効になります。
図 5.4.2.1 の(1)メインチャネル切断と(2)サブチャネル接続までの時間および、(3)サブチャネル切断と(4)メインチ
ャネル接続までの時間はサブ局⇔メイン局のチューナを切り替えに必要な時間となります。
図 5.4.2.2 にメインチャネルとサブチャネル切り替え受信ブロック図を示します。
レジスタ 0x06 の BSIN_SUB を設定し、サブ局へチューナを同調して下さい。フレーム同期が入るとメインチャネ
ルのブロック同期およびフレーム同期カウンタの値がサブチャネルのブロックおよびフレームカウンタにセットされ
準備が終了します(フレーム同期割り込みにより通知)。
レジスタ 0x06 のオートモード接続/切断をセットすると図 5.4.2.1 の設定タイミングに従ってメインチャネル/サブチ
ャネル切替受信を開始します。
メインチャネル/サブチャネル切替受信中のサブチャネルに関する割り込みは,チューナ切り替え割り込み(メイン
局→サブ局)、横１受信_SUB 割り込み, チューナ切り替え割り込み(サブ局→メイン局)の 3 回だけとなります。
サブチャネル受信を停止するには、レジスタ 0x06 の AUTO 接続_SUB を 0 にします。
LSI ハード編 – 51
フレーム番号
パケット番号 ‥‥
1
270
2
271
0
‥‥
(1)チューナ切替割り込
メインチャネル切断
R̲06=0x0003;R̲1D=(5<<10) ￨ 270;
(2)サブチャネル接続タイミング(LSI内部制御)
R̲06=0x0000;R̲1D=(18<<10) ￨ 270;
チューナ切替
要求割り込み
③メインチャネル
接続
②サブチャネル
切断
①サブチャネル
接続
④メインチャネル
切断
(5)メイン/サブチャネル接続/切断フレーム番号
R̲06=0x0004; R̲1D= 2 ￨ (0<<4) ￨ (0<<8) ￨(2 <<12) ;
①
②
③
④
受信割り込み
チューナ切替
要求割り込み
0
270
271
0
1
1
2
‥‥
271
0
‥‥
2
271
0
‥‥
(4)メインチャネル接続タイミング(LSI内部制御)
R̲06=0x0002;
R̲1D=(20<<10) ￨ 2;
(3)チューナ切替割り込(サブ局→メイン局)
サブチャネル切断(LSI内部制御)
R̲06=0x0001; R̲1D=(2<<10) ￨ 2;
(6)受信開始パケット指定
R̲06=0x0005; R̲1D= 0;
0
270
271
0
1
2
‥‥
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
LSI ハード編 – 52
図 5.4.2.1 メイン/サブチャネルモ−ドの切替受信初期設定例((1)〜(7))
(7)サブチャネル受信フレーム間隔(FNMAX=2)
R̲06=0x0C00; R̲1C=(FN̲MAX << 12);
チューナ切替割込
チャネル
接続/切断
̲SUB
(R̲06)
メイン/サブ切替制御
LSI ハード編 – 53
図 5.4.2.2 メイン/サブ切替受信ブロック図
クロック再生
̲SUB
ブロック同期
̲SUB
パケット
カウンタ
フレームNO
カウンタ
バス
チュ−ナ
SUB局
復調
MAIN局
横1受信割込̲SUB
横1受信RAM
̲MAIN
横1受信割込̲MAIN
フレ−ム
メモリ
横2受信割込̲SUB
クロック再生
̲MAIN
チュ−ナ切り替え
̲MAIN/SUB
ML9574
ブロック同期
̲MAIN
フレ−ム同期
̲MAIN
フレーム同期割込
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
チャネル
接続/切断
̲MAIN
チュ−ナ
横1受信RAM
̲SUB
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
表 5.4.2 サブチャネルモ−ド
←
アドレス
0x06
R/W
DB15
DB14
DB13
W
—
MON_
PREBCK/SIGMA
初期値
—
—
タイミング割り込み_SUB
DB12
DB11
DB10
DB9
DB8
TIMINT
EN_SUB
TIMINT
_TABLE3
_SUB
TIMINT
_TABLE2
_SUB
TIMINT
_TABLE1
_SUB
TIMINT
_TABLE0
_SUB
0
0
0
0
0
—
位相制御
設定モ−ド
←
アドレス
0x06
R/W
DB7
R
—
W
—
初期値
0
→
DB6
オートモード接続/切断用
タイミング設定
←
接続モ−ド
DB5
→
→
DB2
DB1
DB0
PHASECNT MOD_AUTO
BSIN_SUB
_SUB
_SUB
—
STAT
_SUB
STAT
_MAIN
TUNNERCHG
_REQ
PHASECNT MOD_AUTO
BSIN_SUB
_SUB
_SUB
CONN
_SUB
MOD2_
SUB
MOD1_
SUB
MOD0_
SUB
—
0
0
0
—
—
位相モニタ設定
参照
レジスタ
←
DB3
0
DB4
(1) DB14, DB13: MON_ PREBCK/SIGMA
テスト用です。
機能
→
DB14
DB13
Σリ−ド
0x15
1
0
PREBCK リ−ド
0x15
0
1
LSI ハード編 – 54
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(2) DB12〜DB8: タイミング割り込み設定
メインチャネルの受信フレームに同期したタイミング割り込みを設定するレジスタです。
詳細は、5.15 項を参照してください。
本タイミング割り込みを使用しなくてもメインチャネル受信およびメイン/サブチャネル切替受信
が可能です。
(3) DB6 : 位相制御設定設定
オートモード接続時に 1 にして下さい。
位相制御設定
位相制御設定モ−ド
DB6
位相制御 ON
1
位相制御 OFF
0
(4) DB5, DB4 : オートモード用接続/切断タイミング設定
モ−ド設定
DB5
DB4
参照レジスタ
マニュアル接続/切断
0
1
0
1
0x06[DB3]
BSIN_SUB
(同期用メインおよびサブチャネ接続)
0
1
—
1
0
0x06[[DB2..DB0], 0x1D
AUTO 接続_SUB
(オ−トモ−ド接続/切断)
(5) DB3 : マニュアル接続/切断
0 で使用してください。
非オートモード時の接続設定モ−ド
DB3
接続_SUB
1
切断_SUB
0
LSI ハード編 – 55
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(6) DB2〜DB0 : オートモード用接続/切断タイミング設定
オートモード用接続/切断タイミング設定
(本設定はオートモード時に有効になります)
サブ接続タイミング設定モ−ド
サブ切断タイミング設定モ−ド
(チュ−ナ切り替え割り込み)
メイン接続タイミング設定モ−ド
パケット番号および
バイト番号
メイン接断タイミング設定モ−ド
(チュ−ナ切り替え割り込み)
参照
レジスタ
DB2
DB1
DB0
0x1D
0
0
0
0x1D
0
0
1
0x1D
0
1
0
0x1D
0
1
1
メインおよびサブの接続および切断の
フレーム番号設定モード
上記 4 項目の
フレーム番号
0x1D
1
0
0
受信開始パケット番号設定モード
パケット番号
0x1D
1
0
1
図 5.4.1 メインサブチャネルモードの切り替え初期設定例を参照してください。
LSI ハード編 – 56
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.4.3 メインチャネル/サブチャネル接続/切断タイミング設定
表 5.4.3
アドレス
0x1D
アドレス
0x1D
メインチャネル/サブチャネル接続/切断タイミング設定
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
W
(注 1)
BYTE5
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
—
PCT8
_SUB
W
(注 2)
BYTE5
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
—
PCT8
_SUB
W
(注 3)
BYTE5
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
—
PCT8
_SUB
W
(注 4)
BYTE5
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
BYTE0
_SUB
—
PCT8
_SUB
W
(注 5)
FN33
_SUB
FN32
_SUB
FN31
_SUB
FN30
_SUB
FN23
_SUB
FN22
_SUB
FN21
_SUB
FN20
_SUB
W
(注 6)
—
—
—
—
—
—
—
PCT8
_SUB
初期値
0
0
0
0
0
0
0
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
(注 1)
PCT7
_SUB
PCT6
_SUB
PCT5
_SUB
PCT4
_SUB
PCT3
_SUB
PCT2
_SUB
PCT1
_SUB
PCT0
_SUB
W
(注 2)
PCT7
_SUB
PCT6
_SUB
PCT5
_SUB
PCT4
_SUB
PCT3
_SUB
PCT2
_SUB
PCT1
_SUB
PCT0
_SUB
W
(注 3)
PCT7
_SUB
PCT6
_SUB
PCT5
_SUB
PCT4
_SUB
PCT3
_SUB
PCT2
_SUB
PCT1
_SUB
PCT0
_SUB
W
(注 4)
PCT7
_SUB
PCT6
_SUB
PCT5
_SUB
PCT4
_SUB
PCT3
_SUB
PCT2
_SUB
PCT1
_SUB
PCT0
_SUB
W
(注 5)
FN13
_SUB
FN12
_SUB
FN11
_SUB
FN10
_SUB
FN03
_SUB
FN02
_SUB
FN01
_SUB
FN00
_SUB
W
(注 6)
PCT7
_SUB
PCT6
_SUB
PCT5
_SUB
PCT4
_SUB
PCT3
_SUB
PCT2
_SUB
PCT1
_SUB
PCT0
_SUB
初期値
0
0
0
0
0
0
0
0
LSI ハード編 – 57
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
説明
(注 1)
設定条件
サブチャネルの接続タイミング(パケット番号, バイト番号)
を設定します
チューナ切替割り込み(サブ→メイン)および
(注 2) サブチャネル切断のタイミング(パケット番号, バイト番号)
を設定します
レジスタ 0x06=0x0000
レジスタ 0x06=0x0001
メインチャネル接続のタイミング(パケット番号, バイト番号)
を設定します
レジスタ 0x06=0x0002
チューナ切替割り込み(メイン→サブ)および
(注 4) メインチャネル切断のタイミング(パケット番号, バイト番号)
を設定します
レジスタ 0x06=0x0003
(注 3)
(注 5)
メイン/サブチャネルの接続/切断タイミング(注 1〜注 4)の
フレ−ム番号を設定します(注 7)
レジスタ 0x06=0x0004
(注 6)
サブチャネルの受信開始パケット番号
を設定します
レジスタ 0x06=0x0005
説明
(注 7)
設定内容(フレーム番号)
FN30_SUB〜FN33_SUB
メインチャネル切断タイミング(注 4 に対応)
FN20_SUB〜FN23_SUB
メインチャネル接続タイミング(注 3 に対応)
FN10_SUB〜FN13_SUB
サブチャネル切断タイミング(注 2 に対応)
FN00_SUB〜FN03_SUB
サブチャネル接続タイミング(注 1 に対応)
LSI ハード編 – 58
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.4.4 サブチャネルフレーム受信間隔指定
表 5.4.4
アドレス
0x1C
アドレス
0x1C
サブチャネルフレーム受信間隔指定
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
R
FNCK3
_SUB
FNCK2
_SUB
FNCK1
_SUB
FNCK0
_SUB
0
0
0
FRCK8
_SUB
W
(注 1)
FNCK3
_SUB
FNCK2
_SUB
FNCK1
_SUB
FNCK0
_SUB
—
—
—
FRCK8
_SUB
W
(注 2)
—
—
—
—
—
—
—
ALL
FNCK
W
(注 3)
MAX
FNCK3
_SUB
MAX
FNCK2
_SUB
MAX
FNCK1
_SUB
MAX
FNCK0
_SUB
—
—
—
—
初期値
0
0
0
0
0
0
0
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
R
FRCK7
_SUB
FRCK6
_SUB
FRCK5
_SUB
FRCK4
_SUB
FRCK3
_SUB
FRCK2
_SUB
FRCK1
_SUB
FRCK0
_SUB
W
(注 1)
FRCK7
_SUB
FRCK6
_SUB
FRCK5
_SUB
FRCK4
_SUB
FRCK3
_SUB
FRCK2
_SUB
FRCK1
_SUB
FRCK0
_SUB
W
(注 2)
INT FNCK1_SUB
(PCT128〜)
INT FNCK0_SUB
(PCT0〜PCT127)
W
(注 3)
—
—
—
—
—
—
—
—
初期値
0
0
0
0
0
0
0
0
(注 1) 0x06 レジスタに SETIMCK_SUB=1 がセットされていること
(0x0C=0x0400)
(注 2) 0x06 レジスタに SETINTCK_SUB=1 がセットされていること
(0x0C=0x0800)
(注 3) 0x06 レジスタに SETMAX_SUB=1 がセットされていること
(0x0C=0x0C00)
LSI ハード編 – 59
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
←
タイミング
テ−ブル_SUB
の設定モ−ド
レジスタ 0x06 の値
→
設定項目
参照
レジスタ
DB12
DB11
DB10
DB9
DB8
バイト
番号
0x1C
0
—
—
0
0
(2)タイミングテ−ブル
_SUB のアドレスクリア
アドレス
クリア
0x7B
0
—
—
0
1
(3)タイミングテ−ブル
_SUB のアドレス設定
アドレス
0x7B
0
—
—
1
0
(4)タイミングテ−ブル
_SUB へ割り込み
パケットをライト
パケット
番号
0x7B
0
—
—
1
1
(5)SETTIMCK_SUB 設定
(FRCK_SUB, FNCK_SUB)
フレーム
番号
0x1C
0
0
1
—
—
(6)タイミングテ−ブル
SETINT_FNCK_SUB
設定モ−ド
フレーム
番号
0x1C
0
1
0
—
—
(7)SETMAX_SUB 設定
フレーム
番号
0x1C
0
1
1
—
—
—
—
1
0
0
0
0
(1)タイミングテ−ブル
_SUB へ割り込み
バイト番号をライト
(8)タイミング割込
イネ−ブル
(1)〜(4), (6), (8)については、タイミング割り込みに使用しますので 5.15 項を参照してください。
(5) SETTIMCK_SUB 設定 (FRCK_SUB, FNCK_SUB)
レジスタ 0x1C にサブチャネルのフレームカウンタ(番号)およびパケットカウンタ(番号)の値を設定します。
使用例は、マニュアル”制御フロー編の図 2.1.5.13 割り込み処理(AUTO 接続_SUB 設定)”を参照して下さい。
(7) SETMAX_SUB 設定
レジスタ 0x1C にサブチャネル受信フレーム間隔-1 を設定します。
例えば毎フレーム受信の場合 “0”, 3 フレームに 1 回の受信の場合 3-1=”2”をセットしてください。
使用例は、マニュアル”制御フロー編の図 2.1.5.2 初期パラメ−タ設定(注 2)の(7)”を参照して下さい。
LSI ハード編 – 60
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.4.5 サブチャネル位相モニタ
テスト用です。
表 5.4.5
アドレス
0x1E
アドレス
0x1E
R/W
DB15
DB14
サブチャネルの位相モニタ
DB13
DB12
DB11
DB10
DB9
DB8
R(注 1)
—
—
—
—
—
—
R(注 2)
—
—
—
—
—
—
PRE_BCK8
—
_SUB
SIGMA9
SIGMA8
W
初期値
—
—
—
—
—
—
—
—
—
—
—
—
SIGMA9
0
SIGMA8
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
PRE_BCK7 PRE_BCK6 PRE_BCK5 PRE_BCK4 PRE_BCK3 PRE_BCK2 PRE_BCK1 PRE_BCK0
R(注 1)
_SUB
_SUB
_SUB
_SUB
_SUB
_SUB
_SUB
_SUB
SIGMA6
SIGMA5
SIGMA4
SIGMA3
SIGMA2
SIGMA1
SIGMA0
R(注 2) SIGMA7
W
SIGMA7
SIGMA6
SIGMA5
SIGMA4
SIGMA3
SIGMA2
SIGMA1
SIGMA0
0
0
0
0
0
0
0
0
初期値
レジスタ 0x06 の設定値
DB14
DB13
注1
PRE_BCK のリード
1
0
注2
SIGMA のリード
0
1
LSI ハード編 – 61
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.4.6 メインチャネルクリア
表 5.4.6
アドレス
0x3E
メインチャネルクリア
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
—
MAINCH
_CLRB
—
MOD_
PARITERC2
—
—
—
—
初期値
—
0
—
0
—
—
—
—
DB6 : MAINCH_CLRB
MAINCH_CLRB(0x3E レジスタの DB6)は、メインチャネルの動作をクリアします。
MAINCH_CLRB(DB6=1)をセットすると、メインチャネルの同期、誤り訂正、VICS ディスクランブ
ラ、内部フレ−ムメモリ制御部、割り込みがリセットされます。
但し、パラメ−タ設定レジスタ、同期用カウンタおよびフレ−ムメモリのポインタなどはクリアさ
れません。
リセット状態は保持されますので、チュ−ナ切り替え後、MAINCH_CLRB(DB6=0)として、リセッ
トを解除してください。
その後、レジスタ設定をしなくても受信を開始します。
メインチャネル
チュ−ナ切り替え
メインチャネル
クリア
R_3E=0x0040
チュ−ナ切り替え
メインチャネル
リセット解除
R_3E=0x0000
完了
DB4 : MOD_PARITERC2
テスト用です。
LSI ハード編 – 62
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.5 FM 多重クロック再生
5.5.1 ブロック同期前積分定数
表 5.5.1
アドレス
0x0C
ブロック同期前積分定数
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
—
—
初期値
—
—
—
—
B3
B2
B1
B0
—
—
0
1
0
0
ブロック同期前の位相制御を行うのに必要なタイミングの抽出回数を設定します。 “4” (0x0004)を
目安にして下さい。
5.5.2 ブロック同期後積分定数
表 5.5.2
アドレス
0x0D
ブロック同期後積分定数
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
SMP1
SMP0
B5
B4
B3
B2
B1
B0
初期値
1
0
0
0
0
1
1
0
(1) DB7, DB6 : クロック検出のサンプリング数を設定します。
(DB7, DB6)=(1, 0)を目安にして下さい。
DB7
DB6
説明
0
0
クロック検出を１点サンプリング（MSM95xx と同じ）
0
1
クロック検出を３点サンプリング
1
0
クロック検出を４点サンプリング
1
1
クロック検出を５点サンプリング
(2) DB5〜DB0:
ブロック同期後の位相制御を行うのに必要なタイミングの抽出回数を設定します。“6” を目安にし
て下さい。
LSI ハード編 – 63
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.5.3 位相修正ステップ
表 5.5.3
アドレス
0x0E
位相修正ステップ
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
—
B6
B5
B4
—
B2
B1
B0
初期値
—
0
1
1
—
0
1
1
データクロック再生用のデジタル PLL の位相修正ステップ幅を設定します。
DB6〜DB4 : ブロック同期後の位相修正ステップです。
DB2〜DB0 : ブロック同期前の位相修正ステップです。
DB2 (DB6)
DB1 (DB5)
DB0 (DB4)
位相修正ステップ幅
0
0
0
禁止
0
0
1
250nSec
0
1
0
500nSec
0
1
1
750nSec
1
0
0
1000nSec
1
0
1
1250nSec
1
1
0
1500nSec
1
1
1
1750nSec
“750nSec” （0x33）を目安にして下さい。
LSI ハード編 – 64
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.6 FM 多重ブロック同期
5.6.1 BIC 誤り許容数
表 5.6.1
アドレス
DB15
DB14
DB13
DB12
R
−
−
−
−
W
−
−
−
−
−
−
−
−
初期値
−
−
−
−
−
−
−
−
←
同期後
0x10
アドレス
BIC 誤り許容数
R/W
R/W
DB7
R
DB6
DB4
DB10
−
−
初期値
−
−
−
−
DB9
BIC_3
DB3
DB2
BIC_1
W
0x10
DB5
BIC_2
DB11
DB8
BIC_2
→ ← 同期前
DB1
→
DB0
BIC_0
B3
B2
B1
B0
1
0
0
1
ライト
ML9574 の同期・再生処理に関する指定で、ブロック識別記号（BIC）中の誤りビットを何ビット許
容するかを指定します。
(1) DB3〜DB2 : ブロック同期後 BIC 誤り許容数（メインチャネル、サブチャネル共通）
ブロック同期後
設定値
DB3
DB2
BIC 誤り許容数
0
0
1
1
0
1
0
1
0
1
2
3
(2) B1〜DB0 : ブロック同期前 BIC 誤り許容数（メインチャネル、サブチャネル共通）
ブロック同期前
設定値
DB1
DB0
BIC 誤り許容数
0
0
1
1
0
1
0
1
0
1
2
3
LSI ハード編 – 65
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
リード
受信パケットもふくめ過去のパケットの BIC を表示します。
受信パケットの 2 パケット前の BIC は、サブチャネル受信の場合にかぎり、レジスタ 0x04 から
リードする受信データ_SUB(0x04) に表示しています。
BIC と
BIT 番号
の対応
表示内容
3 パケット前の BIC
DB11
DB10
DB9
2 パケット前の BIC
DB8
DB7
DB6
1 パケット前の BIC
DB5
DB4
DB3
受信パケットの BIC
DB2
DB1
DB0
BIC 非検出
0
x
x
BIC4 検出
1
1
1
BIC3 検出
1
1
0
BIC2 検出
1
0
1
BIC1 検出
1
0
0
LSI ハード編 – 66
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.6.2 ブロック同期保護段数
表 5.6.2
ブロック同期保護段数
ブロック同期保護段数_SUB
←
アドレス
0x11
前方保護段数_SUB
→
←後方保護段数_SUB→
R/W
R
W
DB15
B3_SUB
B3_SUB
DB14
B2_SUB
B2_SUB
DB13
B1_SUB
B1_SUB
DB12
B0_SUB
B0_SUB
DB11
—
—
DB10
—
—
DB9
—
B1_SUB
DB8
—
B0_SUB
初期値
0
1
0
0
—
—
0
1
ブロック同期保護段数_MAIN
←
前方保護段数
→
←後方保護段数
→
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x11
R
W
B3
B3
1
B2
B2
1
B1
B1
1
B0
B0
1
—
—
—
—
—
—
—
B1
1
—
B0
0
初期値
ライト
(1) DB9, DB6, DB1, DB0 : 後方保護段数
ブロック識別記号（BIC）を連続して何回検出すれば、ブロック同期とみなすかを設定します。
メインおよびサブチャネルブロック同期後方保護段数
設定値_SUB
DB9
0
0
1
1
DB8
0
1
0
1
設定値_MAIN
DB1
0
0
1
1
DB0
0
1
0
1
ブロック同期
後方保護段数
1
2
3
4
連続ＢＩＣ検出回数
1
2
3
4
(2) DB15〜DB12, DB7DB4 : 前方保護段数
ブロック識別記号（BIC）を連続して何回検出しなければ、ブロック同期はずれとみなすかを設定
します。
DB7〜DB4 : メインチャネルブロック同期前方保護段数の設定
DB15〜DB12 : サブチャネルブロック同期前方保護段数の設定
DB15 (DB7)
DB14 (DB6)
DB13 (DB5)
DB12 (DB4)
ブロック同期前方保護段数
0
0
0
0
0
:
:
1
0
:
:
1
0
:
:
1
1
:
:
1
0 （禁止）
1
:
:
15
LSI ハード編 – 67
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
リード
ブロック同期状態中に BIC を連続して検出できなかった時、ブロック同期前方保護段数からその回
数だけデクリメントしていき、本レジスタの値が 1→0 になるとブロック同期はずれ状態となりま
す。
DB15
(DB7)
DB14
(DB6)
DB13
(DB5)
DB12
(DB4)
0
0
:
:
1
0
0
:
:
1
0
0
:
:
1
0
1
:
:
1
ブロック同期前方
保護段数の残り数
0
1
:
:
15
同期はずれ
同期検出
BIC を検出
できない時
同期時ロード
LSI ハード編 – 68
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.6.3 ブロック同期モニタ_MAIN
表 5.6.3
ブロック同期モニタ_MAIN
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x12
R
W
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
B1
0
BSYNC
B0
0
DB2
DB1
DB8
初期値
ライト
テスト用です。
DB1
DB0
メインチャネル同期クリア
1
0
メインチャネル同期セット
0
1
リード
DB0 : メインチャネルブロック同期状態
0: ブロック同期はずれ状態
1: ブロック同期状態
5.6.4 ブロック同期モニタ_SUB
表 5.6.4 ブロック同期モニタ_SUB
アドレス
0x13
R/W
DB8
DB6
DB5
DB4
DB3
R
—
—
—
—
—
—
—
BSYNC_
SUB
W
—
—
—
—
—
—
B1_SUB
B0_SUB
初期値
—
—
—
—
—
—
0
0
ライト
テスト用です。
サブチャネル同期クリア
DB1
1
DB0
0
サブチャネル同期セット
0
1
リード
DB0 : サブチャネルブロック同期状態
0: ブロック同期はずれ状態
1: ブロック同期状態
LSI ハード編 – 69
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.6.5 ビット番号モニタ_MAIN
表 5.6.5
ビット番号モニタ_MAIN
アドレス
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
0x14
R
—
—
—
—
—
—
—
BCK8
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x14
R
BCK7
BCK6
BCK5
BCK4
BCK3
BCK2
BCK1
BCK0
5.6.6 ビット番号モニタ_SUB
表 5.6.6
ビット番号モニタ_SUB
アドレス
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
0x15
R
—
—
—
—
—
—
—
BCK8
_SUB
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x15
R
BCK7
_SUB
BCK6
_SUB
BCK5
_SUB
BCK4
_SUB
BCK3
_SUB
BCK2
_SUB
BCK1
_SUB
BCK0
_SUB
LSI ハード編 – 70
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.7 FM 多重フレーム同期
5.7.1 フレーム同期保護段数
表 5.7.1
←
フレ−ム保護段数
前方保護段数
→
←
後方保護段数
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x16
R
W
B3
B3
0
B2
B2
1
B1
B1
0
B0
B0
0
—
—
—
—
—
—
—
B1
0
—
B0
0
初期値
→
ライト
(1) DB7〜DB4 : フレーム前方保護段数
フレーム同期に必要な同期点を連続して何回検出しなければ、フレーム同期はずれとみなす
かを設定します。
DB7
DB6
DB5
DB4
フレーム同期前方保護段数
0
0
0
0
0 (禁止)
0
:
:
1
0
:
:
1
0
:
:
1
1
:
:
1
1
:
:
15
(2) DB0〜DB1 : フレーム同期後方保護段数
フレーム同期に必要な同期点を連続して何回検出すれば、フレーム同期とみなすかを設定します。
DB1
DB0
0
0
1
1
0
1
0
1
フレーム同期
後方保護段数
1
2
3
4
LSI ハード編 – 71
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
リード
(3) DB7〜DB4: 前方保護段数モニタ
フレーム同期状態中にフレーム同期点を連続して検出できなかった時、設定したフレーム同期前方
保護段数からその回数だけデクリメントしていき、本レジスタの値が 1→0 になるとブロック同期
はずれ状態となります。
DB7
DB6
DB5
DB4
0
0
:
:
1
0
0
:
:
1
0
0
:
:
1
0
1
:
:
1
フレーム同期前方
保護段数の残り数
0
1
:
:
15
同期はずれ
同期検出
フレーム同期点を検
出できない時
同期点検出時ロード
5.7.2 フレーム同期モニタ
表 5.7.2
フレ−ム同期モニタ
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x17
R
W
—
—
—
—
—
—
—
—
—
—
—
—
—
B1
FSYNC
B0
初期値
—
—
—
—
—
—
0
0
ライト
(1) DB1〜DB0: フレーム同期セット/クリア
機能
DB1
DB0
フレ−ム同期クリア
1
0
フレ−ム同期セット
0
1
フレーム同期に必要な同期点を連続して何回検出しなければ、フレーム同期はずれとみなす。
リード
DB0:
FSYNC (フレーム同期状態モニタ)
0：フレーム同期はずれ状態
1：フレーム同期状態
LSI ハード編 – 72
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.7.3 パケット番号モニタ
テスト用です。
表 5.7.3
アドレス
0x18
パケット番号モニタ
R/W
DB１５
DB14
DB13
DB12
DB11
DB10
DB9
DB8
R
ACTMC0
_SUB
ACTMC2
ACTMC1
ACTMC0
—
—
—
FRCK8
—
—
—
—
—
—
—
—
—
—
—
—
—
—
FRCK8
0
W
初期値
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x18
R
W
FRCK7
FRCK7
FRCK6
FRCK6
FRCK5
FRCK5
FRCK4
FRCK4
FRCK3
FRCK3
FRCK2
FRCK2
FRCK1
FRCK1
FRCK0
FRCK0
初期値
0
0
0
0
0
0
0
0
(注) FRCK はメインチャネルのパケット番号を示します。
LSI ハード編 – 73
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.8 FM 多重誤り訂正
１回目横誤り訂正、縦誤り訂正、２回目横誤り訂正は、自動化されています。
訂正結果と CRC 結果は、１回目横誤り訂正後受信ポートおよび２回目横誤り訂正後受信ポートから受信ﾃﾞーﾀと共に
リードできます。これらの値は受信データ（5.4 項参照）の先頭に書き込まれていますのでリードする必要がありませ
ん。
また訂正回数およびしきい値は最適に設定されています。
従って、通常は、レジスタ（0x20）、レジスタ（0x21）、レジスタ（0x22）、レジスタ（0x23）、レジスタ（0x24）、レジスタ
（0x25）の設定は不要です。
レジスタ 0x
の誤り訂正スタートはテスト用ですので受信状態ではライト禁止です。
5.8.1 アドレスクリア
テスト用です。
横誤り訂正のテストのデータのリード/ライト前に、レジスタ 0x20（5.14.2 項参照）によるアドレスク
リアが必要です。
レジスタ 0x20 の設定 (5.14.2 項参照)
機能説明
参照
レジスタ
DB0
誤り訂正 RAM(ERAM)の
アドレスクリア(テスト用)
0x21
1
通常設定
0x21
0
5.8.2 誤り訂正データポート
表 5.8.2
誤り訂正デ−タポ−ト
アドレス
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
0x21
R
W
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
初期値
—
—
—
—
—
—
—
—
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x21
R
W
B7
B7
x
B6
B6
x
B5
B5
x
B4
B4
x
B3
B3
x
B2
B2
x
B1
B1
x
B0
B0
x
初期値
（注）誤り訂正 RAM のテスト用データポートです。バイト単位で書き込みます。上位バイトは無視されます。
LSI ハード編 – 74
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.8.3 誤り訂正スタート
表 5.8.3
アドレス
0x22
R/W
DB7
DB6
DB5
誤り訂正スタ−ト
DB4
DB3
DB2
DB1
DB0
縦訂正
状態
横 1 訂正
状態
R
—
—
—
—
—
横 2 訂正
状態
W
—
—
—
—
—
横 2 訂正
スタート
縦訂正
スタ−ト
横 1 訂正
スタ−ト
初期値
—
—
—
—
—
0
0
0
テスト用ですので、受信中はライト禁止です。
5.8.4 訂正回数および誤り訂正結果
表 5.8.4
アドレス
0x23
アドレス
0x23
訂正回数および誤り訂正結果
R/W
DB15
DB14
R
横 2 訂正
結果
横 1 訂正
結果
DB13
DB12
—
—
W
横 2 訂正
回数_B2
横 2 訂正
回数_B1
横 2 訂正
回数_B0
初期値
1
1
R/W
DB7
W
初期値
DB11
DB10
DB9
DB8
—
—
横 2CRC
結果
横 1CRC
結果
縦訂正
回数_B2
縦訂正
回数_B1
縦訂正
回数_B0
1
1
1
0
MOD_
VSTAT
RAM
1
DB6
DB5
DB4
DB3
DB2
DB1
DB0
横 1 訂正
回数_B2
横 1 訂正
回数_B1
横 1 訂正
回数_B0
しきい値
TH4
しきい値
TH3
しきい値
TH2
しきい値
TH1
しきい値
TH0
1
1
1
0
1
1
1
0
MOD_
ERC0CHG
1
訂正結果は受信データ(5.4 項参照)の先頭に書き込まれていますのでリードする必要がありません。
5.8.5 縦誤り訂正結果
表 5.8.5
アドレス
0x24
R/W
R
初期値
DB7
DB6
DB5
縦誤り訂正結果
DB4
DB3
DB2
DB1
DB0
CRCOUT7 CRCOUT6 CRCOUT5 CRCOUT4 CRCOUT3 CRCOUT2 CRCOUT1 CRCOUT0
0
0
0
0
テスト用です。
LSI ハード編 – 75
0
0
0
0
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.9 VICS および階層 4CRC
5.9.1 VICS モード
表 5.9.1
アドレス
VICS モード
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
R
—
—
—
—
—
—
—
W
—
—
—
—
—
—
—
初期値
—
—
—
—
—
—
—
—
VICS
MODE
0
0x28
ライト
(1) DB0: VICS モード設定
VICS を使用するときは初期設定で 0x0001 に設定してください。
5.9.2 階層 4CRC データポート
表 5.9.2
階層 4CRC データポート
アドレス
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
0x29
R
W
初期値
B7
B7
x
B6
B6
x
B5
B5
x
B4
B4
x
B3
B3
x
B2
B2
x
B1
B1
x
B0
B0
x
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x29
R
W
B7
B7
x
B6
B6
x
B5
B5
x
B4
B4
x
B3
B3
x
B2
B2
x
B1
B1
x
B0
B0
x
初期値
階層 4CRC 処理を行うデータグループを、書き込む前に必ずレジスタ 0x2A で L4CRC_CLR を実行
してください。
階層 4CRC CRC 処理を行うデータグループを、ワード単位でライトして下さい。
LSI ハード編 – 76
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.9.3 階層 4CRC 結果および階層 4 レジスタクリア
表 5.9.3
アドレス
R/W
R
0x2A
DB7
—
DB6
—
DB5
—
階層 4CRC 結果
DB4
—
DB3
—
DB2
—
DB1
DB0
—
L4CRC
結果
L4CRC
CLR
W
初期値
—
—
—
—
—
—
—
0
リード
(1) DB0: L4CRC 結果
“0” ：正常
“1” ：エラー
ライト
(1) DB0:
CRC 処理を行うデータグループを、書き込む前に必ずレジスタ 0x2A で L4CRC_CLR を実行してく
ださい。
クリア方法は下記のように”1”をライト後、”0”にもどしてください。
レジスタ 0x2A=0x0001;
レジスタ 0x2A=0x0000;
LSI ハード編 – 77
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.9.4 VICS テスト
表 5.9.4
アドレス
0x2E
R/W
DB7
DB6
DB5
R
—
B7
VICSALL
RDY2
B6
VICSALL
RDY0
B5
W
初期値
0
0
0
機能
VICS テスト
DB4
DB2
DB3
VICS2RDY VICS1RDY
DB2
DB1
DB0
VICS2
—
VICS0
B4
B3
B2
B1
B0
0
0
0
0
0
DB1
DB0
VICS_FLG クリア
0
0
0
横 2 VICS スタ−ト
0
1
0
横 1 VICS スタ−ト
1
0
0
テスト用です。
ライト禁止です。
LSI ハード編 – 78
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.10 アナログ制御
表 5.10.1
アドレス
0x30
アナログ制御
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
DB7
DB6
DB5
M2
M1
M0
SGAIN1
SGAIN0
初期値
0
0
0
0
0
0
0
0
(1) DB7〜DB5 : アナログ/ディジタル入力切替 (テスト用)
記号
DB7
DB6
DB5
機能
MOD_DETE
0
1
1
16Kbit デジタルデータ入力(DETIN)：
クロックは外部クロック使用(CK16K_IN 端子)
MOD_DETD
0
1
0
16Kbit デジタルデータ入力(DETIN)：
クロックはデータから再生
MOD_DETC
0
0
1
MOD_DETA
0
0
0
アナログテスト用：
アナログ入力(AIN)を DET Filter へ直接接続
FM 多重アナログ入力(AIN)
(2) DB4〜DB2 : M2〜M0(テスト用)
FM 多重アナログ部出力波形のモニタ端子(MON 端子)を制御します。
DB4
(M2)
DB3
(M1)
DB2
(M0)
0
0
0
内部モニタ端子パワーオフ、HZ 出力
0
0
1
入力段ローパスフィルタ出力
0
1
0
バンドパスフィルタ出力 2
0
1
1
バンドパスフィルタ出力 4
1
0
0
バンドパスフィルタ出力 6
1
0
1
バンドパスフィルタ出力 8
1
1
0
アンプ出力
1
1
1
等化波形出力（アイパターン観測用）
MON 端子(1pin)
(3) DB1〜DB0 : SGAIN1〜SGAIN0
FM 多重アナログ信号入力（コンポジット信号）に対する可変利得アンプ設定レジスタです。
FM 多重アナログ信号入力（コンポジット信号）のピーク値×利得 = 1.6Vp-p 以下で最大になる
ように設定して下さい
DB1
(SGAIN1)
0
0
1
1
DB0
(SGAIN0)
0
1
0
1
LSI ハード編 – 79
利得
x
x
x
x
1
1.5
2
3
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.11 クロック制御
表 5.11
アドレス
0x31
アドレス
0x31
クロック制御
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
R
—
—
—
—
—
—
POFF
PONH
W
—
—
—
—
—
—
PSWVIN
（注）
POR_UP
（注）
初期値
—
—
—
—
—
—
0
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
—
XCK2
XCK1
XCK0
—
OSC
CONT
DPDC
APDC
初期値
—
0
0
0
—
0
0
0
(1) DB9〜DB8 : テスト用です。
（注）本ビットは必ず”0”に固定してください。
(2) DB6〜DB4 : XCK0〜XCK2（外部供給クロックの分周設定）
XOUT 端子に出力するクロックの分周を以下のように設定します。
（XOUTC=0 の時）
DB6
DB5
DB4
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
XOUT 端子出力クロック
8.192 MHz
4.096 MHz
2.048 MHz
1.024 MHz
0.512 MHz
0.256 MHz
0.128 MHz
0.064 MHz
(3) DB2 : 外部発振
XOUTC 端子=1 の時、以下のように水晶発振回路の動作を制御します。
また、この時出力端子 XOUT は”L”固定になります。
“0” ：水晶発振回路の動作を停止させる。
“1” ：水晶発振回路を動作させる。
XOUTC 端子=0 の時、水晶発振回路は常時発振状態となり、出力端子 XOUT も発振クロックを常時
出力します。
(4) DB1 : デジタル部動作停止
“0” ：内部クロックを”H”で停止します。
“1” ：デジタル部を動作させるクロックは”H”からスタートします。
動作停止は初期設定レジスタ以外のレジスタ（データの R/W を伴うレジスタ）はアクセス禁止（不
能）になります。但しレジスタの状態（値）は保持されます。
(5) DB0 : アナログ部動作停止
“0” ：動作停止
“1” ：動作（回路動作が安定するまで数 mSec 必要）
LSI ハード編 – 80
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.12 テスト制御(テスト用出力端子(MOUT0〜MOUT2))
5.12.1 テスト制御 0
表 5.12.1
アドレス
0x32
テスト制御 0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
B7
B6
B5
—
—
—
—
—
初期値
0
0
0
—
—
—
—
—
テスト用出力端子(MOUT0〜MOUT2)の切り替えを制御するレジスタです。
テスト用です。
モニタ項目
拡張ポート
レジスタ 0x32 の設定値
0x00C0, 0x00A0,
0x0000
0x0020
(TST0)
0x0040
(TSTT1)
0x0060
(TSTB0)
MOUT0
レジスタ (0x0F ）の
DB0
BPF-Out
TS11
FRCK0
FSYNC(注 1)
MOUT1
レジスタ (0x0F) の
DB1
遅延検波 Out
TS21
FRCK1
BSYNC(注 2)
MOUT2
レジスタ (0x0F) の
DB2
LPF-Out
TS10
FRCK2
端子名
LSI 内部信号モニタ
(注 1) FSYNC
1: FM 多重フレーム同期
0: FM 多重フレーム同期はずれ
(注 2) BSYNC
1: FM 多重ブロック同期
0: FM 多重ブロック同期はずれ
(注 3) BIC0
1: BIC 検出
0: BIC 非検出
LSI ハード編 – 81
0x0080
(TSTB1)
RAMOUT
0x00E0
(TSTC)
BIC0(注 3)
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.12.2 テスト制御１(16KHz クロック, シリアルのモニタ)
表 5.12.2
アドレス
0x33
R/W
W
初期値
DB7
DB6
DB5
遅延検波
遅延検波
遅延検波
出力制御 2 出力制御 1 出力制御 0
0
0
TST 制御 1
DB4
DB3
DB2
PN 復号
OFF 制御
—
クロック
出力制御
0
—
0
0
DB1
DB0
シリアル
シリアル
出力制御 1 出力制御 0
0
0
テスト用です。初期値のまま使用してください。
1TDLY テスト機能
(MON 端子)
DB7
DB6
DB5
"1"出力テスト
1
—
1
SG+0.6V
"0"出力テスト
1
—
0
SG-0.6V
EOR(テスト)
0
0
1
1
1
0
スル−テスト
0
0
1
ENOR(FM 多重)
0
0
0
PN 復号機能
DB4
テスト用(PN 復号を実施しない)
1
FM 多重受信(PN 復号を実施)
0
クロックモニタ(MOUT5)
DB2
16K 出力
1
"1"固定
0
モニタ機能(MOUT6 端子)
DB1
DB0
PN 復号前の受信デ−タ
1
—
PN 復号後の受信デ−タ(FM 多重)
0
1
"0"固定
0
0
LSI ハード編 – 82
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.13 拡張ポート
レジスタ(0x32)に 0xC0, 0xA0 あるいは 0x00 をセットすることにより、本レジスタのライトデータ
(DB0〜DB2)をモニタ出力端子に出力します。
アドレス
0x0F
表 5.13
拡張ポート
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
—
—
—
—
—
DB2
DB1
DB0
初期値
—
—
—
—
—
0
0
0
LSI ハード編 – 83
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.14 メモリテスト
5.14.1 メモリテスト 1
表 5.14.1
アドレス
0x07
CK, BIC, 1TDLY RAM テストアドレスクリア
R/W
DB7
DB6
DB5
DB4
W
—
—
—
—
初期値
—
—
—
—
DB3
②
③
0x08
→
DB2
DB1
DB0
0
0
0
0
B3
B2
B1
B0
FM 多重受信の設定
0
0
0
0
1TDLY RAM のテストモ−ド
0
0
1
—
1TDLY RAM アドレスクリア
0
0
1
1
BIC RAM アドレスモ−ド
0
1
0
—
BIC RAM のテストクリアドレス
0
1
0
1
TIM RAM のテストモ−ド
0
1
1
—
TIM RAM アドレスクリア
0
1
1
1
表 5.14.2
アドレス
RAM 選択
TRAM TEST
テスト RAM 選択およびアドレスクリアの設定
①
←
K, BIC, 1TDLY RAM テストデ−タポ−ト
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
R
(注 1)
—
—
—
—
—
—
—
B0
W
(注 1)
—
—
—
—
—
—
—
B0
R
(注 2)
—
—
—
—
B3
B2
B1
B0
W
(注 2)
—
—
—
—
B3
B2
B1
B0
R
(注 3)
—
—
—
—
B3
B2
B1
B0
W
(注 3)
—
—
—
—
B3
B2
B1
B0
初期値
—
—
—
—
—
—
—
—
テスト用です。レジスタ 0x07 は初期値のまま使用してください。
LSI ハード編 – 84
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
（注 1）テスト前に表 5.14.1 中の③の設定が必要です。
1TDLY RAM のテスト例
R_07=0x0003;
// アドレスクリア
R_07=0x0002;
for (i=0; i<128; i++) R_08=i; // データライト
R_07=0x0003; ;
// アドレスクリア
R_07=0x0002;
for (i=0; i<128; i++)
{
if (R_08 & 0x01 !=i) Err++;
// データリード
}
（注 2）テスト前に表 5.14.1 中の②の設定が必要です。
BIC RAM のテスト例
R_07=0x0005;
// アドレスクリア
R_07=0x0004;
for (i=0; i<128; i++) R_08=i; // データライト
R_07=0x0005; ;
// アドレスクリア
R_07=0x0004;
for (i=0; i<128; i++)
{
if (R_08 & 0x0f !=i) Err++;
// データリード
}
（注 3）テスト前に表 5.14.1 中の①の設定が必要です。
LSI ハード編 – 85
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.14.2 メモリテスト 2
表 5.14.2
アドレス
0x20
アドレス
0x20
受信および訂正 RAM テスト
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
W
—
—
—
—
—
—
—
TST
_VRAM
初期値
0
0
0
0
0
0
0
0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
TST
_VSTAT
TSTVSTAT
_CLR
TSTREC
_SUB
TSTREC
_CLR
_SUB
TSTREC
_MAIN
TSTREC
_CLR
_MAIN
初期値
0
0
0
0
0
0
機能説明
TSTERC0 TSTERAM
_CHG
_CLR
0
参照レジスタ
誤り訂正 RAM(ERAM)の縦モードのリード/ライト設定(テスト用)
通常設定
0x21
0
DB8
1
0
DB7
DB6
参照
レジスタ
機能説明
0
0
0x25
通常設定
0
1
0x25
使用禁止
1
0
0x25
誤り訂正 RAM(VSTATRAM)のテストモード設定
1
1
0x25
誤り訂正 RAM(VSTATRAM)のアドレスクリア(テスト用)
DB5
DB4
参照
レジスタ
機能説明
0
0
0x25
通常設定
0
1
0x25
使用禁止
1
0
0x25
受信 RAM のテストモード設定
1
1
0x25
受信 RAM のアドレスクリア
LSI ハード編 – 86
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
機能説明
参照
レジスタ
DB3
DB2
通常設定
0x25
0
0
使用禁止
0x25
0
1
受信 RAM_SUB のテストモード設定
0x25
0
1
受信 RAM_SUB のテスト用
アドレスクリア
0x25
1
1
表 5.14.3
アドレス
0x25
機能説明
参照
レジスタ
DB1
受信 RAM_SUB のテストモード設定
—
0
通常設定
—
0
機能説明
参照
レジスタ
DB0
誤り訂正 RAM(ERAM)の
アドレスクリア(テスト用)
0x21
1
通常設定
0x21
0
VSTAT_RAM リード/ライトポート
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
初期値
—
—
—
—
—
—
—
—
テスト用です。
LSI ハード編 – 87
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
訂正 RAM のテスト例
R_20=0x0101;
// アドレスクリア
R_20=0x0100;
for (i=0; i<272; i++) R_21=i; // データライト
R_20=0x0101;
// アドレスクリア
R_20=0x0100;
for (i=0; i<128; i++)
{
if (R_21 & 0x00ff !=i) Err++;
// データリード
}
訂正 VSTATRAM のテスト例
R_20=0x00C0;
// アドレスクリア
R_20=0x0080;
for (i=0; i<34; i++) R_21=i; // データライト
R_20=0x00C0;
// アドレスクリア
R_20=0x0080;
for (i=0; i<34; i++)
{
if (R_21 & 0x00ff !=i) Err++;
// データリード
}
受信 RAM のテスト例
R_20=0x00C0;
// アドレスクリア
R_20=0x0080;
for (i=0; i<34; i++) R_21=i; // データライト
R_20=0x00C0;
// アドレスクリア
R_20=0x0080;
for (i=0; i<34; i++)
{
if (R_21 & 0x00ff !=i) Err++;
// データリード
}
LSI ハード編 – 88
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.15 タイミング割り込み
受信フレームに同期したパケット番号(A0, B フレームフォマット=0〜271、A1 フレームフォマット=0〜283)とバイト番号
(0〜35)でタイミング割り込みを発生させることができます。
本 LSI では 18 ワードのタイミング割り込み用のテーブルをメイン／サブチャネル用に内蔵していますのでメインチャネ
ル、サブチャネルそれぞれの設定が可能です。
18 ワードの各ビットは各パケットに対応しており、例えば 0 ワードの 0 ビットはパケット番号 0 に対応していますので全
パケットを指定できます。
一方バイト番号はレジスタ 0x1A, 0x1B で指定しますのでメイン／サブチャネル用に各１種類(全パケット共通のバイト
番号)の指定となります。
本マニュアルで説明するメインチャネル受信およびメイン/サブチャネル切替受信では、本タイミング割り込み機能を使
用する必要は特にありません。
5.15.1 タイミング割り込みテーブル指定_MAIN
表 5.15.1
アドレス
0x7A
アドレス
0x7A
R/W
DB15
DB14
タイミング割り込みパケット番号_MAIN 設定
DB13
DB12
DB11
DB10
DB9
DB8
R
B15
B14
B13
B12
B11
B10
B9
B8
W(注 1)
B15
B14
B13
B12
B11
B10
B9
B8
W(注 2)
—
—
—
—
—
—
—
—
初期値
—
—
—
—
—
—
—
—
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
R
B7
B7
B6
B6
B5
B5
B4
B4
B3
B3
B2
B2
B1
B1
B0
B0
W(注 2)
—
—
—
B4
B3
B2
B1
B0
初期値
—
—
—
—
—
—
—
—
W(注 1)
(注 1) 割り込みパケットをを設定します。レジスタ 0x05=0x0300 に設定されていること。
(注 2) 割り込みパケットを書き込むアドレスを設定します。
レジスタ 0x05=0x0200 に設定されていること。
LSI ハード編 – 89
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.15.2 タイミング割り込みバイト番号指定_MAIN
表 5.15.2
アドレス
0x1A
タイミング割り込みバイト番号指定_MAIN
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
(注 1)
—
—
BYTE5
BYTE4
BYTE3
BYTE2
BYTE1
BYTE0
初期値
—
—
0
0
0
0
0
0
(注 1)レジスタ 0x05 に 0x0000 が設定されていること
レジスタ 0x05(表 5.4.1 参照)のメインチャネルタイミング割り込み設定モード(5.4.1 項の表と同じ内容です)
対象
参照
レジスタ
DB12
DB11
DB10
DB9
DB8
(1)バイト設定モ−ド
バイト
番号
0x1A
0
—
—
0
0
(2)クリア設定モ−ド(注 2)
データ
—
0
—
—−
0
1
(3)アドレス設定モ−ド
アドレス
0x7A
0
—
—
1
0
(4)ライト設定モ−ド
パケット
番号
0x7A
0
—
—
1
1
—
—
1
0
0
0
0
設定モ−ド
(5)タイミング割込イネ−ブル
(注 2) 0x0100, 0x0000 を連続ライト
(1) バイト設定例
R_05=0x0000;
R_1A=0x0010;
// 16 バイトの先頭でタイミング割り込み発生
(2) タイミング割り込みテーブルクリア
タイミング割り込みテーブルの内容をクリアします。
初期設定時、タイミング割り込みを発生させたいパケット番号を指定する前に必ず実行してくださ
い。
メイン・サブの割り込みテーブルがクリアされます。
実行時間は 20usec です。20usec 以上経過後、タイミング割り込みテーブルにライトしてください。
R_05=0x0100;
R_05=0x0000;
:
:
// クリア
// クリア解除
// 20usec 経過
割り込みテーブルがクリア完了
LSI ハード編 – 90
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(3) タイミング割り込みパケット番号テーブルのアドレス(表 5.15.1 注 2 参照)
タイミング割り込みを発生させたいパケット番号のアドレスを指定します。
18 ワード以降は無効です(下記(4)項の書込順番に対応します)。
パケット番号アドレス
DB4
DB3
DB2
DB1
DB0
0
0
0
0
0
0 ワード（0〜15 パケット）
0
0
0
0
1
１ワード（16〜31 パケット）
0
0
0
1
0
2 ワード（31〜47 パケット）
：
：
：
：
：
：
：
：
：
：
：
：
1
0
0
0
1
17 ワード（272〜287 パケット）
(4) タイミング割り込みパケットの設定例(表 5.15.1 注 1 参照)
タイミング割り込みテーブルとパケット番号
書込
ビット番号
割り込み
順番
Write
Data 例
00
0x8000
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
15 + 00 = 15
01
0x4000
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
14 + 16 = 30
02
0x2000
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
0
13 + 32 = 45
03
0x1000
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
0
12 + 48 = 60
04
0x0800
0
0
0
0
1
0
0
0
0
0
0
0
0
0
0
0
11 + 64 = 75
05
0x0002
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
0
01 + 80 = 81
06
0x0001
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
00 + 96 = 96
07
0x0000
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
—
:
:
:
:
:
:
:
:
:
:
:
:
:
:
:
:
:
:
—
17
0x0000
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
—
DB DB DB DB DB DB DB DB DB DB DB DB DB DB DB DB
15 14 13 12 11 10 9
8
7
6
5
4
3
2
1
0
パケット番号
最初(順番 00)に R_7A=0x8000 のライトにより、パケット番号=15 にタイミング割込みが設定され
ます
(パケット番号を 0〜271 とした場合)。
2 番目(順番 01)の R_7A=0x4000 は、パケット番号=30 に設定されます。
"1"が書かれたパケット番号すべてにタイミング割込みが設定されます。
上記例では、15, 30, 45, 60, 75, 81, 96 が該当します。
LSI ハード編 – 91
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
タイミング割り込みパケットの設定手順例
上記テーブルの設定例を示します。
(1)と(2)の設定が終了しているものとします。
R_05=0x0200;
R_7A=0x0000;
R_05=0x0300;
R_7A=0x8000;
R_7A=0x4000;
R_7A=0x2000;
:
R_7A=0x0000;
R_05=0x0000;
:
:
R_05=0x1000;
// テーブルアドレスを 0 に設定
// パケットライト設定モード
// 順番 00(タイミング割込みパケット番号 15)
// 順番 01(タイミング割込みパケット番号 34)
// 順番 02(タイミング割込みパケット番号 45)
// 順番 17(タイミング割込みパケット番号 —)
// 設定モードをもどす。
// タイミング割り込み準備完了
(5) タイミング割込イネ−ブル
タイミング割り込みを信号を発生します。割り込みを発生させるには、さらにレジスタ 0x00 の DB13
を“1”にしておく必要があります。
LSI ハード編 – 92
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.15.3 タイミング割り込みパケット番号指定_SUB
表 5.15.3.1
アドレス
0x7B
アドレス
0x7B
タイミング割り込みパケット番号_SUB 設定
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
R
W(注 1)
B15
B15
B14
B14
B13
B13
B12
B12
B11
B11
B10
B10
B9
B9
B8
B8
W(注 2)
—
—
—
—
—
—
—
—
初期値
—
—
—
—
—
—
—
—
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
R
B7
B6
B5
B4
B3
B2
B1
B0
W(注 1)
B7
B6
B5
B4
B3
B2
B1
B0
W(注 2)
—
—
—
B4
B3
B2
B1
B0
初期値
—
—
—
—
—
—
—
—
(注 1) 割り込みパケットをを設定します。レジスタ 0x06=0x0300 に設定されていること。
(注 2) 割り込みパケットを書き込むアドレスを設定します。
レジスタ 0x06=0x0200 に設定されていること。
表 5.15.3.2
アドレス
0x1B
タイミング割り込みバイト番号指定_SUB
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
W
(注 1)
—
—
BYTE5
BYTE4
BYTE3
BYTE2
BYTE1
BYTE0
初期値
—
—
0
0
0
0
0
0
(注 1) レジスタ 0x06 に 0x0000 が設定されていること
LSI ハード編 – 93
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
レジスタ 0x06(表 5.4.2 参照)のタイミング割り込み_SUB 設定モード(5.4.4 項の表と同じ内容です)
タイミング
テ−ブル_SUB
の設定モ−ド
対象
参照
レジスタ
DB12
DB11
DB10
DB9
DB8
(1) タイミングテ−ブル
_SUB へ割り込み
バイト番号をライト
バイト
番号
0x1B
0
—
—
0
0
(2) タイミングテ−ブル
_SUB クリア(注 1)
データ
—
0
—
—
0
1
(3) タイミングテ−ブル
_SUB のアドレス設定
アドレス
0x7B
0
—
—
1
0
(4) タイミングテ−ブル
_SUB へ割り込み
パケットをライト
パケット
番号
0x7B
0
—
—
1
1
(5) SETTIMCK_SUB 設定モ−ド
(FRCK_SUB, FNCK_SUB)
フレーム
番号
0x1C
0
0
1
—
—
(6) SETINT_FNCK_SUB
設定モ−ド
フレーム
番号
0x1C
0
1
0
—
—
(7) SETMAX_SUB
設定モ−ド
フレーム
番号
0x1C
0
1
1
—
—
—
—
1
0
0
0
0
(8) タイミング割込
イネ−ブル
(注 1) 0x0100, 0x0000 を連続ライト
(1) バイト設定例
R_06=0x0000;
R_1B=0x10;
// 16 バイトの先頭でタイミング割り込み発生
(2) タイミング割り込みテーブルクリア
タイミング割り込みテーブルをクリアします。
初期設定時、タイミング割り込みを発生させたいパケット番号を指定する前に必ず実行してくださ
い。
メイン・サブの割り込みテーブルがクリアされます。
実行時間は 20usec です。20usec 以上経過後、タイミング割り込みテーブルにライトしてください。
R_05=0x0100;
R_05=0x0000;
:
:
// クリア
// クリア解除
// 20usec 経過
割り込みテーブルがクリア完了
LSI ハード編 – 94
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
(4) タイミング割り込みパケット番号テーブルのアドレス(表 5.15.3.1 の注 2 参照)
タイミング割り込みを発生させたいパケット番号テーブルのアドレスを指定します。
18 ワード以降は無効です。
パケット番号アドレス
DB4
DB3
DB2
DB1
DB0
0
0
0
0
0
0 ワード（0〜15 パケット）
0
0
0
0
1
１ワード（16〜31 パケット）
0
0
0
1
0
2 ワード（31〜47 パケット）
：
：
：
：
：
：
：
：
：
：
：
：
1
0
0
0
1
17 ワード（272〜287 パケット）
(5) タイミング割り込みパケットの設定例(表 5.15.3.1 の注 1 参照)
5.15.2 項の (4) タイミング割り込みパケットの設定例と設定方法は同じですがここでは
"パケット番号 23"1 個のみを設定する例を示します。
R_06=0x0200;
// アドレスを 1 に設定
R_7B=0x0001;
R_06=0x0300;
// パケットライト設定モード
R_7B=0x8000;
// 1 ワードの BIT15(パケット番号 23)
R_06=0x0000;
// 設定モードをもどす。
(6) SETTIMCK_SUB 設定モ−ド(FRCK_SUB, FNCK_SUB)
レジスタ 0x1C にサブチャネルのフレームカウンタ(番号)およびパケットカウンタ(番号)の値を設定
します。
使用例は、マニュアル”制御フロー編の図 2.1.5.13 割り込み処理(AUTO 接続_SUB 設定)”を参照し
て下さい。
(7) SETINT_FNCK_SUB 設定モ−ド
タイミング割り込みを発生させたいパケット番号のアドレスを指定します。
(8) SETMAX_SUB 設定モ−ド
レジスタ 0x1C にサブチャネル受信フレーム間隔を設定します。
使用例は、マニュアル”制御フロー編の図 2.1.5.2 初期パラメ−タ設定(注 2)の(7)”を参照して下さい。
(9) タイミング割込イネ−ブル
タイミング割り込みを信号を発生します。割り込みを発生させるには、さらにレジスタ 0x00 の DB14
を“1”にしておく必要があります・
LSI ハード編 – 95
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
5.16 クリア
表 5.16
クリア
アドレス
R/W
DB15
DB14
DB13
DB12
DB11
DB10
DB9
DB8
0x7F
R
W
初期値
0
—
0
1
—
0
1
—
0
1
—
0
0
—
0
0
—
0
1
—
0
1
—
0
アドレス
R/W
DB7
DB6
DB5
DB4
DB3
DB2
DB1
DB0
0x7F
R
W
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
0
1
0
1
1
0
初期値
(1) DB7〜DB0=0xFF にすると ML9574 がクリアされ外部クリアと同じ状態になります。
クリア後 DB7〜DB0=0x00 にもどしてください。
クリアが解除されます。
(2) リード時は、0x7401 となります。（ML9574 の識別 ID として使用可能です）
LSI ハード編 – 96
䋨ᵈ3䋩
&$
&$
6+0
&$
&$
&$
&8&&+1
&$
:6#.
12PF
&)0&+1
:6#.
%.4$
%5$
:176
6+0
0.018µF
LSI ハード編 – 97
0.1µF
䋨ᵈ2䋩
䋨ᵈ2䋩
䉼䊠䊷䊅䊷ㇱ
/176
䋨ᵈ1䋩
+06$
/176
/176
/176
0.1µF
&$
&$
6+0
&$
&$
&$
&$
6+0
&$
&$
&$
&$
&)0&%14'
&8&&%14'
4&$
94$
䋨ᵈ3䋩
䋨ᵈ3䋩
0.1µF
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
/176
䋨ᵈ1䋩
%--A+0
䋨ᵈ㪈䋩䉝䊅䊨䉫㔚Ḯ┵ሶ䋨㪘㪭㪛㪛㪀㩷䈫䊂䉳䉺䊦㔚Ḯ┵ሶ㩿㪛㪭㪛㪛㪄㪠㪦㪀㩷䈫
䇭䇭䇭䇭䊧䉩䊠䊧䊷䉺㔚Ḯ┵ሶ䋨㪩㪛㪭㪛㪛䋩䈲䇮೎♽⛔䈮䈚䈩ਅ䈘䈇䇯
䋨ᵈ㪉䋩䉝䊅䊨䉫䉫䊤䊮䊄┵ሶ䋨㪘㪞㪥㪛㪀㩷䈫䉼䊠䊷䊅䈱䉫䊤䊮䊄䈲౒ㅢ
䈮䈚䈩ਅ䈘䈇䇯
䋨ᵈ㪊䋩㪫㪠㪥㪈㪃㪫㪠㪥㪉㪃㪫㪠㪥㪊䈲ౝㇱ䈪䊒䊦䉻䉡䊮䈮䈭䈦䈩䈇䉁䈜䈏䇮
䇭䇭䇭䇭น⢻䈭㒢䉍䇮㪛㪞㪥㪛䈮ធ⛯䈚䈩ਅ䈘䈇
&'6+0
:176%$
&)0&+1
5)
0.1µF
㪘㪞㪥㪛
#+0
&8&&+1
#)0&
㔚Ḯ౉ജ
/10
㪂
㪄
#8&&
㩿ᵈ㪈䋩
㪤㪣㪐㪌㪎㪋
㩿㪫㫆㫇㩷㪭㫀㪼㫎㪀
330PF䋨㫧10%䋩
1µF
4&8&&
4')176
4')8&&
4'))0&
8$)
&8&&%14'
&)0&%14'
#
#
#
#
#
#
#
6+0
6+0
0.1µF
10µF
㪛㪞㪥㪛㪄㪠㪦
㪩㪜㪞㪞㪥㪛
6+0
䋨ᵈ1䋩
㪛㪭㪛㪛㪄㪠㪦
㪩㪛㪭㪛㪛
㪘㪭㪛㪛
12PF
㪏㪅㪈㪐㪉㪤㪟㫑᳓᥏
CPU䉟䊮䉺䊐䉢䊷䉴
CPU䉟䊮䉺䊐䉢䊷䉴
䋨ᵈ1䋩
0.1µF
６. 外部接続例
ML9574䇭ᄖㇱធ⛯଀
ML9574 ユーザーズマニュアル
第 1 編 LSI ハード編
７. パッケージ外形図
（単位：mm）
TQFP64-P-1010-0.50-K
Mirror finish
パッケージ材質
リードフレーム材質
端子処理方法・材質
パッケージ質量 (g)
版数/改版日
5
エポキシ樹脂
42 アロイ
半田メッキ (≥5µm)
0.26 TYP.
4 版/96.10.28
表面実装型パッケージ実装上の注意
表面実装型パッケージは、リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすいパッケー
ジです｡
したがって、リフロー実装の実施を検討される際には、その製品名、パッケージ名、ピン数、パッケージコード及び希
望されている実装条件（リフロー方法、温度、回数）、保管条件などを弊社担当営業まで必ずお問い合わせ下さい｡
LSI ハード編 – 98
第 2 編制御フロー編
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
1. モ−ド
1.1 FM 多重動作モ−ド
本 LSI は、
(1) 1 つの放送局を連続受信し、受信デ−タをパケット単位およびフレ−ム単位で出力するメインチャ
ネルモ−ド（従来方式）
(2) 1 つの放送局（メイン局）と別の放送局（サブ局）間をチュ−ナの高速切り替え受信を行い、サブ
局の受信デ−タをパケット単位で出力するメイン/サブ切替受信モ−ド。
（サブ局受信中に抜けたメイン局のパケットは、誤り訂正で再生しますので見かけ上、メイン局と
サブ局の同時受信が可能です）
の 2 つの受信モ−ドが可能です。
受信動作を図 1.1 に示します。
また、FM 多重追加機能として、タイミング割り込みテーブル指定によるフレーム同期中のフレーム内
任意のタイミングでの割り込み設定がメイン／サブ供に可能です。
サブチャネルモ−ドのアプリケ−ションとしては、VICS と DGPS の同時受信、あるチャンネルの FM
多重放送番組と他チャンネルのパケットデータの同時受信等が可能です。
1.2 FM 多重フレ−ムフォ−マット
本 LSI は、国際標準フレ−ムフォ−マット A0, A1, B(日本), C をすべてサポ−トしています。各フレ−ムフォ−マットの
高速切り替えも可能です。
制御フロー編 – 1
図 1.1
MAIN局
271
0
‥‥
13
1フレ−ム
‥‥
271
0
‥‥
13
メイン/サブチャネルモ−ドの切替受信 (横 1 受信_MAIN 禁止の場合)
制御フロー編 – 2
1
270
2
271
0
‥‥
271
0
271
0
‥‥
受信割込
‥‥
271
横1受信
デ−タ̲SUB
0,1
271
0
横2受信デ−タ
0
：
：
189
0
：
：
189
チュ−ナ̲SUB
チューナ切替
要求割り込み
1
2
‥‥
受信割込
チューナ切替
要求割り込み
1
13
横2受信デ−タ
0
270
‥‥
チュ−ナ̲MAIN
チューナ切替
要求割り込み
SUB局
13
0
：
：
189
チュ−ナ̲SUB
チュ−ナ̲MAIN
‥‥
受信割込
0
：
：
189
パケット番号 ‥‥
0
横2受信デ−タ
横2受信デ−タ
フレーム番号
271
受信割込
受信割込
1フレ−ム
1フレ−ム
‥‥
0
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
1フレ−ム
‥‥
チューナ切替
要求割り込み
2
271
0
‥‥
0
270
271
0
1
受信割込
2
‥‥
横1受信
デ−タ̲SUB
0,1
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
2. 制御フロ−例
2.1 FM 多重受信
本フロ−では、横 2 受信およびメイン/サブ切り替え受信の制御フロ−を示します。
メイン/サブ切り替え受信の制御フロ−例を以下に示します。
(1) 本フロ−では横 2 受信_MAIN と横 1 受信_SUB の制御フロ−を示しており、横 1 受信_MAIN は省
略しています。
(2) 本例ではサブチャネルの受信に、チュ−ナ切り替え時間を 1/3 パケット、クロック引き込み時間を
1/3 パケット、ブロック同期に 1 パケットの時間がかかることを前提にしています。
この場合、メインチャネルの消失パケットは、受信パケット 2 を含め 4.5 パケットとなります。
2.1.1 全体フロ−
(1) 図 2.1.1.1 に全体フロ−を示します。
全体フロ−は、以下の 5 つの制御で変えることができます。
• パワ−オン/受信開始 1(受信開始 2) (図 2.1.5.1)
本フローの初期設定で横 1 受信_MAIN とメイン/サブ切り替え受信を選択をすることができます。
• MAIN チャネル切り替え (図 2.1.5.4)
本フローにより同期状態および受信状態のクリアが実行されるので高速に切替ができます。
• SUB チャネル起動(図 2.1.5.5)
本フローによりメイン/サブ切り替え受信を開始します。
SUB チャネル起動を実行しない場合、横 1 受信_SUB 割り込,チューナ切替割り込,フレーム同期
割り込みは発生しません。
• SUB チャネル停止(図 2.1.5.6)
本フローによりメイン/サブ切り替え受信を停止します。
• 動作停止(図 2.5.7)
本フローにより FM 多重受信動作を停止します。
(2) メイン/サブ切り替え受信ブロック図を図 2.1.1.２に示します。
(3) 図 2.1.1.3-1/2〜2.1.1.3-2/2 にメイン/サブ切り替えタイミングを示します。
左側にメインチャネルのパケット、右側にサブチャネルのパケットを示しています。
分かりやすくするため、これらのパケットの先頭位置を一致させています。
実際の場合、この位置はずれていますが説明内容は、かわりません。
制御フロー編 – 3
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
電源断状態
パワ−オン
受信開始1
図 2.1.5.1
図 2.1.5.1
図 2.1.5.5
SUBチャネル
起動
図 2.1.5.4
MAIN/SUB
切り替え受信
MAIN受信
図 2.1.5.6
SUBチャネル
停止
全体フロ−
制御フロー編 – 4
図 2.1.1.1
MAINチャネル
切り替え
図 2.1.5.1
図 2.1.5.7
受信開始2
動作停止
動作停止
チューナ切替割込
チャネル
接続/切断
̲SUB
(R̲06)
メイン/サブ切替制御
図 2.1.1.2
クロック再生
̲SUB
ブロック同期
̲SUB
パケット
カウンタ
フレームNO
カウンタ
バス
制御フロー編 – 5
メイン/サブ切替受信ブロック図
チュ−ナ
SUB局
復調
MAIN局
横1受信割込̲SUB
横1受信RAM
̲MAIN
横1受信割込̲MAIN
フレ−ム
メモリ
横2受信割込̲MAIN
クロック再生
̲MAIN
チュ−ナ切り替え
̲MAIN/SUB
ML9574
ブロック同期
̲MAIN
フレ−ム同期
̲MAIN
フレーム同期割込
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
チャネル
接続/切断
̲MAIN
チュ−ナ
横1受信RAM
̲SUB
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
メインチャネル局パケット(VICS)
サブチャネル局パケット(DGPS)
パケット
番号
チュ−ナ切替時間
/クロック引込時間
非受信
図 2.1.1.3-1/2
130
MAIN/SUB接続
受信停止̲MAIN
チュ−ナ切替時間
/クロック引込時間
131
メイン/サブ切替受信タイミング
制御フロー編 – 6
受信中
チュ−ナ
切替時間
136
フレ−ム同期割り込み
・チュ−ナ再接続(to MAIN)
137
受信開始̲MAIN
138
フレ−ム
同期検出
(BSIN̲SUB)
メインチャネル局パケット(VICS)
サブチャネル局パケット(DGPS)
受信中̲MAIN
269
チュ−ナ
切替時間
チュ−ナ替時間
クロック引込時間
図 2.1.1.3-2/2
270
・チャネル接続̲SUB
(内部制御)
・メイン切断 (内部制御)
受信中断̲MAIN
・チュ−ナ切替割り込み
ブロック同期動作
0
第1パケット受信
受信割り込みイネーブル(内部制御)
1
チュ−ナ
切替時間
第2パケット受信
チュ−ナ切替時間
2
MAINチャネル接続、
(内部制御)
受信再開̲MAIN
・チュ−ナ切替要求割り込み
・(サブチャネル切断(内部制御)）
第1,2パケット受信割り込み
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
メイン/サブ切替受信タイミング図
制御フロー編 – 7
271
図 2.1.2
全体構成
制御フロー編 – 8
・AUTO接続̲SUB
・チューナ切替
・横2受信̲MAIN
・横1受信̲SUB
割り込み
・横1受信̲MAIN
受信開始2
動作停止
SUBチャネル
停止
SUBチャネル
起動
MAINチャネル
切り替え
パワ−オン1/
受信開始1
受信開始2
動作停止
FM多重LSI
SUBチャネル停止
SUBチャネル起動
MAINチャネル切り替え
パワ−オン1/受信開始1
0
横2受信デ−タ
（フレ−ムデ−タ）
横1受信デ−タ̲MAIN
USR̲MEMORY
階層4CRC
番組編集部
横1̲SUB割り込み 190
(1回/3フレ−ム)
横1受信デ−タ̲SUB
横2受信割込
(1回/フレ−ム)
横1受信割込̲MAIN
(189回/フレ−ム)
チューナ切替割り込み
(2回/3フレーム)
CPU
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
2.1.2 全体構成
図 2.1.2 に全体構成を示します。
本図は全体フロ−制御と割り込みの役割分担を示しています。
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
2.1.3 割り込み
図 2.1.3 に割り込み処理のフロ−を示します。
割り込み
割り込みクリア
横1̲MAIN受信割込
横1̲MAIN受信処理
横2受信割込
横2受信処理
横1受信̲SUB
割込
横1受信̲SUB
処理
チュ−ナ切替
要求割込
チュ−ナ切替
処理
フレーム同期割込
AUTO接続̲SUB設定
return
図 2.1.3
割り込み概略フロ−
制御フロー編 – 9
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
2.1.4 ユ−ザ RAM 構成
本フロ−で使用しているユ−ザ RAM 構成を図 2.1.4 に、ユ−ザ RAM 内容を表 2.1.4 に示します。
表 2.1.4
1
2
3
4
5
(r_00)
(r_01)
(r_06)
(r_34)
i
6
7
横 1USR_RAM_MAIN
i
8
9
横 2USR_RAM
i
10
横 1USR_RAM_SUB
ユ−ザ RAM 内容
リ−ドした割り込みレジスタ（0x00）の内容です
初期設定した割り込みマスクレジスタ（0x01）の内容です
初期設定したサブチャネルモードレジスタ（0x06）の内容です
初期設定した割り込み条件レジスタ（0x34）の内容です
1 回目横誤り訂正後 USR_RAM_MAIN ポインタ
説明の簡単化のためリセット時 0 としています
リ−ドした横 1 受信デ−タ_MAIN のバッファ領域
2 回目横誤り訂正 USR_RAM ポインタ
説明の簡単化のためリセット時 0 としています
リ−ドした横 2 受信デ−タのバッファ領域
横 1USR_RAM_SUB ポインタ
説明の簡単化のためリセット時 0 としています
横 1 誤り訂正後受信デ−タ SUB のバッファ領域
（注）上表の r_00 等の表記は、ユーザーRAM の内容として本項以降の図やフローチャート中で
使用します。
制御フロー編 – 10
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
(r̲00)
(r̲01)
(r̲06)
(r̲34)
割込レジスタ内容
割込マスク
サブチャネルモード
割り込み条件
ML9574のレジスタ
へのリ−ド/ライト
内容
横1USR̲RAMポインタ：i
横1受信デ−タ用
バッファ
横1̲MAIN
USR̲RAM
横2USR̲RAMポインタ：i
横2受信デ−タ用
バッファ
横2USR̲RAM
横1̲SUB
USR̲RAMポインタ：i
横1受信̲SUBデ−タ用
バッファ
横1̲SUB
USR̲RAM
図 2.1.4
USR_RAM 構成
制御フロー編 – 11
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
2.1.5 各フロ−の説明
全体フロ−の制御を(1)〜(7)に示します。
(1) パワ−オン制御フロ−
図 2.1.5.1 に示します。
(2) 初期パラメ−タ設定
パラメータ設定フローを図 2.1.5.2-1/2 に示します。
メイン/サブ切替受信受信初期設定例と動作タイミングの関係を図 2.1.5.2-2/2 に示します。
(3) MAIN チャネル起動
図 2.1.5.3 に示します。
(4) MAIN チャネル切り替え
図 2.1.5.4 に示します。
(5) SUB チャネル起動
図 2.1.5.5 に示します。
(6) SUB チャネル停止
図 2.1.5.6 に示します。
(7) 動作停止
図 2.1.5.7 に示します。
割り込み制御
(8) 割り込み制御
概要を図 2.1.5.8 に示します。
割り込み制御の詳細を(9)〜(11)に示します。
(9) 横 1 受信_MAIN
図 2.1.5.9 に示します。
(10) 横 2 受信
図 2.1.5.10 に示します。
(11) 横 1 受信_SUB
図 2.1.5.11 に示します。
その他の制御を(12)〜(13)に示します。
(12) チューナ切替
図 2.1.5.12 に示します。
(13) AUTO 接続_SUB
図 2.1.5.13 に示します。
制御フロー編 – 12
パワ−オン
受信開始1
受信開始2
動作停止
図 2.1.5.2
電源ON
パラメ−タ
設定
図 2.1.5.７
発振制御ON
R̲31=0x0004
SUBチャネル切断
R̲06=(R̲06)=0x0000
図 2.1.5.3
外部端子CLR
MAINチャネル
起動
25msec
Wait
メインチャネル
クリア/クリア保持
図 2.1.5.1
return
R̲3E=0x0040
クロック動作
R̲31=0x0007
動作停止
R̲31=0x0004
25msec
Wait
パラメ−タ
設定
クロック停止
R̲31=0x0000
図 2.1.5.3
クロック動作
R̲31=0x0007
MAINチャネル
起動
チュ−ナOFF
return
return
return
使用例(1)
XOUTC
オ−プン
もしくは"1"
ML9574
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
パワ−オン制御フロ−
制御フロー編 – 13
発振制御ON
R̲31=0x0004
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
メインチャネルクリア
設定/保持
(注3)
受信モード
の選択
① 初期パラメ−タ
設定
(注1)
R̲3E=0x0040
R̲28=0x0001(VICS)
R̲30=0x0003(アンプx3)
サブ/メイン切替受信
初期設定
(注2)
受信モードの
選択(r̲01,r̲34)
(注3)
横2受信
横1受信
̲MAIN
MAIN/SUB
切替受信
割込マスク
(r̲01)
横1モード
(r̲34)
○
○
○
○
○
○
×
×
○
×
○
×
0x8E00
0x0600
0x8C00
0x0400
0x2168
0x0068
0x2100
0x0000
return
サブ/メイン切替受信用
初期設定
return
(注2)
サブ/メイン切替
受信の選択
割込マスク
横1割り込み条件
R̲01=r̲01
R̲34=r̲34
レジスタ(0x00,0x34)
の初期値
設定モード
(1)チューナ切替割り込およびメインチャネル切断タイミング
R̲06=0x0003; R̲1D=(5<<10) ￨ 270;
(2)サブチャネル接続タイミング(LSI内部制御)
R̲06=0x0000; R̲1D=(18<<10) ￨ 270;
(3)チューナ切替割り込(サブ局→メイン局)
サブチャネル切断(LSI内部制御)
R̲06=0x0001; R̲1D=(2<<10) ￨ 2;
(4)メインチャネル接続タイミング(LSI内部制御)
R̲06=0x0002;
R̲1D=(20<<10) ￨ 2;
(5)メイン/サブチャネル接続/切断フレーム番号
R̲06=0x0004; R̲1D= 2 ￨ (0<<4) ￨ (0<<8) ￨(2 <<12) ;
(1)
(2)
(3)
(4) に対応
(6)受信開始パケット指定(LSI内部制御)
R̲06=0x0005; R̲1D= 0;
(7)サブチャネル受信フレーム間隔(FNMAX=2)
R̲06=0x0C00; R̲1C=(FN̲MAX << 12);
(注1)
初期設定中の受信禁止、割り込み
クリアをしています。
メインチャネル起動時にクリアを
解除します。
(8)横1受信̲メインOFF, 横1受信̲SUB=ON,
R̲34=0x2100;
(9)レジスタ0x06をもとにもどす
R̲06=0x0000;
return
図 2.1.5.2-1/2
初期パラメ−タ設定
制御フロー編 – 14
2パケット受信̲SUB
(7)サブチャネル受信フレーム間隔(FNMAX=2)
R̲06=0x0C00; R̲1C=(FN̲MAX << 12);
図 2.1.5.2-2/2
制御フロー編 – 15
フレーム番号
パケット番号 ‥‥
1
270
271
0
‥‥
(1)チューナ切替割り込
メインチャネル切断
R̲06=0x0003;R̲1D=(5<<10) ￨ 270;
(2)サブチャネル接続タイミング(LSI内部制御)
R̲06=0x0000;R̲1D=(18<<10) ￨ 270;
③メインチャネル
接続
②サブチャネル
切断
①サブチャネル
接続
2
チューナ切替
要求割り込み
受信割り込み
チューナ切替
要求割り込み
0
270
271
0
1
1
2
‥‥
271
0
‥‥
2
271
0
‥‥
0
270
271
0
1
2
‥‥
(4)メインチャネル接続タイミング(LSI内部制御)
R̲06=0x0002;
R̲1D=(20<<10) ￨ 2;
(3)チューナ切替割り込(サブ局→メイン局)
サブチャネル切断(LSI内部制御)
R̲06=0x0001; R̲1D=(2<<10) ￨ 2;
(6)受信開始パケット指定
R̲06=0x0005; R̲1D= 0;
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
メイン/サブチャネルモ−ドの切替受信初期設定例((1)〜(7))
④メインチャネル
切断
(5)メイン/サブチャネル接続/切断フレーム番号
R̲06=0x0004; R̲1D= 2 ￨ (0<<4) ￨ (0<<8) ￨(2 <<12) ;
①
②
③
④
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
② MAINチャネル
起動
③ MAINチャネル
切り替え
メインチャネル
クリア解除
メインチャネル
クリア/クリア解除
R̲3E=0x0000
R̲3E=0x0040
R̲3E=0x0000
チュ−ナON
チュ−ナ切替
return
return
図 2.1.5.3
メインチャネル起動
図 2.1.5.4
メインチャネル切り替え受信
制御フロー編 – 16
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
④ SUBチャネル
起動
サブ局へ
接続準備
MAIN̲CHクリア
/クリア解除
R̲3E=0x0040
R̲3E=0x0000
チャネル接続
(BSIN̲SUB)
R̲06=0x0010
割り込みマスク
(フレ−ム同期)
R̲01=0x0100
チュ−ナ切替
( to SUB局 )
return
図 2.1.5.5
SUB チャネル起動
制御フロー編 – 17
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
⑤ SUB停止
SUB切断
R̲06= 0x0000
return
図 2.1.5.6
SUB チャネル停止
制御フロー編 – 18
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
動作停止
MAIN/SUB共、切断
SUBチャネル切断
R̲06=r̲06=0x0000
メインチャネルクリア
/クリア保持
R̲3E=0x0040
動作停止
R̲31=0x0004
クロック停止
R̲31=0x0000
チュ−ナOFF
return
図 2.1.5.7
動作停止
制御フロー編 – 19
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
割り込み
割り込みクリア
r̲00=R̲00
R̲00=r̲00
横1受信割込̲MAIN
r̲00 & r̲01 & 0x0200
==0x0200
図2.1.5.9
横1受信̲MAIN処理
横2受信割込̲MAIN
r̲00 & r̲01 & 0x0400
==0x0400
図2.1.5.10
横2受信処理
横1受信割込̲SUB
r̲00 & r̲01 & 0x0800
==0800
図2.1.5.11
横1受信̲SUB処理
チュ−ナ切替割り込み
r̲00 & r̲01 & 0x8000
==0x8000
図2.1.5.12
チューナ
切り替え処理
フレ−ム同期割り込み &&
(BSIN̲SUBモ−ド)
(r̲00 & 0x0100==0x0100) &&
(R̲06 & 0x0100)==0x0100)
図2.1.5.13
AUTO接続̲SUB設定
return
図 2.1.5. 割り込み制御(概要)
制御フロー編 – 20
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
横1受信̲MAIN
横1デ−タリ−ド
USR̲MEM[i++]=R̲03
12 word
リ−ド
return
図 2.1.5.9
割り込み処理(横 1 受信_MAIN)
制御フロー編 – 21
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
横2受信̲MAIN
横2デ−タリ−ド
USR̲MEM[i++]=R̲38
190*12 ワード
リ−ド
return
図 2.1.5.10
割り込み処理(横 2 受信)
制御フロー編 – 22
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
横1受信̲SUB
横1デ−タリ−ド
USR̲MEM[i++]=R̲04
第一パケットリード
12 word
リ−ド
横1パリティデ−タ
のダミーリ−ド
USR̲MEM[i]=R̲04
パリティデータの廃棄
(2パケット受信に設定した場合
第一パケットと第２パケット間
にパリティデータがはいります
ので読み飛ばしが必要です)
6 word
リ−ド
横1デ−タリ−ド
USR̲MEM[i++]=R̲04
第二パケットリード
12 word
リ−ド
return
図 2.1.5.11
割り込み処理(横 1 受信_SUB)
制御フロー編 – 23
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
チュ−ナ切替̲SUB
R̲06 & 0x0001
==0x0001
R̲06 & 0x0001
==0x0000
MAIN局へ
チュ−ナ切替
SUB局へ
チュ−ナ切替
return
図 2.1.5.12
割り込み処理(チュ−ナ切り替え)
制御フロー編 – 24
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
AUTO接続̲SUB設定
MAIN̲CHクリア
/クリア解除
R̲3E=0x0040
R̲3E=0x0000
受信フレーム間隔
(FNMAX)
> 1フレーム
フレーム/パケットカウンタを
書き込みモードに設定
・フレームNO=FNMAX‑1;
・パケットNO=カウンタ値;
r̲1D=R̲1C & 0x01ff
R̲06=0x0400
R̲1C=(FNMAX‑1)<<10) ￨ r̲1D;
(注)
(1) フレーム受信間隔が大きい場合、最初に
受信するサブチャネルの間隔を短くして
ください。
位相補正はサブチャネルのパケットを受信
してから開始するので,最初の接続まで
位相は補正されないためです。
具体的には次の(2),(3)を実行して
ください。
(2)受信するフレーム番号の一つ前のフレー
ム番号にカウンタを書き換えます(R̲1C)。
(3)その際、パケット番号は同期状態を保持
しなければならないので一旦リードして
再書き込みをします(R̲1C & 0x01ff)。
MOD̲AUTO̲SUB(自動接続)
PHASECNT̲SUB(位相制御)
に設定
R̲06=0x0060
割り込みマスク
(横2受信、横1受信̲SUB)
R̲01=r̲01
保存済み初期値を設定
MAIN局へ
チュ−ナ切替
return
図 2.1.5.13
割り込み処理(AUTO 接続_SUB 設定)
制御フロー編 – 25
ML9574 ユーザーズマニュアル
第 2 編制御フロー編
2.2 FM 多重の階層 4CRC 処理
階層 4CRC の制御フロ−を 2.2.1 に示します。
階層 4 データをレジスタ 0x29 へ word(16 bit)単位でライトして下さい。
階層4デ−タ
グル−プ編集
CLR̲CRC/CLR̲CRC解除
R̲2A=0x0001
R̲2A=0x0000
階層4デ−タグル−プライト
R̲29=L4Data(i)
階層4デ−タ
グル−プ完了
CRC結果
R̲2A & 0x0001==0
OK
階層4デ−タ
グル−プ編集完了
制御フロー編 – 26
改版履歴
ML9574 ユーザーズマニュアル
改版履歴
改版履歴
ドキュメント No.
FJUL9574-01
ページ
発行日
2003.4.7
変更内容
改版前
改版後
–
–
初版発行
改– 1
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