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JEITA ED-2721
INDEX
1.
Scope
…………………………………………………………………………………………………………
1
2. Definition of terms and letter symbols ……………………………………………………………………… 1
3.
Electrical interface requirements …………………………………………………………………………… 3
4. Electrical interface of digital signal ………………………………………………………………………… 3
…………………………………………………………………………………………
4.1
Basic configuration
4.2
Interface input signal definition
4.3
Pin assignment
3
…………………………………………………………………………… 5
………………………………………………………………………………………………
7
4.4 Input signal timing …………………………………………………………………………………………… 7
4.5
…………………………………………………………………………………………
7
……………………………………………………………………………………………………
9
Power requirement
Appendix Table
Annex A (Informative) LVDS, TTL and TMDS ………………………………………………………………… 11
A.1 Video signal ………………………………………………………………………………………………… 11
A.1.1
LVDS ………………………………………………………………………………………………………
11
A.1.2
TTL
………………………………………………………………………………………………………
23
A.1.3
TMDS
……………………………………………………………………………………………………
27
A.2
Function control signal ……………………………………………………………………………………
29
A.3
Electrical characteristics
…………………………………………………………………………………
31
……………………………………………………………………………
31
A.3.1
Absolute maximum ratings
A.3.2 Signal voltage and current ……………………………………………………………………………… 31
Explanation
………………………………………………………………………………………………………
(1)
33
JEITA ED-2721
目
1.
適用範囲
2.
用語の定義
3.
電気インタフェースの規定項目
4.
デジタル信号インタフェース
次
…………………………………………………………………………………………………
2
………………………………………………………………………………………………
2
………………………………………………………………………
4
…………………………………………………………………………
4
………………………………………………………………………………………………
4
4.1
基本構成
4.2
インタフェース入力信号
4.3
……………………………………………………………………………
6
ピンアサインメント
…………………………………………………………………………………
8
4.4
入力信号タイミング
…………………………………………………………………………………
8
4.5
信号電源の電圧と電流
………………………………………………………………………………
8
付
表
………………………………………………………………………………………………………
附属書Ａ（参考）
A.1.
映像信号
LVDS, TTL 及びTMDS
10
………………………………………………………………
12
……………………………………………………………………………………………
12
A.1.1
LVDS
…………………………………………………………………………………………………
12
A.1.2
TTL
…………………………………………………………………………………………………
24
A.1.3
TMDS
…………………………………………………………………………………………………
28
A.2.
ファンクション制御信号
…………………………………………………………………………
30
A.3.
電気特性
……………………………………………………………………………………………
32
……………………………………………………………………………………………
32
A.3.1
絶対定格
A.3.2
信号電圧と電流
解
説
……………………………………………………………………………………
32
………………………………………………………………………………………………………
34
(2)
JEITA ED-2721
Standard of Japan Electronics and Information Technology Industries Association
Electrical interface for plasma display modules
1. Scope
This standard defines the electrical interface of power supplies to and in module with their power on-and
off-sequence, and digital signal interface as digital video data signals, synchronization signals and
functional signals between the image processing board of the PDP set and the control board of the PDP
module, and defines the description of the pin assignment of the connectors.
Remarks 1. The standards and references are follows.
EIAJ ED-2701 A “Terminology and letter symbols for Colour Plasma Display Devices”
EIAJ ED-2710 A “Measuring methods for colour plasma display modules”
EIAJ ED-2720 A “Mechanical interface for plasma display modules”
TIA/EIA-644A
“Electrical characteristics of low voltage differential signaling interface
circuits”
JEIDA-59-1999
“Digital interface standards for monitor Version 1.0”
Remarks 2. The related standards are shown in Appendix Table.
2. Definition of terms and letter symbols
In this document most of the definitions used comply with EIAJ ED-2701, JIS C 6101-1-1998 and JIS Z
8105-1982. The following definition applies in addition to them.
NOTE Table 1 show acronyms for reference.
TTL
Table 1 Acronyms for reference
Transistor-transistor logic
LVDS
Low voltage differential signalling
TMDS
Transition minimized differential signalling
HS
Horizontal synchronization
VS
Vertical synchronization
DE
Data enable
DCLK
Data clock
APC
Automatic power control
2.1 Image processing board
circuit board including A/D converter, scaler and video decoder, deinterlacing for image signal from input
device such as TV-tuner, PC, DVD, etc.
(1)
JEITA ED-2721
電子情報技術産業協会規格
プラズマディスプレイモジュールの電気インタフェース
Electrical interface for plasma display modules
1.
適用範囲
この規格は，プラズマディスプレイモジュール(PDPモジュール)に供給される電源とそ
の投入遮断シーケンス，並びに，モジュールの信号処理基板とPDPセットの画像信号処理基板の間で取
り交わされる，デジタル映像信号，同期信号，ファンクション制御信号に関するデジタル信号インタ
フェースを規定するとともに，そこに用いられるコネクタのピンアサインメントの表記法を規定する。
備考1. この規格の引用規格を次に示す。
EIAJ ED-2701
カラープラズマディスプレイデバイスに関する用語及び文字記号
EIAJ ED-2710A
カラープラズマディスプレイモジュールの測定法
EIAJ ED-2720
カラープラズマディスプレイモジュールのメカニカルインタフェース
TIA/EIA-644A
Electrical characteristics of low voltage differential signaling
(LVDS) interface circuits
JEIDA-59-1999
デジタルモニターインターフェース標準 Version 1.0
備考2. 関連規格を付表に示す。
2.
用語の定義
この規格で用いる主な用語の定義は，EIAJ ED-2701, JIS C 6101-1-1998，及びJIS
Z 8105-1982に基づき，さらに，以下の用語定義を加える。
また，参考として，よく使われる頭字語(略語)を表１にまとめる。
表１
頭字語
2.1
良く使われる頭字語（参考）
Spell-out
対応する日本語
TTL
Transistor-transistor logic
---
LVDS
Low voltage differential
signalling
---
TMDS
Transition minimized differential
signalling
---
HS
Horizontal synchronization
水平同期
VS
Vertical synchronization
垂直同期
DE
Data enable
DCLK
Data clock
データクロック
（データ同期）
APC
Automatic power control
自動パワー制御
画像信号処理基板
---
TVチューナやPC，DVDなどの入力機器からの画像信号に，A/D変換，スケーラ，
IP変換などの処理を行う回路基板。
(2)
JEITA ED-2721
3. Electrical interface requirements
The electrical interface of PDP module is a power interface and a digital signal interface of PDP module.
The power interface of PDP module is all power supplies in and to PDP module, and their power on- and
off-sequence. The supplied powers and their power on- and off-sequence shall be fully described in each
relevant specification.
The digital signal interface is an LVDS, a TTL or a TMDS interface, whose signal encodes the digital video
data and function control signals.
Function control signal, which is the additional signal, except digital video signal, to control the functions
such as APC, shall be fully described in each detail specification.
The interface configuration, input signal definition, pin assignment, input signal timing and power
requirement shall be described in each detail specification.
4. Electrical interface of digital signal
4.1 Basic configuration
The basic configuration of electrical interface of digital signal is shown in Figure 1 as one of examples.
Examples of LVDS, TTL and TMDS are explained in Annex A.
Image processing board
PDP module
Electrical interface signal
(Display data signal & control signal)
R0 ~ Rn-1
R0 ~ Rn-1
G0 ~ Gn-1
G0 ~ Gn-1
LVDS
TTL
TMDS
B0 ~ Bn-1
B0 ~ Bn-1
VS
VS
HS
HS
DE
DE
DCLK
DCLK
Function control signals
Function control signals
NOTE Ri, Gi and Bi : ith bit data for n-bit digital video signal of red, green and blue, respectively (i = 0 to n-1)
Figure 1 Block diagram of an example interface of data signal
(1)
JEITA ED-2721
3.
電気インタフェースの規定項目
PDP モジュールの電気インタフェースには，モジュールの電源イ
ンタフェースとデジタル信号インタフェースがある。
電源インタフェースは，モジュールに供給される電源と，外部電源と内蔵電源のすべての電源投入
と遮断シーケンスである。供給電源と，電源投入と遮断シーケンスは，詳細をそれぞれの個別仕様書
にすべて記載する。
デジタル信号インタフェースは，デジタル映像データとファンクション制御信号をエンコードした
信号を扱う LVDS，TTL もしくは TMDS インタフェースのいずれかとする。
APCなどの制御を行うため，デジタル映像信号に付加されるファンクション制御信号は，個別仕様書
にすべて記述する。
デジタル信号インタフェースの構成，入力信号の定義，ピンアサインメント，入力信号タイミング，
信号電源制御は，個別仕様書に規定するものとする。
4.
デジタル信号インタフェース
4.1
基本構成
デジタル信号インタフェースの基本構成の一例を図１に示す。また，附属書Ａでは，
LVDS，TTL，TMDS の一般的な構成例を解説する。
画像信号処理基板
PDP モジュール
電気インタフェース信号
(デジタルデータとファンクション制御信号)
R0 ∼ Rn-1
R0 ∼ Rn-1
G0 ∼ Gn-1
G0 ∼ Gn-1
B0 ∼ Bn-1
LVDS
TTL
TMDS
B0 ∼ Bn-1
VS
VS
HS
HS
DE
DE
DCLK
DCLK
ファンクション制御信号
備考
ファンクション制御信号
Ri：赤のｉ番目のデジタルビデオデータ (i = 0 ∼ n-1；ｎビットデータの場合)
Gi：緑のｉ番目のデジタルビデオデータ (i = 0 ∼ n-1；ｎビットデータの場合)
Bi：青のｉ番目のデジタルビデオデータ (i = 0 ∼ n-1；ｎビットデータの場合)
図１デジタル信号インタフェースの構成例
(2)
JEITA ED-2721
4.2 Interface input signal definition
The example of interface signal definition and function is as follows in Table 2.
Table 2 Example of interface signal function
Symbol
I/O
Function
Description
Rx IN0+
I
(or RA+)
LVDS differential data (+)
Display data signal:
Rx IN0I
R0, R1, R2, R3, R4, R5, G0
LVDS differential data (-)
(or RA-)
Rx IN1+
I
(or RB+)
LVDS differential data (+)
Display data signal:
Rx IN1I
G1, G2, G3, G4, G5, B0, B1
LVDS differential data (-)
(or RB-)
Rx IN2+
I
(or RC+)
LVDS differential data (+)
Display data signal:
Rx IN2I
B2, B3, B4, B5, HS, VS, DE
LVDS differential data (-)
(or RC-)
Rx IN3+
I
(or RD+)
LVDS differential data (+)
Display data signal and control signal:
Rx IN3I
R6, R7, G6, G7, B6, B7, RES
LVDS differential data (-)
(or RD-)
Rx IN4+
I
(or RE+)
LVDS differential data (+)
Display data signal and control signal:
Rx IN4I
B8, B9, G8, G9, R8, R9, RES
LVDS differential data (-)
(or RE-)
Rx CLKIN+
I
(or CLK+)
LVDS differential clock (+)
Data clock signal:
DCLK
Rx CLKINI
LVDS differential clock (-)
(or CLK-)
NOTE This example shows the case of LVDS with 10-bit video signal.
(1)
JEITA ED-2721
4.2
インタフェース入力信号
表２にデジタル信号インタフェースの画像信号や制御信号などの入力
信号規定の例を示す。
表２
記
号
Rx IN0+
(or RA+)
Rx IN0(or RA-)
Rx IN1+
(or RB+)
Rx IN1(or RB-)
Rx IN2+
(or RC+)
Rx IN2(or RC-)
Rx IN3+
(or RD+)
Rx IN3(or RD-)
Rx IN4+
(or RE+)
Rx IN4(or RE-)
Rx CLKIN+
(or CLK+)
Rx CLKIN(or CLK-)
注
I/O
I
I
I
I
I
I
I
I
I
I
I
インタフェース信号仕様の例
機
能
備
考
LVDS 差分データ (+)
画像データ:
R0, R1, R2, R3, R4, R5, G0
LVDS 差分データ (-)
LVDS 差分データ (+)
画像データ:
G1, G2, G3, G4, G5, B0, B1
LVDS 差分データ (-)
LVDS 差分データ (+)
画像データ:
B2, B3, B4, B5, HS, VS, DE
画像データとファンクション制御信号:
R6, R7, G6, G7, B6, B7, RES
画像データとファンクション制御信号:
B8, B9, G8, G9, R8, R9, RES
LVDS 差分データ (-)
LVDS 差分データ (+)
LVDS 差分データ (-)
LVDS 差分データ (+)
LVDS 差分データ (-)
LVDS 差分クロック (+)
データクロック信号:
DCLK
I
LVDS 差分クロック (-)
10 ビット画像入力時の LVDS インタフェースの例
(2)
JEITA ED-2721
4.3 Pin assignment
The pin assignments should be given in the form of Table 3.
Table 3 Example of connector pin assignments
Pin name
Pin no.
1
GND
2
GND
3
Rx IN04
Rx IN0+
5
GND
6
GND
7
Rx IN18
Rx IN1+
9
GND
10
GND
11
Rx IN212
Rx IN2+
13
GND
14
GND
15
Rx CLKIN16
Rx CLKIN+
17
GND
18
GND
19
Rx IN320
Rx IN3+
21
GND
22
GND
23
GND
24
GND
25
Rx IN426
Rx IN4+
27
GND
28
GND
29
GND
30
GND
31
GND
4.4 Input signal timing
Timing of the interface signals of a PDP module shall be fully described. An example is given at A.1 in
Annex A.
4.5 Power requirement
Power requirements, and power on sequence when needed, shall be fully described. An example is given
in Annex A.1.1.
(1)
JEITA ED-2721
4.3
ピンアサインメント
コネクタのピン割り当ては表３の形式に従って表記する。
表３
4.4
入力信号タイミング
コネクタのピンアサインメント表記例
ピン番号
ピン名
1
GND
2
GND
3
Rx IN04
Rx IN0+
5
GND
6
GND
7
Rx IN18
Rx IN1+
9
GND
10
GND
11
Rx IN212
Rx IN2+
13
GND
14
GND
15
Rx CLKIN16
Rx CLKIN+
17
GND
18
GND
19
Rx IN320
Rx IN3+
21
GND
22
GND
23
GND
24
GND
25
Rx IN426
Rx IN4+
27
GND
28
GND
29
GND
30
GND
31
GND
PDP モジュールへの入力信号のタイミングはすべて個別仕様書に記載する。
附属書Ａの A.1 に例を示す。
4.5
信号電源の電圧と電流
信号の電圧，電流，及び，必要があれば信号電力の投入と遮断シーケン
スをすべて個別仕様書に記載する。記載の方法と例は，附属書Ａの A.1.1 に示す。
(2)
JEITA ED-2721
Appendix Table Related standards
Publish No.
Normative
Standards
Related
Standard
Title
EIAJ ED-2701
Terms and definition for colour plasma display devices
TIA/EIA-644A
Electrical characteristics of low voltage differential signaling
(LVDS) interface circuits
JEIDA-59-1999
Digital interface standards for monitor Version 1.0
EIAJ ED-2700
Defining method of display size for Colour Plasma Display
Devices
EIAJ ED-2710A
Measuring methods for colour plasma display modules
EIAJ ED-2720
Mechanical interface for plasma display modules
(1)
JEITA ED-2721
付表
規
引用規格
関連規格
格
番
関連規格
号
タ
イ
ト
ル
EIAJ ED-2701
カラープラズマディスプレイデバイスに関する用語及び文字記号
TIA/EIA-644A
Electrical characteristics of low voltage differential
signaling (LVDS) interface circuits
JEIDA-59-1999
デジタルモニターインターフェース標準 Version 1.0
EIAJ ED-2700
カラープラズマディスプレイの画面サイズ呼称方法
EIAJ ED-2710A
カラープラズマディスプレイモジュール測定方法
EIAJ ED-2720
プラズマディスプレイモジュールのメカニカルインタフェース
(2)
JEITA ED-2721
Annex A (Informative)
LVDS, TTL and TMDS
A.1 Video signal
A.1.1 LVDS
A.1.1.1 Basic configuration
Annex A Figure 1 shows an example of interface configuration of LVDS.
Image processing board
PDP module
Tx/Rx0+
Tx/Rx0R0 ~ Rn-1
G0 ~ Gn-1
B0 ~ Bn-1
R0 ~ Rn-1
Tx/Rx1+
Tx/Rx1LVDS Transmitter
(Parallel / Serial)
Tx/Rx2+
Tx/Rx2-
G0 ~ Gn-1
LVDS Receiver
(Serial / Parallel)
B0 ~ Bn-1
VS
HS
Tx/Rx3+
Tx/Rx3-
DE
Tx/Rx4+
DE
DCLK
Tx/Rx4-
VS
HS
DCLK
CLK+
CLK-
Function control signal
Annex A Figure 1
Function control signal
Interface configuration
(1)
JEITA ED-2721
附属書Ａ（参考）
A.1.
A.1.1
LVDS, TTL 及び TMDS
映像信号
LVDS
A.1.1.1 基本構成
附属書Ａ図１に LVDS を用いたインタフェースの構成例を示す。
画像処理基板
PDP モジュール
Tx/Rx0+
Tx/Rx0R0 ∼ Rn-1
G0 ∼ Gn-1
B0 ∼ Bn-1
R0 ∼ Rn-1
Tx/Rx1+
Tx/Rx1LVDS 送信側
(パラレル／
シリアル変換)
VS
Tx/Rx2+
Tx/Rx2Tx/Rx3+
Tx/Rx3-
HS
DE
G0 ∼ Gn-1
LVDS 受信側
(シリアル／
パラレル変換)
Tx/Rx4+
Tx/Rx4-
DCLK
ファンクション制御信号
LVDS インタフェースの構成例
(2)
HS
DCLK
CLK-
付属書Ａ図１
VS
DE
CLK+
ファンクション制御信号
B0 ∼ Bn-1
JEITA ED-2721
A.1.1.2 Interface input signal specification
The input signal (display data signal and control signal) is converted from parallel data to serial data with
the LVDS transmitter and further converted into six sets of differential signals before inputting to the PDP
module in this example. The LVDS signal definition and function are described as follows in Annex A
Table 1.
Annex A Table 1 Signal definition and function
Symbol
I/O
Function
Description
Rx IN0+ (or RA+)
I
Display data signal:
LVDS differential data (+)
Rx IN0- (or RA-)
I
R0, R1, R2, R3, R4, R5, G0
LVDS differential data (-)
Rx IN1+ (or RB+)
I
Display data signal:
LVDS differential data (+)
Rx IN1- (or RB-)
I
G1, G2, G3, G4, G5, B0, B1
LVDS differential data (-)
Rx IN2+ (or RC+)
I
Display data signal:
LVDS differential data (+)
Rx IN2- (or RC-)
I
B2, B3, B4, B5, HS, VS, DE
LVDS differential data (-)
Rx IN3+ (or RD+)
I
Display data signal and control signal:
LVDS differential data (+)
Rx IN3- (or RD-)
I
R6, R7, G6, G7, B6, B7, RES
LVDS differential data (-)
Rx IN4+ (or RE+)
I
Display data signal and control signal:
LVDS differential data (+)
Rx IN4- (or RE-)
I
B8, B9, G8, G9, R8, R9, RES
LVDS differential data (-)
Rx CLKIN+
(or DCLK+)
I
LVDS differential clock (+)
Data clock signal: DCLK
Rx CLKIN(or DCLK-)
I
LVDS differential clock (-)
NOTE This Example shows the case of LVDS with 10 bit video signal.
(1)
JEITA ED-2721
A.1.1.2
インタフェース入力信号仕様この例では画像信号と制御信号からなる入力信号は，LVDS ト
ランスミッターによりパラレルデータからシリアルデータに変換され，さらに 6 組の差分信号に変換さ
れて，プラズマディスプレイモジュールに入力される。LVDS 信号の内容と種類を附属書Ａ表１に例で
示す。
附属書Ａ表１
記
号
LVDS インタフェースの入力信号仕様
I/O
機
能
備
考
Rx IN0+ (or RA+)
I
画像データ:
LVDS 差分データ (+)
Rx IN0- (or RA-)
I
R0, R1, R2, R3, R4, R5, G0
LVDS 差分データ (-)
Rx IN1+ (or RB+)
I
画像データ:
LVDS 差分データ (+)
Rx IN1- (or RB-)
I
G1, G2, G3, G4, G5, B0, B1
LVDS 差分データ (-)
Rx IN2+ (or RC+)
I
画像データ:
LVDS 差分データ (+)
Rx IN2- (or RC-)
I
B2, B3, B4, B5, HS, VS, DE
LVDS 差分データ (-)
Rx IN3+ (or RD+)
I
画像データとファンクション制御信号:
LVDS 差分データ (+)
Rx IN3- (or RD-)
I
R6, R7, G6, G7, B6, B7, RES
LVDS 差分データ (-)
Rx IN4+ (or RE+)
I
画像データとファンクション制御信号:
LVDS 差分データ (+)
Rx IN4- (or RE-)
I
B8, B9, G8, G9, R8, R9, RES
LVDS 差分データ (-)
Rx CLKIN+
(or DCLK+)
I
Rx CLKIN(or DCLK-)
I
注
LVDS 差分クロック (+)
データクロック信号: DCLK
LVDS 差分クロック (-)
10 ビット画像入力 LVDS インタフェースの例
(2)
JEITA ED-2721
A.1.1.3 Pin assignment
The pin names may be given in the form of Annex A Table 2.
Annex A Table 2 Example of connector pin assignment
Pin no.
Pin name
1
GND
2
GND
3
Rx IN0-
4
Rx IN0+
5
GND
6
GND
7
Rx IN1-
8
Rx IN1+
9
GND
10
GND
11
Rx IN2-
12
Rx IN2+
13
GND
14
GND
15
Rx CLKIN-
16
Rx CLKIN+
17
GND
18
GND
19
Rx IN3-
20
Rx IN3+
21
GND
22
GND
23
GND
24
GND
25
RX IN4-
26
RX IN4+
27
GND
28
GND
29
GND
30
GND
31
GND
(1)
JEITA ED-2721
A.1.1.3
ピンアサインメント
コネクタのピン割り当ては，附属書Ａ表２に従って表記する。
附属書Ａ表２
コネクタのピンアサインメント表記例
ピン番号
ピン名
1
GND
2
GND
3
Rx IN0-
4
Rx IN0+
5
GND
6
GND
7
Rx IN1-
8
Rx IN1+
9
GND
10
GND
11
Rx IN2-
12
Rx IN2+
13
GND
14
GND
15
Rx CLKIN-
16
Rx CLKIN+
17
GND
18
GND
19
Rx IN3-
20
Rx IN3+
21
GND
22
GND
23
GND
24
GND
25
RX IN4-
26
RX IN4+
27
GND
28
GND
29
GND
30
GND
31
GND
(2)
JEITA ED-2721
A.1.1.4 Input signal timing chart
Annex A Figure 2 is an example of input signal timing chart.
tvsync
VS
tvfp
tvbp
tvw
HS
Line
number
768
1 2 3 - - 767 768
1 2 3 - - 767 768
1 2 3- - -
thsync
HS
thw
DCLK
tdclk
thfp
1
DE
Data
Shaded Area
thw
thbp
2
3
4
1024
(Period of valid data)
D1
D2
D3
D1024
: Invalid data
Annex A Figure 2 Timing chart for resolution 1024 x 768
(1)
JEITA ED-2721
A.1.1.4
入力信号のタイミングチャート
附属書Ａ図２は，入力信号のタイミングチャートの例を示
す。
tvsync
VS
tvfp
tvbp
tvw
HS
Line
number
768
1 2 3 - - 767 768
1 2 3 - - 767 768
1 2 3- - -
thsync
HS
tdclk
thw
DCLK
thw
thbp
thfp
1
DE
2
3
4
1024
（有効データ期間）
データ
D1
D2
D3
D1024
: 無効データ
影付き部分
付属書Ａ図２
解像度 1024 x 768 の画像入力信号のタイミングチャート
(2)
JEITA ED-2721
A.1.1.5 Input signal timing specification
Annex A Table 3 is an example of input signal timing specification.
Annex A Table 3 Input signal timing specification for resolution 1024x768
No.
Symbol
Typical value
Unit
Remark
1
tvsync
16.667
ms
60Hz, 806 lines
2
tvw
0.12
ms
6 lines
3
tvbp
0.60
ms
29 lines
4
tvfp
0.06
ms
3 lines
5
thsync
20.667
µs
1344 dots
6
thw
2.09
µs
136 dots
7
thbp
2.46
µs
160 dots
8
thfp
0.36
µs
24 dots
9
tdclk
15.385
ns
64.999MHz
A.1.1.6 Power sequencing requirements
The LVDS interface requires the logic power and data/control signal sequencing and the data enable
timing of Annex A Figure 3 and Annex A Figure 4.
t1
0.9 VDD
Power
Supply
VDD
0V
0.9 VDD
0.1 VDD
0.1 VDD
t3
t2
t4
Valid Data
LVDS
Interface
0.5ms ≤ t1 ≤ 10ms
0 ≤ t 2 ≤ 50ms
0 ≤ t 3 ≤ 50ms
500ms ≤ t 4
Annex A Figure 3 Logic power and LVDS signals sequencing diagram
(1)
JEITA ED-2721
A.1.1.5
入力信号タイミング仕様
附属書Ａ表３
附属書Ａ付表３は，入力信号タイミングの仕様例を示す。
解像度 1024x768 の画像入力信号タイミング仕様
No.
記号
設定値
単位
備考
1
tvsync
16.667
ms
60Hz, 806 lines
2
tvw
0.12
ms
6 lines
3
tvbp
0.60
ms
29 lines
4
tvfp
0.06
ms
3 lines
5
thsync
20.667
µs
1344 dots
6
thw
2.09
µs
136 dots
7
thbp
2.46
µs
160 dots
8
thfp
0.36
µs
24 dots
9
tdclk
15.385
ns
64.999MHz
A.1.1.6
信号電源シーケンス仕様
LVDS インタフェースは，附属書Ａ図３と附属書Ａ図４に例示する
ロジックパワーとデータ／制御信号のシーケンスやデータ有効期間に適合していなくてはならない。
t1
0.9 VDD
Power
Supply
VDD
0V
0.9 VDD
0.1 VDD
0.1 VDD
t3
t2
LVDS
インタフェース
0.5ms ≤ t1 ≤ 10ms
付属書Ａ図３
t4
有効データ
0 ≤ t 2 ≤ 50ms
0 ≤ t 3 ≤ 50ms
500ms ≤ t 4
ロジックパワーと LVDS 信号のシーケンス図
(2)
JEITA ED-2721
thsync
HS
thfp
thbp
thw
DE
tha (horizontal active)
tvsync
VS
tvfp
tvbp
tvw
DE
tva (vertical active)
DE-only timing mode
tha or tva
tdeb
tha or tva
DE
Annex A Figure 4 Data enable timing parameters
- 21 -
JEITA ED-2721
thsync
HS
thfp
thbp
thw
DE
tha (horizontal active)
tvsync
VS
tvfp
tvbp
tvw
DE
tva (vertical active)
DE-only timing mode
tha or tva
tdeb
tha or tva
DE
付属書Ａ図４
データ有効期間パラメータ
- 22 -
JEITA ED-2721
A.1.2 TTL
A.1.2.1 Basic configuration
Annex A Figure 5 shows an example of interface configuration of TTL.
Image processing board
R 0 ~ R n-1
G 0 ~ G n-1
B 0 ~ B n-1
PDP Module
n bits
n bits
n bits
R 0 ~ R n-1
G 0 ~ G n-1
B 0 ~ B n-1
VS
VS
HS
HS
DE
DE
DCLK
DCLK
Function control signal
m bits
Function control signal
Annex A Figure 5 Interface configuration
- 23 -
JEITA ED-2721
A.1.2
TTL
A.1.2.1 基本構成
附属書Ａ図５に TTL の基本構成例を示す。
画像信号処理基板
n bit
R
0
∼ R
n-1
G
0
∼ G
n-1
B
0
∼ B
PDP モジュール
n bit
n bit
n-1
R
0
∼ R
n-1
G
0
∼ G
n-1
B
0
∼ B
n-1
VS
VS
HS
HS
DE
DE
DCLK
DCLK
m bit
ファンクション制御信号
付属書Ａ図５
TTL の基本構成
- 24 -
ファンクション制御信号
JEITA ED-2721
A.1.2.2 Interface input signal specification
Annex A Table 4 is an example of input signal specification.
Symbol
R 0 ~ R n-1
G 0 ~ G n-1
B 0 ~ B n-1
HS
VS
DE
DCLK
NOTE( 1 )
NOTE( 2 )
Annex A Table 4 Input signal specifications
Function
Remarks
Display data signal:
n bits red video signal
R n-1: MSB(1), R 0: LSB(2)
Display data signal:
n bits green video signal
G n-1: MSB(1), G 0: LSB(2)
Display data signal:
n bits blue video signal
B n-1: MSB(1), B 0: LSB(2)
This signal specifies the data period for one horizontal line.
Horizontal synchronous signal
Control of the next line begins at the rising edge of HS.
Timing signal that controls the start of the screen. Control of
Vertical synchronous signal
the next screen begins at the rising edge of VS
When DE signal is high, data is valid.
Data enable
When DE signal is low, data is invalid
Clock for video signal
Latch the video signal at falling edge.
MSB: Most Significant Bit (the highest intensity bit)
LSB: Least Significant Bit (the lowest intensity bit)
A.1.2.3 Pin assignment
Annex A Table 5 shows an example of the pin assignments of TTL.
Annex A Table 5
Example of connector pin assignments
Pin no.
Pin name
Pin no.
Pin name
Pin no.
Pin name
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
GND
NC
GND
NC
GND
NC
GND
NC
GND
NC
GND
DCLK
GND
DEN
CTRL1
DHS
CTRL2
DVS
RESET
B0
GND
B1
GND
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
B2
GND
B3
GND
B4
GND
B5
GND
B6
GND
B7
GND
NC
GND
G0
GND
G1
GND
G2
GND
G3
GND
G4
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
GND
G5
GND
G6
GND
G7
GND
R0
GND
R1
GND
R2
GND
R3
GND
R4
GND
R5
GND
R6
GND
R7
A.1.2.4 Input signal timing chart
Description of input signal timing chart is basically same as that of LVDS. (See Annex A Figure 2.)
- 25 -
JEITA ED-2721
A.1.2.2
インタフェース入力信号仕様
附属書Ａ表４に TTL の入力信号仕様の例を示す。
附属書Ａ表４
機能
TTL インタフェースの入力信号仕様
記号
備
考
画像データ:
R0 ∼ Rn-1 N ビットの赤映像信号
R n-1: MSB(1), R 0: LSB(2)
画像データ:
G0 ∼ Gn-1 N ビットの緑映像信号
G n-1: MSB(1), G 0: LSB(2)
画像データ:
B0 ∼ Bn-1 N ビットの青映像信号
B n-1: MSB(1), B 0: LSB(2)
水平走査線 1 本ごとにデータ期間を定める。この水平同期信
HS
水平同期信号
号の立ち上がりエッジで，走査線ごとの映像データの始まり
を示す。
フレームごとの画像信号の始まりを示すタイミング信号。こ
VS
垂直同期信号
の垂直同期信号の立ち上がりエッジで，フレームごとの映像
データの始まりを示す。
DE 信号がハイのとき，データは有効
DE
有効データ
DE 信号がローのとき，データは無効
DCLK
映像信号クロック
立ち下がりエッジで映像信号をラッチ(受け入れ終了)する。
注( 1 ) MSB: Most Significant Bit (最大値ビット)
注( 2 ) LSB: Least Significant Bit (最小値ビット)
A.1.2.3
る。
ピンアサインメント
TTL を用いるときコネクタのピン割り当ては，附属書Ａ表５に例示す
附属書Ａ表５
A.1.2.4
コネクタのピンアサインメント表記例
ピン番号
ピン名
ピン番号
ピン名
ピン番号
ピン名
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
GND
NC
GND
NC
GND
NC
GND
NC
GND
NC
GND
DCLK
GND
DEN
CTRL1
DHS
CTRL2
DVS
RESET
B0
GND
B1
GND
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
41
42
43
44
45
46
B2
GND
B3
GND
B4
GND
B5
GND
B6
GND
B7
GND
NC
GND
G0
GND
G1
GND
G2
GND
G3
GND
G4
47
48
49
50
51
52
53
54
55
56
57
58
59
60
61
62
63
64
65
66
67
68
---
GND
G5
GND
G6
GND
G7
GND
R0
GND
R1
GND
R2
GND
R3
GND
R4
GND
R5
GND
R6
GND
R7
---
入力信号タイミング仕様
入力信号タイミングの記載法は基本的に LVDS と同じ。(附属書Ａ
図２参照)
- 26 -
JEITA ED-2721
A.1.2.5 Input signal timing specification
Description of input signal timing specification is basically same as that of LVDS. (See Annex A Table 3.)
A.1.3 TMDS
A.1.3.1 Basic configuration
Annex A Figure 6 shows an example of interface configuration of TMDS.
PDP module
Image processing board
TX2(Red)
R0 ~ Rn-1
R0 ~ Rn-1
TMDS
Transmitter
(Parallel / Serial)
G0 ~ Gn-1
B0 ~ Bn-1
G0 ~ Gn-1
TX1(Green)
TX0(Blue)
TMDS
Receiver
(Serial / Parallel)
B0 ~ Bn-1
VS
VS
HS
HS
DCLK
DE
DE
DCLK
DCLK
Function control signal
m bits
Function control signal
Annex A Figure 6 Interface configuration
A.1.3.2 Interface input signal specification
Annex A Table 6 is an example of input signal specification.
Symbol
I/O
Annex A Table 6 Input signal specifications
Function
Description
TX0+
I
Display data signal:
TMDS differential data (+)
TX0-
I
B0, B1, B2, B3, B4, B5, B6, B7, HS, VS
TMDS differential data (-)
TX1+
I
Display data signal:
TMDS differential data (+)
TX1-
I
G0 , G1, G2, G3, G4, G5, G6, G7, PLL SYNC
TMDS differential data (-)
TX2+
I
Display data signal:
TMDS differential data (+)
TX2-
I
R0, R1, R2, R3, R4, R5, R6, R7
TMDS differential data (-)
TXC+
I
Data clock signal:
TMDS differential lock (+)
TXC-
I
CLK
TMDS differential clock (-)
- 27 -
JEITA ED-2721
A.1.2.5
信号電源シーケンス仕様
信号電源シーケンスの記載法は基本的に LVDS と同じ。(附
属書Ａ図３参照)
A.1.3
TMDS
A.1.3.1 基本構成
附属書Ａ図６に TTL の基本構成を示す。
PDP モジュール
画像処理基板
TX2(Red)
R0 ∼ Rn-1
R0 ∼ Rn-1
G0 ∼ Gn-1
TMDS 送信側
(パラレル／
シリアル変換)
B0 ∼ Bn-1
TX1(Green)
TX0(Blue)
TMDS 受信側
(シリアル／
パラレル変換)
VS
G0 ∼ Gn-1
B0 ∼ Bn-1
VS
HS
HS
DCLK
DE
DE
DCLK
DCLK
m bits
ファンクション制御信号
ファンクション制御信号
付属書Ａ図６
A.1.3.2
インタフェース入力信号仕様
附属書Ａ表６
記号
I/O
TMDS の基本構成例
附属書Ａ表６に TMDS の入力信号仕様の例を示す。
TMDS インタフェースの入力信号仕様例
機能
信号内容
備考
TX0+
I
画像データ:
TMDS 差分データ (+)
TX0-
I
B0, B1, B2, B3, B4, B5, B6, B7, Hsync, Vsync
TMDS 差分データ (-)
TX1+
I
画像データ:
TMDS 差分データ (+)
TX1-
I
G0, G1, G2, G3, G4, G5, G6, G7, PLL SYNC
TMDS 差分データ (-)
TX2+
I
画像データ:
TMDS 差分データ (+)
TX2-
I
R0, R1, R2, R3, R4, R5, R6, R7
TMDS 差分データ (-)
TXC+
I
データクロック信号:
TMDS 差分クロック (+)
TXC-
I
CLK
TMDS 差分クロック (-)
- 28 -
JEITA ED-2721
A.1.3.3 Pin assignment
Annex A Table 7 shows an example of the pin assignments of TMDS.
Annex A Table 7 Example of pin assignment of connector
Pin no.
Pin name
1
TX1+
2
TX1–
3
TX1 SHELD
4
TXC SHELD
5
TXC+
6
TXC–
7
GND
8
+5VDC
9
RES
10
RES
11
TX2+
12
TX2–
13
TX2 SHELD
14
TX0 SHELD
15
TX0+
16
TX0–
17
RES
18
SENS
19
DDC/SDA
20
DDC/SCL
A.1.3.4 Input signal timing chart
Description of input signal timing chart is basically same as that of LVDS. (See Annex A Figure 2.)
A.1.3.5 Input signal timing specification
Description of input signal timing specification is basically same as that of LVDS. (See Annex A Table 3.)
A.2 Function control signal
Function control signal is the additional signal, except digital video signal, to control the functions such as
APC.
- 29 -
JEITA ED-2721
A.1.3.3
ピンアサインメント
コネクタのピン割り当ては，附属書Ａ表７に従って表記する。
附属書Ａ表７
A.1.3.4
TMDS コネクタのピンアサイン表記例
ピン番号
ピン名
1
TX1+
2
TX1-
3
TX1 SHELD
4
TXC SHELD
5
TXC+
6
TXC-
7
GND
8
+5VDC
9
RES
10
RES
11
TX2+
12
TX2-
13
TX2 SHELD
14
TX0 SHELD
15
TX0+
16
TX0-
17
RES
18
SENS
19
DDC/SDA
20
DDC/SCL
入力信号タイミング仕様
入力信号タイミングの記載法は基本的に LVDS と同じ。(附属書Ａ
信号電源シーケンス仕様
信号電源シーケンスの記載法は基本的に LVDS と同じ。(附属書Ａ
図２参照)
A.1.3.5
図３参照)
A.2.
ファンクション制御信号
ファンクション制御信号は，デジタル画像信号とは別に，APC などの
機能を制御するために付加されるデジタル信号。
- 30 -
JEITA ED-2721
A.3 Electrical characteristics
A.3.1 Absolute maximum ratings
Absolute max ratings are those values beyond which the safety of the device cannot be guaranteed.
Annex A Table 8 shows an example of Absolute max ratings.
Annex A Table 8 Absolute maximum ratings
Parameter
Symbol
Ratings
Item
Unit
LVDS
Supply voltage range
VCC
-0.3 ~ +4
V
TMDS
Supply voltage range
VCC
-0.3 ~ +4
V
TTL
Supply voltage range
VCC
-0.5 ~ 7
V
A.3.2 Signal voltage and current
Annex A Table 9 shows an example of the electrical characteristics of LVDS, TMDS and TTL.
Signal
Parameter
Annex A Table 9 Electrical characteristics
Symbol
Conditions
Min.
TTL
Max.
Unit
Common mode
Voltage
VOC
VCC = 3.3
1.125
1.25
1.375
mV
Differential input
high Threshold
VTH
VOC = +1.2
VCC = 3.3 V
---
---
100
mV
VTL
VOC = +1.2 V
VCC = 3.3 V
-100
---
---
mV
---
---
±10
µA
LVDS
Receiver Differential input low
Threshold
TMDS
Receiver
Typ.
VIN =+2.4V / 0V
Input Current
IIN
Differential input
Voltage
Vidiff
VCC = 3.3 V
150
---
1200
mV
Input common
Mode Voltage
Vicm
VCC = 3.3 V
VCC – 300
---
VCC – 37
mV
Open circuit Input
Voltage
VI(OC)
VCC = 3.3 V
VCC – 10
---
VCC – 10
mV
High–level input
Voltage
VIH
VCC = 5 V
2
---
---
V
Low-level input
Voltage
VIL
VCC = 5 V
---
---
0.8
V
Input clamp Current
IIK
VCC = 5 V
---
---
-18
mA
High-level input
Current
IIH
VCC = 5.5 V
VIN = 2.7 V
---
---
20
µA
Low-level input
Current
IIL
VCC = 5.5 V
VIN = 0.5 V
---
---
-0.6
mA
VCC = 3.6 V
NOTE Common condition: Ta = 25 °C
- 31 -
JEITA ED-2721
A.3.
電気特性
A.3.1
絶対定格
附属書Ａ表８に，インタフェース信号の絶対定格の表記例を示す。
附属書Ａ表８
A.3.2
信号
規定項目
記号
規格
単位
LVDS
信号入力電圧範囲
VCC
-0.3 ∼ +4
V
TMDS
信号入力電圧範囲
VCC
-0.3 ∼ +4
V
TTL
信号入力電圧範囲
VCC
-0.5 ∼ 7
V
信号電圧と電流
附属書Ａ表９に，信号電圧と電流の規定の例を示す。
附属書Ａ表９
信号
受信機
TMDS
受信機
信号の電圧電流特性の例
項目
記号
条件
Min.
Typ.
Max.
単位
コモンモード電圧
VOC
VCC = 3.3 V
1.125
1.25
1.375
mV
差分入力の閾値 high
VTH
VOC = +1.2
VCC = 3.3 V
---
---
100
mV
差分入力の閾値 low
VTL
VOC = +1.2 V
VCC = 3.3 V
-100
---
---
mV
入力電流
VIN
---
---
±10
µA
差分入力電圧
Vidiff
VCC = 3.3 V
150
---
1200
mV
Vicm
VCC = 3.3 V
VCC -300
---
VCC -37
mV
VI(OC)
VCC = 3.3 V
VCC -10
---
VCC -10
mV
入力電圧上限
VIH
VCC = 5 V
2
---
---
V
入力電圧下限
VTL
VCC = 5 V
---
---
0.8
V
入力クランプ電流
VIK
VCC = 5 V
---
---
-18
mA
入力電流上限
VIH
VCC = 5.5 V
VIN = 2.7 V
---
---
20
µA
入力電流下限
VIL
VCC = 5.5 V
VIN = 0.5 V
---
---
-0.6
mA
LVDS
入力コモンモード
電圧
オープンサーキット
入力電圧
TTL
備考
絶対定格の例
VIN =+2.4V / 0V
VCC = 3.6 V
標準温度: Ta = 25 ℃
- 32 -

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