NCP1652、NCP1652A シングル・ステージおよび

NCP1652、NCP1652A
高率シングル・ステージ
率補正およびステップダウン・
コントローラ
NCP1652はシングル・ステージで（PFC）および
ステップダウンAC−DCを
するコント
ローラで、コストとのがなソリューシ
ョンを !します。このコントローラはノートブックPC
アダプタ、バッテリ'(、および75Wから150Wまでの
が)なオフライン・アプリケーションなどにです。シ
ングル・ステージ-は、フライバック・コンバータをベー
スとしており、/モード（CCM）または2/モ
ード（DCM）で34するようにされています。
NCP1652は25の6 スイッチ、15のアクティブ
・クランプ・スイッチ、またはその8!を9:するための"
な#オーバラップ$;を<つ25ドライバを/=する
ことによってシステムの?をめています。また、このコ
ントローラは%&のSoft−Skip™を@'して、()*+の,ノイズをしています。NCP1652のそのBの./としては
、C03D1、Cフィードフォワード、ブラウンアウ
ト23D1、F4)*タイマ、ラッチ=、および5H
I6(などがあります。
特長
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MARKING
DIAGRAMS
20
SO−20 WB
DW SUFFIX
CASE 751D
NCP1652
AWLYYWWG
1
NCP1652G
AWLYWW
SOIC−16
D SUFFIX
CASE 751B
NCP1652AG
AWLYWW
• 6 (スイッチ、アクティブ・クランプ・スイッチ、ま
•
•
•
•
•
•
•
•
•
•
•
•
たはその8!を73するための"な#オーバラップ$
;Jきデュアル・コントロールL
CフィードフォワードがループM8.Nを9O
P:ジッタリングが;QR(EMI)シグネチャをU9
%&のSoft−Skip™が()*+の,-ノイズを
ブラウンアウト23D1
F150msフォルト・タイマ
%<したLatch−Off=により、4Cおよび4=による>?
2LD1の@がVA
シングル・ステージPFCおよびステップダウン・コンバ
ータ
または2/モード34
WX モード9:（ACMC）、YZP:34
5HI6(が=ラインの":を
20 kHzから250 kHzまで"な34P:
Bフリー・デバイスです。
A
WL
YY
WW
G
= Assembly Location
= Wafer Lot
= Year
= Work Week
= Pb−Free Package
ORDERING INFORMATION
See detailed ordering and shipping information in the package
dimensions section on page 32 of this data sheet.
表的アプリケーション
•
•
•
•
ノートブックPCアダプタ
[ バッテリ'(
\Cシステムのフロントエンド
[ソリッドステートDEF(
© Semiconductor Components Industries, LLC, 2010
April, 2010 − Rev. 3
1
Publication Order Number:
NCP1652JP/D
SO−20 WB
CT 1
SOIC−16
Ramp Comp 2
19 NC
AC IN 3
18 NC
17 GND
VFF 5
16 Out B
CM 6
15 Out A
NC 7
14 VCC
NC 8
13 Ispos
Latch−Off 10
16 Startup
Ramp Comp 2
FB 4
AC COMP 9
CT 1
20 Startup
15 GND
AC IN 3
14 OUT B
FB 4
13 OUT A
VFF 5
12 VCC
CM 6
11 Ispos
AC COMP 7
10 Iavg
Latch−Off 8
9 Rdelay
(Top View)
12 Iavg
11 Rdelay
Figure 1. Pin Connections
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2
FB overload
comparator
Jitter
FB
CT
+
Jitter
Adj.
+
−
Overload
Timer
tOVLD
Enable
S
Q
R
VOVLD
OVLD
Clock
Oscillator
DC Max
Sawtooth
DC Max
VFF
+
V Brown−Out
FF
Comparator
−
+
VBO
Ramp. Comp.
Startup
Enable
x2
counter
Reset
Out
Dual HV
start−up
current source
BO
Ramp Comp
Adj.
VCC(off) HV current
Reset
Ramp
Comp
+
−
+
VCC
Management
Start
VDD
Reset
V
CCOK
AC In skip
comparator
VDD
VSSKIP(sync)
VDD
GND
Output
Driver
Clock
Soft−skip Ramp
R
FB
FB skip
Comparator
+
−
+
Inst. current B
VSSKIP
AC IN
+
Q
R
−
V−to−I
FB
S
+
Ramp Comp
OUTB
Delay
Transient Load Detect
Comparator
+
−
VSSKIP(TLD)
OUTA
Output
Driver
PWM Skip
Comparator
21.33kW
V−to−I
Reference
Generator
+
gm
−
V−to−I
+ inverter
+
−
AC error
Amplifier
VFF
21.33kW
VCC
PWM
comparator
+
BO
OVLD
4V
CM
Latch
Inst. current A
Blanking
tLEB
gm
AC COMP
Blanking
Inst.
current B
VDD
VCCOK
tLEB
−
+
FB
VFF
Delay
Adj.
DC Max
Delay
tSSKIP
Start
Terminate
Ispos
Current sense
amplifier
OVP Comparator
+
Ilatch(clamp)
Iavg
+
−
Vlatch(high)
blanking
tLatch(delay)
Latch−Off
OTP Comparator
Ilatch(shdn)
Vlatch(clamp)
+
S
−
+
Q
R
Vlatch(low)
Reset
Figure 2. Detailed Block Diagram
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3
Latch
Delay
Rdelay
PIN FUNCTION DESCRIPTION
Pin
16 Pin
20 Pin
Symbol
Description
1
1
CT
An external timing capacitor (CT) sets the oscillator frequency. A sawtooth between 0.2 V and 4
V sets the oscillator frequency and the gain of the multiplier.
2
2
RAMP COMP
A resistor (RRC) between this pin and ground adjust the amount of ramp compensation that is
added to the current signal. Ramp compensation is required to prevent subharmonic
oscillations. This pin should not be left open.
3
3
AC IN
The scaled version of the full wave rectified input ac wave is connected to this pin by means of
a resistive voltage divider. The line voltage information is used by the multiplier.
4
4
FB
An error signal from an external error amplifier circuit is fed to this pin via an optocoupler or
other isolation circuit. The FB voltage is a proportional of the load of the converter. If the voltage
on the FB pin drops below VSSKIP the controller enters Soft−Skip™ to reduce acoustic noise.
5
5
VFF
Feedforward input. A scaled version of the filtered rectified line voltage is applied by means of a
resistive divider and an averaging capacitor. The information is used by the Reference
Generator to regulate the controller.
6
6
CM
Multiplier output. A capacitor is connected between this pin and ground to filter the modulated
output of the multiplier.
7
NC
8
NC
7
9
AC COMP
Sets the pole for the ac reference amplifier. The reference amplifier compares the low
frequency component of the input current to the ac reference signal. The response must be
slow enough to filter out most of the high frequency content of the current signal that is injected
from the current sense amplifier, but fast enough to cause minimal distortion to the line
frequency information. The pin should not be left open.
8
10
Latch
Latch−Off input. Pulling this pin below 1.0 V (typical) or pulling it above 7.0 V (typical) latches
the controller. This input can be used to implement an overvoltage detector, an overtemperature
detector or both. Refer to Figure 69 for a typical implementation.
9
11
Rdelay
A resistor between this pin and ground sets the non−overlap time delay between OUTA and
OUTB. The delay is adjusted to prevent cross conduction between the primary MOSFET and
synchronous rectification MOSFET or optimize the resonant transition in an active clamp stage.
10
12
IAVG
An external resistor and capacitor connected from this terminal to ground, to set and stabilizes
the gain of the current sense amplifier output that drives the ac error amplifier.
11
13
ISpos
Positive current sense input. Connects to the positive side of the current sense resistor.
12
14
VCC
Positive input supply. This pin connects to an external capacitor for energy storage. An internal
current source supplies current from the STARTUP pin VCC. Once the voltage on VCC reaches
approximately 15.3 V, the current source turns off and the outputs are enabled. The drivers are
disabled once VCC reaches approximately 10.3 V. If VCC drops below 0.85 V (typical), the
startup current is reduced to less than 500 mA.
13
15
OUTA
Drive output for the main flyback power MOSFET or IGBT. OUTA has a source resistance of
13 W (typical) and a sink resistance of 8 W (typical).
14
16
OUTB
Secondary output of the PWM Controller. It can be used to drive synchronous rectifier, and
active clamp switch, or both. OUTB has source and sink resistances of 22 W (typical) and 11
(typical), respectively.
15
17
GND
Ground reference for the circuit.
18
NC
19
NC
20
HV
16
Connect the rectified input line voltage directly to this pin to enable the internal startup regulator.
A constant current source supplies current from this pin to the capacitor connected to the VCC
pin, eliminating the need for a startup resistor. The charge current is typically 5.5 mA. Maximum
input voltage is 500 V.
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4
MAXIMUM RATINGS (Notes 1 and 2)
Rating
Symbol
Value
Unit
Start_up Input Voltage
Start_up Input Current
VHV
IHV
−0.3 to 500
$100
V
mA
Power Supply Input Voltage
Power Supply Input Current
VCC
ICC
−0.3 to 20
$100
V
mA
Latch Input Voltage
Latch Input Current
VLatch
ILatch
−0.3 to 10
$100
V
mA
OUTA Pin Voltage
OUTA Pin Current
VoutA
IoutA
−0.3 to 20
$1.0
V
A
OUTB Pin Voltage
OUTB Pin Current
VoutB
IoutB
−0.3 to 20
$600
V
mA
−0.3 to 6.5
$100
V
mA
All Other Pins Voltage
All Other Pins Current
qJA
Thermal Resistance, Junction−to−Air
0.1 in” Copper
0.5 in” Copper
130
110
°C/W
Thermal Resistance, Junction−to−Lead
RΘJL
50
°C/W
Maximum Power Dissipation @ TA = 25°C
PMAX
0.77
W
TJ
−40 to 125
°C
TSTG
−55 to 150
°C
Operating Temperature Range
Storage Temperature Range
Stresses exceeding Maximum Ratings may damage the device. Maximum Ratings are stress ratings only. Functional operation above the
Recommended Operating Conditions is not implied. Extended exposure to stresses above the Recommended Operating Conditions may affect
device reliability.
1. This device series contains ESD protection and exceeds the following tests:
16 pin package:
Pin 1−15: Human Body Model 2000 V per JEDEC standard JESD22, Method A114.
Machine Model 200 V per JEDEC standard JESD22, Method A115.
Pin 16 is the high voltage startup of the device and is rated to the maximum rating of the part, 500 V.
20 pin package:
Pin 1−19: Human Body Model 2000 V per JEDEC standard JESD22, Method A114.
Machine Model 200 V per JEDEC standard JESD22, Method A115.
Pin 20 is the high voltage startup of the device and it is rated to the maximum
rating of the part, or 500 V.
2. This device contains Latchup protection and exceeds ±100 mA per JEDEC Standard JESD78.
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5
VCC
EMI Filter
Latch
+
+
NTC
+
_
FB
1
CT
HV
Ramp Comp
FB
GND
AC IN
OUTB
FB
OUTA
VCC
VFF
NCP1652
CM
Ispos
AC COMP
Latch
VCC
Iavg
10
11
LATCH
Rdelay
Figure 3. Typical Application Schematic
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6
ELECTRICAL CHARACTERISTICS (VCC = 15 V, VAC IN = 3.8 V, VFB = 2.0 V, VFF = 2.4 V, VLatch = open, VISPOS = −100 mV,
COUTA = 1 nF, CT = 470 pF, CIAVG = 0.27 nF, CLatch = 0.1 nF, CM = 10 nF, RIAVG = 76.8 kW, Rdelay = 49.9 kW,
COUTB = 330 pF, RRC = 43 kW, For typical Value TJ = 25°C, for min/max values TJ = −40°C to 125°C, unless otherwise noted)
Symbol
Min
Typ
Max
Unit
fosc
90
100
110
kHz
Frequency Modulation in Percentage
of fOSC
–
6.8
–
%
Frequency Modulation Period
–
6.8
–
ms
Parameter
Test Condition
OSCILLATOR
Frequency
Ramp Peak Voltage
VCT(peak)
–
4.0
–
V
Ramp Valley Voltage
VCT(valley)
–
0.10
–
V
D
94
−
–
%
VRCOMP(peak)
–
4
–
V
40
–
mV
Maximum Duty Ratio
Rdelay = open
Ramp Compensation Peak Voltage
AC ERROR AMPLIFIER
Input Offset Voltage (Note 3)
Ramp IAVG, VFB = 0 V
Error Amplifier Transconductance
ACVIO
gm
–
100
–
mS
Source Current
VAC COMP = 2.0 V, VAC IN = 2.0 V,
VFF = 1.0 V
IEA(source)
25
70
–
mA
Sink Current
VAC COMP = 2.0 V, VA C_IN = 2.0 V,
VFF = 5.0 V
IEA(sink)
−25
−70
–
mA
VISPOS = 0 V
CAIbias
40
53
80
mA
VAC COMP = 5.0 V, VISpos = 0 V
CAVIO
−20
0
20
mV
force OUTA high, VAC COMP = 3.0 V,
ramp VISPOS, VRamp_Comp = open
VILIM
0.695
0.74
0.77
V
tLEB
–
200
–
ns
–
1.5
–
MHz
PWMk
4.0
5.3
6.0
V/V
ISVk
15.4
18.5
23
V/V
k
–
0.55
–
V
CURRENT AMPLIFIER
Input Bias Current
Input Offset Voltage
Current Limit Threshold
Leading Edge Blanking Duration
Bandwidth
PWM Output Voltage Gain
Current Limit Voltage Gain (See
Current Sense Section)
PWMk +
4
(V ILIM * C AVIO)
ISVK +
V (AVG)
VI SPOS
REFERENCE GENERATOR
Reference Generator Gain
k+
V AC_REF @ V FF 2
V FB @ V AC_IN
Reference Generator output voltage
(low input ac line and full load)
VAC IN = 1.2 V, VFF = 0.765 V,
VFB = 4 V
RGout1
3.61
4.36
4.94
Vpk
Reference Generator output voltage
(high input ac line and full load)
VAC IN = 3.75 V, VFF = 2.39 V,
VFB = 4.0 V
RGout2
1.16
1.35
1.61
Vpk
Reference Generator output Voltage
(low input as line and minimum load)
VAC IN = 1.2 V, VFF = 0.765 V,
VFB = 2.0 V
RGout3
1.85
2.18
2.58
Vpk
Reference Generator output voltage
(high input ac line and minimum load)
VAC IN = 3.75 V, VFF = 2.39 V,
VFB = 2.0 V
RGout4
0.55
0.65
0.78
Vpk
RGoffset
−100
–
100
mV
Reference Generator output offset
voltage
3. Guaranteed by Design
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7
ELECTRICAL CHARACTERISTICS (VCC = 15 V, VAC IN = 3.8 V, VFB = 2.0 V, VFF = 2.4 V, VLatch = open, VISPOS = −100 mV,
COUTA = 1 nF, CT = 470 pF, CIAVG = 0.27 nF, CLatch = 0.1 nF, CM = 10 nF, RIAVG = 76.8 kW, Rdelay = 49.9 kW,
COUTB = 330 pF, RRC = 43 kW, For typical Value TJ = 25°C, for min/max values TJ = −40°C to 125°C, unless otherwise noted)
Parameter
Test Condition
Symbol
Min
Typ
Max
Unit
IAC IN(IB)
–
0.01
–
mA
VOUTA = 1 V
IOUTA = 100 mA
RSNK1
RSRC1
–
–
8
10.8
18
24
VOUTB = 1 V
IOUTB = 100 mA
RSNK2
RSRC2
–
–
10
21
22
44
Rise Time (10% to 90%)
OUTA
OUTB
tr1
tr2
–
–
40
25
–
–
Fall Time (90% to 10%)
OUTA
OUTB
tf1
tf2
–
–
20
10
–
–
VOUTA(low)
VOUTB(low)
–
–
1.0
1.0
100
100
tdelay(range)
0.08
–
2.8
AC INPUT
Input Bias Current Into Reference
Multiplier & Current Compensation
Amplifier
DRIVE OUTPUTS A and B
Drive Resistance (Thermally Limited)
OUTA Sink
OUTA Source
OUTB Sink
OUTB Source
DRV Low Voltage
OUTA
OUTB
IOUTA = 100 mA
IOUTB = 100 mA
Non−Overlap Adjustable Delay Range
(Note 3)
Non−Overlap Adjustable Delay
Leading
Trailing
Measured at 50% of VOUT,
COUTA = COUTB = 100 pF
OUTA Rising to OUTB falling
OUTB Rising to OUTA falling
W
ns
ns
mV
ms
ns
tdelay(lead)
tdelay(trail)
250
250
450
420
550
550
OUTA Rising to OUTB Falling or OUTB
Rising to OUTA Falling
tdelay(match)
–
–
55
%
Skip Synchronization to ac Line
Voltage Threshold
VACIN Increasing, VFB = 1.5 V
VSSKIP(SYNC)
210
267
325
mV
Skip Synchronization to ac Line
Voltage Threshold Hysteresis
VACIN Decreasing
VSSKIP
(SYNCHYS)
–
40
–
mV
Skip Ramp Period (Note 3)
tSSKIP
−
2.5
–
ms
Skip Voltage Threshold
NCP1652
NCP1652A
VSSKIP
1.04
0.36
1.24
0.41
1.56
0.46
Skip Voltage Hysteresis
VSSKIP(HYS)
45
90
140
mV
VSSKIP(TLD) = VSSKIP +0.55 V
VSSKIP(TLD)
−
1.75
−
V
VFB= 0.5 V
IFB
600
750
920
mA
RFB
–
6.7
–
kW
VFB(open)
5.3
5.7
6.3
V
VCC Increasing
VCC Decreasing
VCC Decreasing
VCC(on)
VCC(off)
VCC(reset)
14.3
9.3
–
15.4
10.2
7.0
16.3
11.3
–
VHV = 40 V, Iinhibit = 500 mA
Vinhibit
−
0.83
1.15
Non−Overlap Adjustable Delay
Matching
Soft−Skip™
Skip Transient Load Detect Threshold
(Note 3)
V
FEEDBACK INPUT
Pull−Up Current Source
Pull−Up Resistor
Open Circuit Voltage
STARTUP AND SUPPLY CIRCUITS
Supply Voltage
Startup Threshold
Minimum Operating Voltage
Logic Reset Voltage
Inhibit Threshold Voltage
3. Guaranteed by Design
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8
V
V
ELECTRICAL CHARACTERISTICS (VCC = 15 V, VAC IN = 3.8 V, VFB = 2.0 V, VFF = 2.4 V, VLatch = open, VISPOS = −100 mV,
COUTA = 1 nF, CT = 470 pF, CIAVG = 0.27 nF, CLatch = 0.1 nF, CM = 10 nF, RIAVG = 76.8 kW, Rdelay = 49.9 kW,
COUTB = 330 pF, RRC = 43 kW, For typical Value TJ = 25°C, for min/max values TJ = −40°C to 125°C, unless otherwise noted)
Parameter
Test Condition
Symbol
Min
Typ
Max
Unit
VHV = 40 V, VCC = 0.8 * Vinhibit
Iinhibit
40
-
500
mA
Istart = 0.5 mA, VCC = VCC(on) –0.5 V
Vstart(min)
–
–
40
V
VCC = VCC(on) –0.5 V, VFB = Open
Istart
3.0
5.62
8.0
mA
VHV = 400 V, TJ = 25°C
TJ = −40°C to 125°C
IHV(off)
–
–
17
15
40
80
VFB = Open
fOSC [ 100 kHz
ICC1
ICC2
–
–
0.72
6.25
1.2
7.2
Overload Timer
tOVLD
120
162
360
ms
Overload Detect Threshold
VOVLD
4.7
4.9
5.2
V
STARTUP AND SUPPLY CIRCUITS
Inhibit Bias Current
Minimum Startup Voltage
Startup Current
Off−State Leakage Current
Supply Current
Device Disabled (Overload)
Device Switching
mA
mA
FAULT PROTECTION
Brown−Out Detect Threshold (entering
fault mode)
VFF Decreasing, VFB = 2.5 V,
VAC IN = 2.0 V
VBO(low)
0.41
0.45
0.49
V
Brown−Out Exit Threshold (exiting
fault mode)
VFF Increasing, VFB = 2.5 V,
VAC IN = 2.0 V
VBO(high)
0.57
0.63
0.69
V
VBO(HYS)
−
174
−
mV
Vlatch(low)
0.9
0.98
1.1
V
Brown−Out Hysteresis
LATCH INPUT
Pull−Down Latch Voltage Threshold
Pull−Up Latch Voltage Threshold
VLatch Decreasing
VLatch Increasing
Vlatch(high)
5.6
7.0
8.4
V
VLatch = Vlatch(high)
tlatch(delay)
30
56
90
ms
Latch Clamp Current (Going Out)
VLatch = 1.5 V
Ilatch(clamp)
42
51
58
mA
Latch Clamp Voltage (ILatch Going In)
ILatch = 50 mA
Vlatch(clamp)
2.5
3.27
4.5
V
VLatch Increasing
Ilatch(shdn)
−
95
−
mA
Latch Propagation Delay
Latch−Off Current Shutdown
(Going In)
3. Guaranteed by Design
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9
8.0
OSCILLATOR FREQUENCY
MODULATION (%)
fOSC, OSCILLATOR FREQUENCY (kHz)
110
105
100
95
90
−50
−25
0
25
50
75
100
125
7.5
7.0
6.5
6.0
−50
150
−25
Figure 4. Oscillator Frequency (fOSC) vs.
Junction Temperature
VCT(peak), OSCILLATOR RAMP PEAK
VOLTAGE (V)
7.0
6.5
−25
0
25
50
75
100
125
150
75
100
125
150
4.05
4.0
3.95
3.9
3.85
3.8
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 6. Oscillator Frequency Modulation
Period vs. Junction Temperature
Figure 7. Ramp Peak Voltage vs. Junction
Temperature
100
D, MAXIMUM DUTY RATIO (%)
50
4.1
7.5
98
96
94
92
90
−50
25
Figure 5. Oscillator Frequency Modulation in
Percentage of fOSC vs. Junction Temperature
8.0
6.0
−50
0
TJ, JUNCTION TEMPERATURE (°C)
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
150
VCOMP(peak), RAMP COMP PEAK VOLTAGE (V)
OSCILLATOR FREQUENCY MODULATION PERIOD (ms)
TJ, JUNCTION TEMPERATURE (°C)
150
4.1
4.05
4.0
3.95
3.9
3.85
3.8
−50
Figure 8. Maximum Duty Ratio vs. Junction
Temperature
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
Figure 9. Ramp Compensation Peak Voltage
vs. Junction Temperature
http://onsemi.com
10
150
IEA(SINK), ERROR AMPLIFIER SINK
CURRENT (mA)
IEA(SOURCE), ERROR AMPLIFIER
SOURCE CURRENT (mA)
90
85
80
75
70
65
60
55
50
−50
−25
0
25
50
75
100
125
90
85
80
75
70
65
60
55
50
−50
150
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 10. Error Amplifier Source Current vs.
Junction Temperature
Figure 11. Error Amplifier Sink Current vs.
Junction Temperature
150
CAVBIAS, CURRENT AMPLIFIER
INPUT BIAS CURRENT (mA)
60.0
57.5
55.0
52.5
50.0
47.5
45.0
42.5
40.0
−50
−25
0
25
50
75
100
125
150
TJ, JUNCTION TEMPERATURE (°C)
770
6.0
PWMk, PWM VOLTAGE GAIN (V/V)
VILIM, CURRENT LIMIT THRESHOLD
(mV)
Figure 12. Current Amplifier Input Bias
Current vs. Junction Temperature
760
750
740
730
720
710
700
−50
−25
0
25
50
75
100
125
150
5.8
5.6
5.4
5.2
5.0
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 13. Current Limit Threshold vs.
Junction Temperature
Figure 14. PWM Output Voltage Gain vs.
Junction Temperature
http://onsemi.com
11
150
5.25
20
19
18
17
−25
0
25
50
75
100
125
150
RGout1
4.75
4.25
3.75
3.25
2.75
RGout3
2.25
1.75
RGout2
1.25
RGout4
0.75
0.25
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 15. Oscillator CS Limit Voltage Gain vs.
Junction Temperature
Figure 16. Oscillator Reference Generator
Output Voltage vs. Junction Temperature
14
16
12
14
RSRC1, OUTA SOURCE
RESISTANCE (W)
RSNK1, OUTA SINK DRIVE
RESISTANCE (W)
16
−50
10
8.0
6.0
4.0
−50
−25
0
25
50
75
100
125
150
150
12
10
8.0
6.0
−50
−25
0
25
50
75
100
125
150
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 17. OUTA Sink Resistance vs. Junction
Temperature
Figure 18. OUTA Source Drive Resistance vs.
Junction Temperature
16
RSNK2, OUTB SINK DRIVE
RESISTANCE (W)
RGout, REFERENCE GENERATOR
OUTPUT VOLTAGE (V)
21
32
VCC = 15 V
VCC = 15 V
CI = 100 pF
30
14
RSRC2, OUTB SOURCE
RESISTANCE (W)
ISVk, CURRENT LIMIT VOLTAGE
GAIN (V/V)
22
12
10
8.0
28
26
24
22
20
18
16
6.0
−50
−25
0
25
50
75
100
125
150
14
−50
TJ, JUNCTION TEMPERATURE (°C)
−25
0
25
50
75
100
125
150
TJ, JUNCTION TEMPERATURE (°C)
Figure 19. OUTB Sink Resistance vs.
Junction Temperature
Figure 20. OUTB Source Drive Resistance vs.
Junction Temperature
http://onsemi.com
12
160
VOUTB(LOW), OUTB LOW VOLTAGE
(mV)
VOUTA(low), OUTA LOW VOLTAGE
(mV)
130
110
90
70
50
30
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
150
140
120
100
80
60
−50
Figure 21. OUTA Low Voltage vs. Junction
Temperature
tdelay, NON−OVERLAP ADJUSTABLE
DELAY MATCHING (%)
tdelay, NON−OVERLAP ADJUSTABLE
DELAY (ns)
500
OUTA Rising to OUTB Falling
450
OUTB Rising to OUTA Falling
400
350
−25
0
25
50
75
100
125
150
7
5
3
1
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 23. Non−Overlap Adjustable Delay vs.
Junction Temperature
Figure 24. Non−Overlap Adjustable Delay
Matching vs. Junction Temperature
300
150
1.25
VSSKIP, SKIP VOLTAGE THRESHOLD
(V)
VSSKIP(SYNC), SKIP SYNC TO AC
LINE VOLTAGE THRESHOLD (mV)
150
9
550
280
1.24
260
1.23
240
1.22
220
200
−50
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
Figure 22. OUTB Low Voltage vs. Junction
Temperature
600
300
−50
−25
1.21
−25
0
25
50
75
100
125
150
1.20
−50
−25
0
25
50
75
100
125
150
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 25. Skip Synchronization to ac Line
Voltage Threshold vs. Junction Temperature
Figure 26. Skip Voltage Threshold vs. Junction
Temperature
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13
780
IFB, FEEDBACK PULL−UP CURRENT
SOURCE (mA)
VSSKIP, SKIP VOLTAGE HYSTERESIS
(mV)
100
95
90
85
80
−50
−25
0
25
50
75
100
125
150
730
705
680
−50
−25
0
25
50
75
100
125
150
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 27. Skip Voltage Hysteresis vs.
Junction Temperature
Figure 28. Feedback Pull−Up Current Source
vs. Junction Temperature
15.75
VCC(on), STARTUP THRESHOLD (V)
6.2
6.0
5.8
5.6
5.4
5.2
−50
−25
0
25
50
75
100
125
150
15.55
15.35
15.15
14.95
14.75
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 29. Feedback Open Circuit Voltage vs.
Junction Temperature
Figure 30. Startup Threshold vs. Junction
Temperature
10.5
VCC(off), MINIMUM OPERATING
VOLTAGE (V)
VFB(open), FEEDBACK OPEN
CIRCUIT VOLTAGE (V)
755
10.3
10.1
9.9
9.7
9.5
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
Figure 31. Minimum Operating Voltage vs.
Junction Temperature
http://onsemi.com
14
150
150
Iinhibit, INHIBIT BIAS CURRENT (mA)
950
900
850
800
750
700
650
−50
Vstartup(min), MINIMUM STARTUP
VOLTAGE (V)
25.0
24.5
−25
0
25
50
75
100
125
310
290
270
250
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
Figure 33. Inhibit Bias Current vs. Junction
Temperature
23.5
23.0
22.5
−25
0
25
150
6.0
50
75
100
125
150
5.8
5.6
5.4
5.2
5.0
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 34. Minimum Startup Voltage vs.
Junction Temperature
Figure 35. Startup Current vs. Junction
Temperature
150
850
ICC1, SUPPLY CURRENT DEVICE
DISABLED (mA)
30
IHV(off), OFF−STATE LEAKAGE
CURRENT (mA)
330
TJ, JUNCTION TEMPERATURE (°C)
24.0
25
20
15
10
−50
350
Figure 32. Inhibit Threshold Voltage vs.
Junction Temperature
VCC = VCC − 0.5 V
Istart = 0.5 mA
22.0
−50
150
Istart, STARTUP CURRENT (mA)
Vinhibit, INHIBIT THRESHOLD
VOLTAGE (V)
1000
−25
0
25
50
75
100
125
150
825
800
775
750
725
700
675
650
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 36. Off−State Leakage Current vs.
Junction Temperature
Figure 37. Supply Current Device Disabled
(Overload) vs. Junction Temperature
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15
150
200
tOVLD, OVERLOAD TIMER (ms)
ICC2, SUPPLY CURRENT DEVICE
SWITCHING (mA)
6.75
6.55
6.35
6.15
5.95
5.75
−50
−25
0
25
50
75
100
125
150
140
120
100
−50
25
50
75
100
125
Figure 39. Overload Timer vs. Junction
Temperature
150
500
5.1
4.9
4.7
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
150
480
460
440
420
400
−50
−25
Figure 40. Overload Detect Threshold vs.
Junction Temperature
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
150
Figure 41. Brown−Out Detect Threshold vs.
Junction Temperature
180
650
640
VBO(HYS), BROWN−OUT
HYSTERESIS (mV)
VBO(high), BROWN−OUT EXIT
THRESHOLD (mV)
0
Figure 38. Supply Current Device Switching
vs. Junction Temperature
5.3
630
620
610
600
−50
−25
TJ, JUNCTION TEMPERATURE (°C)
VBO(low), BROWN−OUT DETECT
THRESHOLD (mV)
VOVLD, OVERLOAD DETECT
THRESHOLD (V)
160
TJ, JUNCTION TEMPERATURE (°C)
5.5
4.5
−50
180
−25
0
25
50
75
100
125
150
175
170
165
160
−50
−25
0
25
50
75
100
125
150
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 42. Brown−Out Exit Threshold vs.
Junction Temperature
Figure 43. Brown−Out Hysteresis vs. Junction
Temperature
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16
7.5
VCC
VLATCH(low_HYS), LATCH PULL−UP
THRESHOLD (V)
VLATCH(low), LATCH PULL−DOWN
VOLTAGE THRESHOLD (mV)
1000
980
960
940
920
900
−50
−25
0
25
50
75
100
125
7.1
6.9
6.7
6.5
−50
150
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 44. Latch Pull−Down Voltage Threshold
vs. Junction Temperature
Figure 45. Latch Pull−Up Threshold vs.
Junction Temperature
7.5
VLATCH(delay), LATCH PROPAGATION
DELAY (ms)
7.3
7.1
6.9
6.7
6.5
−50
150
60
−25
0
25
50
75
100
125
150
58
56
54
52
50
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 46. Latch Pull−Up Voltage Threshold
vs. Junction Temperature
Figure 47. Latch Propagation Delay vs.
Junction Temperature
55
ILATCH(clamp), LATCH CLAMP
CURRENT (mA)
VLATCH(lhigh), LATCH PULL−UP
VOLTAGE THRESHOLD (V)
7.3
54
53
52
51
50
−50
−25
0
25
50
75
100
TJ, JUNCTION TEMPERATURE (°C)
125
Figure 48. Latch Clamp Current vs. Junction
Temperature
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17
150
150
100
VLATCH(shdn), LATCH−OFF CURRENT
SHUTDOWN (mA)
VLATCH(clamp), LATCH CLAMP
VOLTAGE (V)
3.5
3.4
3.3
3.2
3.1
3.0
−50
−25
0
25
50
75
100
125
150
98
96
94
92
90
−50
−25
0
25
50
75
100
125
TJ, JUNCTION TEMPERATURE (°C)
TJ, JUNCTION TEMPERATURE (°C)
Figure 49. Latch Clamp Voltage vs. Junction
Temperature
Figure 50. Latch−Off Current Shutdown vs.
Junction Temperature
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18
150
詳細なデバイス説明
トのlがいことからmJに@'されています
。しかし、この-ではを2DuIするため?
がく、よりコンパクトで?にれたソリ
ューションがmに`められています。
NCP1652コントローラは、フロントエンド・コン
バータ（PFCプリレギュレータ）とDC−DCコンバー
タを、Figure 52にhすようなのuIステー
ジにntするNを !します。
はじめに
NCP1652はシングル・ステージで(PFC)お
よびステップダウンAC−DCを
す
るコントローラで、コストとの
がなソリューションを !します。このコ
ントローラはノートブックPCアダプタ、バッテ
リ'(、およびLCが12V]^でVGが75W
から150Wまでのを)とするオフライン・アプ
リケーションなどにです。シングル・ステージ
-は、フライバック・コンバータをベースとして
おり、/モード(CCM)または2/モー
ド(DCM)で34するようにされています。
AC
Input
Rectifier
&
Filter
NCP1652 Based
Single−Stage
Flyback Converter
Vout
率補正(PFC)の概要
はオフラインの= を_して
`から!Hされるを[します。Ia
Jには、KF(はLbcをエミュレートする)*
をfえるべきで、そのghは@MによってiきLさ
れるリアクティブはゼロになります。このシナ
リオのNOは、= に":がlまれないこと
にあります。は=C（mはn:）のo
pなレプリカであり、Cとまったく6rPになり
ます。Cとが6rPのgh、`からiき
Lされるは)な4Qを
するのに)な
にsしてtとなり、の\Rだけでなく
のSTやuIにUするVNvにUわるWwと
コストもtされます。":がxyしないとい
うことは、6じからが!HされるBの@M
とのzXもtYになることを{|します。
}Zのの~くでPFCが'されるもう1つのI
[は、\J]9への^です。_y、ヨーロッパで
@ ' される K F ( はEuropean
Norm
EN61000−3−2にhしなければなりません。この
àは75W]^の=で34する[\の
KF(に'され、[39までのラインP:
":の[を]Zしています。このàは
bではまだ'されていませんが、cにd
をeしようとしているメーカはこの]9に^
するようにdをしています。
Figure 52. Single Stage Power Converter
この!\により@'コンポーネントを[に
らすことができます。NCP1652ベースのソリューシ
ョンは、MOSFET、;No、L D1（
C）、およびLコンデンサ（C）をそれぞれ
1しか)としません。sDJに、2ステージ・ソ
リューションではこれらのコンポーネントが2]
^)です。Cコンポーネント（たとえば、
CコンデンサやCPFCダイオード）をpqで
きることは、システム・デザインに[きなインパク
トをfえます。そのrsられるコストとt
N ^は、uしいコンバータをするための¡
に¢vするghも£なくありません。
シングルPFCステージ
シングル・ステージでもZのメリットはられ
ますが、これがすべてのàにsする¤¥ソリ
ューションではないことをwxすることが[¦です
。シングル・ステージのアプローチには、の3つ
の9yがあります。
• LCリップルは、ラインP:の2§のP:
-\（¨bアプリケーションのghは120Hz）
を<っており、zには{©できません。このリ
ップルのª«は、2ステージ・ソリューションで
はm、ブーストLコンデンサであるエネルギ
ー¬xoをなくしたことにあります。リップル
をするの!\は、LフィルタのVGを
[きくすることです。VGに`される®はL
Cに¯|°します。そのためにこの!\は、3.3
Vや5VといったいCLのghには¤¥され
ません。しかし、シングル・ステージ・コンバー
タの±に}²のDC−DCコンバータ・ステージまた
はバッテリがxyするgh、P:リップルは³
の´~もTじません。
• ホールドアップ+gは、gエネルギー¬xo
がないため、2ステージ・アプローチほどくあ
りません。
• シングル・ステージ・コンバータでは、1つのFET
がpをuIしますが、メインMOSFETにかか
るストレスが|J[きいため/¶と9yの8!
PFC'きの表的電源
fJなは、gのX400 VバスをT-するブ
ーストPFCプリレギュレータと、Figure 51にhすよ
うな、iJのLCをT-するDC−DCコン
バータで-されています。このアーキテクチャに
は、2つのパワー・ステージがあります。
AC
Input
Rectifier
&
Filter
PFC
Preregulator
DC−DC
Converter
with isolator
Vout
Figure 51. Typical Two Stage Power Converter
2ステージ・アーキテクチャにより、パワー・ス
テージをにできます。この-は、
jがk3していることと、=なコンポーネン
http://onsemi.com
19
につながります。6に、;N（フライバッ
ク・トランス/インダクタ）は、2ステージ・ソリ
ューションのghと6じく、することはで
きません。rsとして、リーク・インダクタンス
が[きくなるほど、MOSFETのドレインに²えら
れるCスパイクが[きくなります（Figure 53·
D）。そのため、6のDC=フライバック・ア
プリケーションに|べて、よりいZCのM
OSFETが)なることがあります。
TVS
Clamp
Vin
Vout
TVS
Figure 55. TVS Clamp
Active
Clamp
Vin
Figure 56. Active Clamp
Figure 53. Typical Drain Voltage Waveform of a
Flyback Main Switch
¸の2つの!\は、クランプD1でリーク・エネ
ルギーをCしますが、このはLI2に|°し
ます。ここで、Lはトランスのリーク・インダクタ
ンス、Iはオフ+のスイッチのピーク®です。R
DCスナバD1はシンプルでコストがtとなります
が、えずをします。TVS\はzコスト
になりますが、ºなCクランプNをし、
ドレインCがTVSのCZをえたときにのみ
をします。
アクティブ・クランプD1は、Bの!\にsする
|いソリューションを !します。アクテ
ィブ・クランプD1のにMOSFETとCコン
デンサを}²する)があるため、になります
が、リーク・インダクタンス・エネルギーをopに
»'できます。rsとして、トランスのはそ
れほど¼½なものではなくなり、¾¿なソリューシ
ョンを@'することができます。また、アクティブ
・クランプD1は15スイッチにかかるCスト
レスもUえるため、よりコストすなわちよりい
オンbc（RDS(on) ）を<つMOSFETの@'がに
なります。±に、アクティブ・クランプD1では
MOSFETがターンオンするÀに、MOSFETのCOSS V
Gがされるため、ターンオン・スイッチング+
のWwがなくなります。このÁのために、リ
ーク・インダクタンスにえられたエネルギーが
'されます。
~くのアプリケーションでは、アクティブ・クラ
ンプD1がになることはÂされないN
があります。しかし、NCP1652のOUTBはのiJ、
すなわち6 9:にも@'できます。フライバ
ック・コンバータ'の6 は、フライバック・
コンバータにsしてuたにSTしたàの1つで
メイン・スイッチにかかるCスパイクをクラン
プする!\がいくつかあります。Figure 54からFigure
56にhすように、bc−VG−ダイオード(RCD)クラ
ンプ\、4Cサプレッサ(TVS)\、またはMOSF
ETとコンデンサを@'したアクティブ・クランプ\
を@'できます。
RCD
Clamp
Vin
Vout
R
C
Vout
D
Figure 54. RCD Clamp
http://onsemi.com
20
ンÀに25の6MOSFETがターンオフすることを
¬できます。どのCCMフライバック・コンバータ
でも、これはÅÆ/をするためのな
であり、NCP1652とNCP4303のみhわせは、ÅÆ
/のない34を¬する¸めてのチップセットと
なっています。
す。NCP1652からのOUTBÃは、Figure 57にhすよ
うに、NCP4303のような256 (コントロー
ラとのインタフェースにIaJです。Figure 57にh
すように、OUTB（パルス・トランスまたはY−キャ
パシタをしてrhされる）をNCP4303のトリガと
して@'することにより、15スイッチのターンオ
VIN
VOUT
DRV
TRIG
NCP4303
OUTB
NCP1652
OUTA
Figure 57. NCP1652 and NCP4302 based single stage PFC with synchronous rectification.
ACエラー・アンプのFは、センス・アンプ
のWX LをÉ^CST(LにÍ9Jに
させることです。ACエラー・アンプのLは
イベントへのM8をQげるようにされます。こ
のL（Verror）は、リファレンス・バッファをし
てPWMコンパレータにられます。PWMコンパレ
ータは、Verrorと+ をhし、それを4.0Vのス
レッショルドと|して、iJのデューティ・サイ
クル9:を !します。また、デューティ・サイク
ル50%]^でCCM34をにするために、=
ÃにCCMランプÊも}²されています。
NCP1652は、2ドライバ、25の6 スイ
ッチを9:するための"な#オーバラップ$
;JきOUTB、15または85にアクティブ・クラ
ンプ・スイッチをFしています。さらに、このコ
ントローラは%&のSoft−Skip™を@'して、()*
+の,-ノイズをします。NCP1652のそのBの
./としては、C03D1、Cフィードフォ
ワード、ブラウンアウト23D1、F4)*タイ
マ、ラッチ=、および5HI6(などがありま
す。
NCP1652 PFCループ
NCP1652は1を-するために@'されるWX
モード・コントロールのÈをFしていま
す。PFCセクションには、É^CST(、
P:Cレギュレーション・エラー・アンプ(AC
error
AMP) 、ランプ Ê(Ramp
Comp)、および _ネットワークがlまれてい
ます。これらのブロックは、ブロックË（Figure 51
）のÌにhしてあります。
É^CST(の=としては、フィードバック
Ã（FB）、ntされたAC=Ã（AC_IN）、
およびフィードフォワード=（VFF ）があります
。É^CST(のLは、FBおよびVFFの®によ
ってntされた=n:の :です。リファレ
ンスのはFB®に|°し、VFF®の2Iに¯|°し
ます。これは)*レベルがくなるか=Cが
くなれば（あるいはその8!）、このÃが[きく
なることを{|しています。
高電)起*+路
NCP1652のFC03D1は、Îの03'
コンポーネントが2で、ÎJけ03bcと|べて
03+gがくなります。03D1は、HVピンから
VCC ピン（CCC ）^のコンデンサにを!H
するZ で-されています。03 （Istart
）は¡^5.5mAです。
VCCCがVCC(on)（m15.3V）にすると、OUT
AおよびOUTBドライバがイネーブルされ、03
はディセーブルされます。これにより、コントロ
ーラはVCCコンデンサでバイアスされます。VCCが
t34スレッショルド（VCC(off)）、¡^10.3V）まで
Ìしたgh、ドライバはディセーブルされます。
VCC(off)にすると、ゲート・ドライバはディセーブ
ルされます。VCC のコンデンサは、ÐCが<ち
^ がる g 、 V C C が V C C ( o f f )
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21
スはVCCが2DiにVCC(on)にすると¥Òされます。
VCC(on)にすると6+にコントローラがラッチされ
たgh、コントローラはヒカップ・モードを¢<し
ます。ヒカップ・モードには、VCC はコントロー
ラのロジック・リセット・レベルVCC(reset) ]Ìには
なりません。これにより、コントローラへのを
opにÓり{かないYり（つまり、ACラインから
プラグをiきÔかないYり）、ラッチされた?R
がクリアされないようにすることができます。
]^に¢<されるVGにする)があります。そう
しないと、システムは03しません。
コントローラは、4)*ÁまたはVCC(off)のgダ
ブル・ヒカップ・モードで34します。ダブル・ヒ
カップ?Rでドライバがディセーブルされ、コント
ローラをモードにZし、VCCをVCC(off)まで
させます。?RイベントにÎコンポーネン
トでのをUえるために、このサイクルが2
D£り¤されます。Figure 58にダブル・ヒカップ・
モード34をhします。ソフトスタート・シーケン
VCC
VCC(on)
VCC(off)
t
OUTA
t
Fault Timer
(internal)
Overload
applied
t
tOVLD
Figure 58. VCC Double Hiccup Operation with a Fault Occurring while the Startup Circuit is Disabled
F¦§D1は、VCC ピンがÕSJにÖ×された
ghでも、コントローラが4Øなをしない
ようにVCCCをモニタします。レベル（Ii
nhibit）は、CCCを0VからVinhibit、0.85V（Typ）まで'
します。VCCがVinhibitをえると、03 がイ
ネーブルされます。このÚ3をFigure 59にhします
。これによりVCC を'するまでのトータル+gが
zÛ²しますが、mはi<つほどではありませ
ん。
Figure 59. Startup Current at Various VCC Levels
ために、ピーク・チャージャが)です。ピーク・
チャージャがないgh、HVピンはACラインCに
}ªし、ACラインCが0Vに«づくたびに03D
1がディセーブルされます。VCC のコンデンサは、
¨なPFCを-するために、パワー・ステージ
にはされたACラインCが!Hされます。
されたACラインCをフィルタリングすると、シン
グル・ステージPFCコンバータFのPFCに©みがTじ
ます。Figure 60にhすようにHVピンをバイアスする
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22
パワーアップにコントローラをバイアスするだけ
のサイズが)です。
Peak Charger
VOUT
VIN
HV
OUTA
NCP1652
Figure 60. Peak charger
この03D1の[ZCは500Vです。コント
ローラが[をえないようにを
"する)があります。コントローラの
が4Øなghは、HVピンに¬ÜにbcをÝ=するこ
とができます。これによりコントローラの
をし、のを¬Übcにすることが
できます。
OUTAとOUTBのい 73により、ボード
のàTインダクタンスのためにスイッチに
CスパイクをSTすることがあります。ドライバと
)*のR²/をく、いÖを@'することに
より、インダクタンスによって³0されるCスパ
イクをできます。
ドライブ.
OUTAとOUTBには、メイン (と6 (ま
たはアクティブ・クランプMOSFETの6+/を
するために、gに"なデッドタイムが
けてあります。この$;はアクティブ・クランプ
・スイッチのターンオフをして、アクテ
ィブ・クランプ・トポロジにおけるメイン・スイッ
チのゼロ・ボルト・スイッチングを-するために
も@'されます。Figure 61にOUTAとOUTBgのタイ
ミングUáをhします。
調/0能なデッドタイム
NCP1652は"な#オーバラップ$;(tD)を<
つアウト・オフ・フェーズLドライバをvえてい
ます。メインLOUTAは1MOSFETを73します
。2LOUTBは25の6 スイッチ、15
のアクティブ・クランプ・スイッチ、またはその8
!をコントロールするために@'される®IÃを
!Hするようにされています。LはVCC から
¬Öバイアスされ、“H”CはほぼVCCとなります
。
OUTAは13 W（Typ）のソースbcと8.0 W（Type）
のシンクbcを<っています。OUTBは22 W（Typ）
のソースbcと10 W（Typ）のシンクbcを<って
います。6 D1で'いられるアクティブ・ス
イッチやロジックのゲート*は、mに1MOSF
ETよりも£ないため、OUTBドライバのサイズは{
ËJにOUTAドライバよりもtさくされていま
す。より[きなドライブが)なghは、ÎJ
けのディスクリート・ドライバを@'できます。
これらのドライバは、VCCがVCC(on) にし、?R
がなければイネーブルされます。ドライバは、VCC
が（VCC(off)）までされるとディセーブルされま
す。OUTBはmに、Lが?R（ラッチオフ、VCC(of
f) 、4)*、またはブラウンアウト）のためにディ
セーブルされる¯にT-された±のパルスになり
ます。±のパルスはÂ°クロック・サイクルの±
Þ+で±Þします。これによりアクティブ・クラ
ンプ・コンデンサのリセットが¬されます。
tdelay(lead)
tdelay(trail)
OUTA
OUTB
Figure 61. Timing relationship between OUTA and
OUTB.
OUTAとOUTBgのデッドタイムは、RD ピンとグ
ランドgにbcRDをÖして"されます。オーバ
ラップ$;はRDに|°します。$;+gはのâã
を@'して、80nsから1.8 msのgにZできます。
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23
t delay(in ns) + 8.0
L
は1.0 mA します。このAC
EAの¡^ソースおよびシンクは、70 mAで
す。
フィルタされた= はP:Ãです。P
:のポールは、WX= をÍ9JにÉ^CS
T ( L に } ª させます。AC
EAのLにbc（RCOMP）とコンデンサ（CCOMP）
の¬ÜÖをÝ=することによって、µ-¶ペア(Pole
−zero pair) が 4 - されます。AC COMP ピンでAC
EALへアクセスできます。
A
C
EAのLは、·2トランスコンダクタンス・アンプ
を'いて¯され、にされます。¯トラ
ンスコンダクタンス・アンプのLはVACEA(buffer)で
す
。 F i g u r e 62は
、 A C
EA バッファの D 1 - を h します。AC
EAバッファのL IACEA(out) は、Equation 1でf
えられます。
R delay(in kW) with
R delay varying between 10 kW and 230 kW
ACエラー・アンプとバッファ
ACエラー・アンプ(EA)は、フィルタされた=
をÉ^CST(のLにÍ9Jに}ªさせるこ
とによって、= をOなn:に_しま
す。É^CST(のLは、p: されたAC
Ãで、EAの#¯=にä²されます。フィルタさ
れた= Iinは、ISposピンのセンスÃに
センス・アンプのゲインをI6したものです。AC
EAの¯=にä²されます。
A
C
EAはトランスコンダクタンス・アンプです。トラン
スコンダクタンス・アンプは、Æ3=Cに|°
したL をT-します。このアンプのâ´ゲイ
ンは 1 0 0 m S （つまり、 0 . 0 0 0 1
A/V）です。すなわち、=CÆが10mVあると、
VDD
x4
IACEA(out)
+
+
−
2.8V
VAC_REF
21.33kW
37.33kW
gm = 100mS
+
IAVG
To PWM
comparator
gm
+
−
−
AC error
amplifier
RIAVG
AC COMP
RAC_COMP
Figure 62. AC EA Buffer Amplifier
I ACEA(out) +
ǒ
Ǔ
2.8 * V ACEA
37.33k
@4
電流センス・アンプ
(eq. 1)
センスの=ISPOSには、メイン・スイッチ
に|°するCがä²されます。センス・ア
ンプはÆ3=をvえたæçアンプです。セ
ンス・アンプにはPWMLとIAVG Lの2つのL
があります。PWMLは、PWMコンパレータの#
PWN#¯=のCは、IACEA(out)、+スイッ
チ、およびランプÊ で¸まります。OUT
AはPWM#¯=のCが4Vにすると±Þしま
す。
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24
のWX®に¹èするフィルタされた Ãです
。Figure 63はセンス・アンプのFアーキテク
チャをhします。
¯=にä²されるÀに、Fリーディング・エ
ッジ・ブランキング(LEB)D1によってフィルタさ
れる+スイッチです。·2のLは、=
Ip
Ispos
gm = 250mS
+
−
RCS
blanking
gm
Current sense
amplifier
IAVG
Inst. current A
To PWM
tLEB
blanking
tLEB
VIAVG
comparator
Inst. current B
To PWM skip
comparator
To AC error
amplifier
RIAVG
Figure 63. Current Sense Amplifier
センスbcとISPOS=gのフィルタをす
るときには、このアンプのインピーダンスNにs
するº{が)です。フィルタのために、どの¬Ü
bcも、=バイアス CAIbiasに0«するCオ
フセット（VOS ）がSTします。=バイアス
は¡^60 mAです。CオフセットはEquation 2でf
えられます。
V OS + CA Ibias @ R external
I CS + I IN +
V ISPOS
4k
(eq. 3)
PWMLはPWM=の=にを!Hしま
す
。
こ
の
は A C
EAおよびランプÃに}²されます。
IAVGLはバッファ・アンプへのCÃをTします。このCÃは、IAVG とÎRIAVG bcに
よってT-され、IAVG ピンのコンデンサCIAVG によ
ってフィルタされます。CIAVG でZされるµP:
fP は、P:-\を{©するために、スイッチン
グP:よりé\くなければなりません。しかし
、=のp: されたn::_に[きな©みが
Tじないように、é\くする)があります。
¦にフィルタされたWX Ãは、ラインP:
の2§のP:を<ちます。Equation 4は、CIAVG(nF)
とfP(kHz)とのUáをhします。
(eq. 2)
このオフセットは、センスÃにのオフセ
ットを}²します。そのため、ACエラー・アンプは
WXL にsしてを»みますが、この
がゼロになって}²ゼロ・クロス©みをSTするこ
とはないと¼えられます。
ISPOSピンには、メイン・スイッチに|°する
Cがä²されます。ISPOSピンのCは i1に
され、Fでミラーされます。ICS とIAVGの2つの
F がT-されます。ICSは+スイッチの
レプリカであるP:Ãです。IAVGはP:Ã
です。VISPOS とICS およびIAVG のUáは、Equation 3
でfえられます。
C IAVG +
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25
1
2 @ p @ R IAVG @ f P
(eq. 4)
、リーディング・エッジ・スパイクを{©すること
ができます。
P: バッファのゲインは、IAVGピンのbc
RIAVGでZされます。RIAVGは、1ピークと1W
X gのスケーリング・ファクタをZします。
センス・アンプACAのゲインは、Equation 5でf
えられます。
A CA +
RI AVG
発89
S(はスイッチングP:f、ジッタP:、お
よびI6(のゲインを9:します。S(ランプは
、CTピンのタイミング・コンデンサCTを、200 mAの
で'するとT-されます。このは、
9:された»_なSP:をるために、¼
½なプロセスÀIのÌでdされます。は、
S(ランプがピークCVCT(peak)(¡^4.0V)にす
るとターンオフし、プルダウン・トランジスタによ
ってCTが¬ちにされます。S(ランプがÁ
CVCT(valley)にすると、プルダウン・トランジスタ
がターンオフし、' がターンオンします。
Figure 64は、STするS(ランプ:_と9:D1
をhします。
(eq. 5)
4k
センスÃは、àTVGとàTインダクタン
スによってメイン・スイッチがターンオンする¯に
、リーディング・エッジ・スパイクをSTするê があります。このスパイクはPWMコンパレータの½
34をiき0こすNがあります。センス
Ãをフィルタリングすると、)¾Jにパルスの
_がします。NCP1652はパルスのë¿2
00ns(Typ)をブロックするためのLEBD1をFして
います。これにより Ã:_をえることなく
VDD
x 1.2
To PWM
comparator
IAVG
To PWM skip
−
+
comparator
RIAVG
VDD
CT
+
CT
−
+
4.0 V / 0.1 V
Oscillator
Figure 64. Oscillator Ramp and Control Circuitry
S(P:(kHz)とタイミング・コンデンサ(pF)
のUáは、Equation 6によってfえられます。
CT +
47000
f
P:S(はスイッチングP:を"して、
コントローラのEMIシグネチャをさせ、よりt
さなEMIフィルタの@'をにします。P:
"、すなわちジッタはmにS(P:の±5%で
す。
(eq. 6)
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26
Þすると、1 はACラインCによってのみ¸
Zされます。Soft−Skip™イベントは、AC−INピンの
Cが260mVÉÊにÌすると±Þします。uしい
Soft−Skip™gは、AC−INピンのCが260mVまで
^Åするとスタートします。
L)* がÛ²するとSoft−Skip™イベントが
±Þします。VFB CがVSSKIP を550mV]^える
と、4)*2LD1がSoft−Skip™gを±Þさせ
ます。これにより、)*4gに)なL
が!Hされ、LCが]ZレベルからÎれない
ことが¬されます。Figure 66は、Soft−Skip™と4
)*2LD1のUáをhします。
.過負荷
フィードバックCVFB は、コンバータのL
に | ° します。 F 6 . 7
kWbcがFBCをF6.5Vリファレンスまでプルア
ップします。システムのLCを¾Zさせるた
めに、ÎオプトカプラがFBCをプルダウンしま
す。オプトカプラはパワーアップおよびL4)
*Áのgはオフになるため、FBCが[レベ
ルにすることができます。
NCP1652はFBCをモニタして、4)*Áを2
Lします。シングルPFCステージ・コンバータの¡
^03+gはy100msです。コンバータが150ms（Ty
p）]^にわたって、]ZレベルからÎれた（FB
Cが5.0Vをえる）gh、ドライバはディセーブル
され、コントローラはダブル・ヒカップ・モードに
=ってWXをします。ダブル・ヒカッ
プがoÞすると、uしい03シーケンスが¥Òされ
ます。この¬ÂFは、L ÃÁでの
をUえるためにです。
Soft−Skip™サイクル・モード
FBCは、コンバータのLÄが£する
とÌします。VFBがスキップ・スレッショルドVSS
KIP 、1.3V（Typ）]ÌにÌすると、ドライバはデ
ィセーブルされます。スキップ・コンパレータのヒ
ステリシスは¡^180mVです。
ì\なLが!Hされないため、コンバータ
のLCは£しÒめます。LCがÌする
と、フィードバックCが^ÅしてLCを¾Z
Áに¢<します。この34モードはスキップ・モ
ードとíばれています。スキップ・モードのP:
は、)*ループ・ゲインやLVGにはUáなく、
トランスおよびスナバ・コンデンサでのFÆJî
によってÇノイズがSTするおそれがあります。
%&のSoft−Skip™モードは、1ピークが[®
にするまでゆっくりÛ²させて、Çノイズを
します。tスキップ・ランプgtSSKIPは2.5ms
です。Figure 65は、VFB、VSSKIP、および1 g
のUáをhします。
VSSKIP
VFB
Figure 66. Load transient during Soft−Skip™
Soft−Skip™コンパレータのLは、デューティ|
を9:するために、PWMコンパレータLとORが
とられます。Soft−Skip™コンパレータは、スキップ
・モードでデューティ|を9:し、PWMコンパレー
タはm34にデューティ|を9:します。スキ
ップ・モードでは、Soft−Skip™コンパレータの#¯
=が4Vをえると、ドライバがディセーブルさ
れます。FBCが^Åするにïって、#¯=の
Cは4Vから0.2VまでÌしてドライバがイネーブ
ルされます。
=算9および>準電)発生9
NCP1652はI6(を@'して、コンバータのWX
Lを¾Zさせています。このコントローラ
は、É^CST(Fで@'されるI6(に%&の
Ëðを'しています。このÌuJなデザインによ
り、ñÍãのリニア・アナログI6(と|して、
[に5Hを9Oすることができます。このI6(
はPWMスイッチングD1を@'して、E¨にZÎさ
れたゲインをするスケーラブルなLÃをTします。
I6(のLはAC−É^Ãです。AC−É^Ã
は= :_を_するために@'されます。I
6(には、Îエラー・アンプからのエラーÃ（
VFB）、p: されたAC=（AC_IN）、および
フィードフォワード=（VFF）があります。
Figure 65. Soft−Skip™ operation.
スキップ・モードの34はACラインCに6し
ています。NCP1652は、されたACラインCが
ÁレベルまでÌすると、Soft−Skip™をディセーブ
ルします。これによって、1 はmにÇノイ
ズをUえながら^Åします。ACラインCがÌÈす
る¯にTずるスキップ・イベントは、1ピーク
をÛ²ではなく£させます。スキップgが±
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27
|して、I6(ランプがT-されます。V-Iコンバ
ータからの Ãは、AC_INコンパレータLと
I6されます。rsとしてられるÃは、CMピ
ン^のローパスR-Cフィルタでフィルタされます。
このローパス・フィルタがP:-\を{©します
。I6(のゲインは、V-Iコンバータ、CMピンのb
c、およびS(のÏÐランプCのピークC
とÁCによって¸まります。
Îエラー・アンプD1からのFBÃは、オプト
カプラまたはBのD1をして、VFB ピンにä
²されます。FBCはV-Iコンバータでに
されます。Figure 67にhすように、¬Ü (のた
めにLÃにはエラーがありません。
p: AC=:_のPè:_が、bc\CD1
をòしてAC_INピンにä²されます。AC_INコンパ
レータで、ラインCのPè:_をS(ランプと
FB
Multiplier
V−to−I
AC IN
+
V
−
V
AC_REF
+k@
Oscillator
CM
VFF
FB
@V
V
AC_IN
FF
2
AC_REF
Divide
VFF2
Square
Figure 67. Reference Generator
É^CST(の3Ñiの=は、VFFÃです。
VFFÃは、ACラインCに|°するDCCです。
bc\C(は、p: されたラインCを0.7〜5.
0VのgでÒさせます。p: されたラインC
は、コンデンサでWÓされます。このACWXC
は、ラインのóサイクルにわたってZでなけれ
ばなりません。VFFÃ^のラインCリップル（1
20Hzまたは100Hz）は、I6(のLにリップルを
}²します。これによってACÉ^Ãに©がTじ、
がÌしてラインの©みがÛ²します。4
ØなフィルタリングはフィードフォワードÃを$
;させ、ラインの4M8NをÌさせます。
¦なLSは、フィルタの+ZをラインCの1
サイクルにZすることです。ユーザはフィルタを
して、¦なsライン4M8.Nを
ることができます。VFF ピンのWXCは、ãで
fえられます。
V FF +
2
Vac Ǹ2a
p
(eq. 7)
ここで、aは\C|で、mは0.01です。
V AC_REF +
V FB @ V AC_IN
V FF
2
@k
(eq. 8)
I6(のõUは、Equation 8でfえられます。
I 6 ( の L は A C _ R E F で、
ACエラー・アンプにÖされます。
ここで、kはÉ^CST(のゲインで¡^0.55です
。É^CST(のLは4.5Vにクランプされ、
[Lを9Yします。
フィードフォワードにより、ラインCにはUá
なくZの=が¢<されます。つまり、fえ
られたFBCにsしてラインC（AC_IN）が2§
になると、フィードフォワードÔが4§になり、エ
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28
センス÷øがランプÊおよびエラー・アンプÃ
とîに、+1ピークを9:します。
1ピーク IPK は、Equation 15を'いて6さ
れます。
ラー・アンプのLをó\にして6じ=
を¢<します。
ACエラー・アンプの補?
ACエラー・アンプ（EA）のLにRCOMPとCCOM
Pの¬ÜÖをRMすることによって、µ-¶ペア（P
I PK +
o
l
e
−
z
e
r
o
pair）が4-されます。Êコンポーネントの®は
、WX= および+スイッチとはÕUá
です。WX= ループつまりループのゲイ
ンは、Equation 9でfえられます。
A LF +
ǒ Ǔ
R IAVG
4k
@ ǒgm @ R AC_COMPǓ @ (2.286)
A HF +
4k
+ 5.333
(eq. 9)
R CS + 4.5
R IAVG
4k
@ ǒgm @ R AC_COMPǓ @ (2.286) t
(eq. 10)
5.333
(eq. 11)
2
4666
R IAVG @ gm
(eq. 12)
9:ループのゼロP:fZ は、Equation 13を'い
て6されます。9:ループのゼロP:は、S
(P:fOSC の1/10J«にZする)があります
。Êコンデンサの®は、Equation 14を'いて6
されます。
fz +
1
2p @ C AC_COMP @ R AC_COMP
C AC_COMP +
1
2p @
f
OSC
10
0.88 @ 2 @ L P
(eq. 15)
4k @ ǒV in(LL) @ DǓ
R IAVG @ P in @ Ǹ2
(eq. 16)
50%]^のデューティ|により/モード（C
CM）で34のピーク -モード・コントローラ
では、\":SがÙÚされます。センス
ÃにÊランプをº=することにより、\":S
を{©することができます。ÊGはシステムに
ûxし、インダクタのÌÈdi/dtによって¸Zされま
す。
NCP1652はシステム・デザインをVAにするため
に、ランプÊD1をFしています。ランプÊ
G
は
、
R
a
m
p
CompピンとグランドgのbcRRCOMP を'いてユー
ザが Z します。 R a m p
CompピンはCT ピンにT-されるS(ランプをバ
ッファします。RRCOMPをれるは、Fで1:1.2
の|でミラーされます。¯されたACエラー・ア
ンプÃと+スイッチ Ãは、ランプÊが
ミラーされたに²えられます。rsとしてら
れる Ãは、Figure 64にhすように、PWMコン
パレータの#¯=とグランドgのF21.33 kW
bcにä²されます。
ランプÊÃのエラーÃにsする[Cà
fVRCOMPは、Equation 17によってfえられます。
Equation 12は、Equation 11をRAC_COMPについて
Iしてられます。このãはRAC_COMPの[®をf
えます。
R AC_COMP t
V in(LL) @ t on
ランプ補?
Equation 11は、システムの¾Zをhします。
すなわち、P:ゲインはP:ゲインのó\]Ì
でなければなりません。
ǒ Ǔ
h @ V in(LL) @ D
)
ここでVin(LL)はラインAC=C、Dはデューテ
ィ|、PoutはL、Pinは=、hは?、LP
は1インダクタンス、そしてton はオン+gです。
このトポロジの¡^Jな?はy88%です。
センスbcは、ACリファレンス・アンプの=
で[のÃ\Öが-されるように×ùされ
ます。ØúをするためのACリファレンス・アン
プの[C=は4.5Vです。これは+ピーク
とîに、Equation 16を'いてセンスbcRCS
を6するのに@'されます。
P:ゲインは、センスWXD1、トラン
スコンダクタンス・アンプ、およびACエラー・アン
プのゲインのでfえられます。
センス・アンプ = に 4
kWbcを@'して、+ に|°するがTされます。この|° はPWMコンパレータ=で
、21.33 kWbcにä²されて、センスCÃ
をT-します。P:ループ、つまりループの
ゲインAHF は、Equation 10を@'して6されます
。
21.33k
Ǹ2 @ P
out
(eq. 13)
(eq. 14)
V RCOMP +
@ R AC_COMP
(1.2) @ ǒV CT(peak)Ǔ @ (21.33k)
R RCOMP
(eq. 17)
+
102.38k
R RCOMP
ここで、VCT(peak)はS(ランプのピークCで¡
^4.0Vです。
¦なランプÊのためには、ランプÃは50％
デューティ|でインダクタのÌÈdi/dt（dv/dtに
Üみ）にしていなければなりません。ÌÈdi/dt
とLCは8!とも、15にsするトランスü
²|によって¯Ýされる)があります。Equations
電流センス@A
PFCステージには2つの9:ループがあります。·
1ループはWX= を9:し、·2ループはメイ
ン・スイッチをってれる+ を9:します
。センスÃは8!のループにö-をfえます
。センスÃは、エラー・アンプの=に
られてWX= が9:されます。さらに、
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29
18から 23までは、RCS およびRCOMP のãの/Lを
Ðします。
di
dt secondary
di
dt primary
+
LS
di
dt secondary
NS
NP
@
dt primary
@
V out
+
di
V RCOMP +
R CS +
V out
+
LP
NS
NP
@
ǒ Ǔ
NP
PWMおよびロジックD1は、PWMコンパレータ
、RSフリップ・フロップ(ラッチ)、およびORゲート
で-されます。ラッチはセットëです。つまり
、RとSの8!がàáﾌghは、SÃがëされてQ
は“H”になり、パワー・スイッチをオフのまま¢
<します。
NCP1652はYZP:S(をベースにしたパル
ス"を@'しています。S(は、Cランプ
に²えて、ランプの<ちÌがりエッジに6してパ
ルスをT-します。このパルスはPWMロジックおよ
びドライバ・ブロックに=されます。S(がパ
ルスをSTしているg、ラッチはリセットされてお
り、Lドライブは“L”Áにあります。パルス
の<ちÌがりエッジで、OUTAは“H”になりパワー
・スイッチが/を¥Òします。
+インダクタは、ACエラー・アンプのL
Cに|°するとhされます。このな:
_はPWMコンパレータの¯=で4VÉ^Ãと
|されます。PWMコンパレータへの#¯=の
Ãが4Vをえると、PWMコンパレータのLが
“H”Áに¦りわり、ラッチのSet=をドライ
ブして、のクロック・サイクルまでパワー・スイ
ッチをターンオフします。
2
(eq. 18)
NS
V out N P
+
PWMロジック
(eq. 19)
LP NS
@ T @ R CS @ A HF
L P @ 102.38k
T @ A HF @ V out @ R RCOMP
(eq. 20)
(eq. 21)
ラインCのp)*では、ACエラー・アンプL
は“H”でほぼØúします。ACエラー・アンプの
LがØúしているg、IACEAはゼロであり、PWM
コンパレータの#¯=のF21.33 kWbcにか
かるCにはàfしません。この34モードでは、
21.33 kWbcにかかるCは、にランプÊC
とEquation 22でfえられる+スイッチによっ
てのみ¸Zされます。
ǒ
V ref(PWM) + V RCOMP @
Ǔ)V
t on
T
INST
(eq. 22)
ブラウンアウト
PWMコンパレータのCÉ^VREF(PWM)は4Vです
。これらの6では、ìÞをßて3.8Vを@'してい
ます。[+スイッチのCàfVINSTは、E
quation 23によってfえられます。
V INST + I PK @ R CS @ A HF
NCP1652は、コントローラがいACラインCで
34しないように、またパワー・コンポーネントの
ストレスをするためにブラウンアウト23D1
をFしています。されたラインCのPè:
_が、bc\CD1によってVFFピンにä²されま
す。このCは、ブラウンアウト23D1で@'さ
れます。
ブラウンアウト（CÌ）Áは、フィードフ
ォワードCがブラウンアウトãLスレッショルド
VBO(high) 、0.45V（Typ）よりいghにxyします
。ブラウンアウト23D1には、180mVのヒステリ
シスがあります。コントローラは、VFFが0.63V]^
になり、VCCがVCC(on)にするとイネーブルされま
す。OUTBは±のドライブ・パルスです。Figure
68はブラウンアウト、VCC、OUTA、およびOUTB
ÃgのUáをhしています。
(eq. 23)
Equation 23をEquation 22に=し、VREF(PWM)を3.
8VにZして（ìÞをßて）、RRCOMP についてÖ
くと、Equation 24がられます。
R RCOMP +
102.38k
ǒ3.8 * 5.333 @ IPK @ R CSǓ
@
t on
T
(eq. 24)
Equation 24をEquation 21に=すれば、のãが
られます。
R CS +
ǒ
3.8
N
P
N
S
@
A
@V
HF
L
Ǔ ) 5.333 I
(eq. 25)
@t on
out
P
PK
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30
VCC
VCC(on)
VCC(off)
t
OUTA
t
Last OUTB Pulase
OUTB
t
VFF
VBO(low)
VBO(high)
Brown−Out
t
Figure 68. Relationship Between the Brown−Out, VCC, OUTA and OUTB
Vaux or VCC
VDD
OVP comparator
+
−
+
Vlatch(high)
Ilatch(clamp)
blanking
tlatch(delay)
Latch−Off
OTP comparator
−
I latch(shdn)
S
Q
+
+
Latch
R
Vlatch(low)
NTC
Vlatch(clamp)
Reset
Figure 69.
ラッチC
TAがディセーブルされ、OUTBはS(gで±Þ
する±のパルスをSTします。OUTBLが±Þ
した±、パルスはSTしません。Figure 70に、Latch
−Off、VCC、OUTA、およびOUTBÃgのUáをh
します。
NCP1652は、4=および4C?R+にコントロ
ーラをzにラッチできるý'のラッチ=をvえ
ています（Figure 69·D）。コントローラは、Latch
−OffピンのCが1V]Ìまたは6.5V]^になるとラ
ッチされます。コントローラがラッチされると、OU
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31
VCC
VCC(on)
VCC(off)
t
OUTA
t
Last OUTB Pulase
OUTB
t
Latch−Off
Vlatch(high)
Latch−Off
Vlatch(low)
Latch−Off
t
Figure 70. Relationship Between the Latch−Off, VCC, OUTA and OUTB
Latch−Offピンは3.5Vでクランプされます。50 mA
（Typ）のプルアップはm+オンであり、100
mA（Typ）のプルダウンは、Latch−Offピンの
Cが3.5V(Typ)にするとイネーブルされます。こ
れによって、Latch−OffピンのCは?Jに3.5Vに
クランプされます。F をDþさせ、コント
ローラをラッチするために、50 mAのtプルアッ
プまたはプルダウンが)です。Latch−Off
=には、ノイズまたはライン・サージ・イベ
ントによるコントローラのラッチをするために
、50 ms（Typ）のフィルタがRMされています。
03D1は、コントローラがラッチ・モードにあ
るg、VCCをVCC(on)とVCC(off)のgでサイクリングし
けます。コントローラは、システムへの!H
がし、VCC がVCC(reset) ]ÌにÌすると、ラッ
チ・モードをÔけLします。
アプリケーションDE
D1ツールを@'することにより、ユー
ザはシングルPFCステージのほとんどのシステム・
パラメータをzに¸Zすることができます。この
ツールはステージだけでなくシステムのP:
M8もæ¿します。
オン・セミコンダクターはD1ツールを
!して、NCP1652デザインのzqと¥Sサイク
ル+gの nをäåしています。ツールはwww.
onsemi.comからダウンロードできます。
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Package
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NCP1652DWR2G
SO−20 WB
(Pb−Free)
1000 / Tape & Reel
NCP1652DR2G
SO−16
(Pb−Free)
2500 / Tape & Reel
NCP1652ADR2G
SO−16
(Pb−Free)
2500 / Tape & Reel
Device
†For information on tape and reel specifications, including part orientation and tape sizes, please refer to our Tape and Reel Packaging
Specifications Brochure, BRD8011/D.
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32
PACKAGE DIMENSIONS
SO−20 WB
CASE 751D−05
ISSUE G
A
20
q
X 45 _
E
h
1
10
20X
B
B
0.25
M
T A
S
B
S
A
L
H
M
10X
0.25
NOTES:
1. DIMENSIONS ARE IN MILLIMETERS.
2. INTERPRET DIMENSIONS AND TOLERANCES
PER ASME Y14.5M, 1994.
3. DIMENSIONS D AND E DO NOT INCLUDE MOLD
PROTRUSION.
4. MAXIMUM MOLD PROTRUSION 0.15 PER SIDE.
5. DIMENSION B DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE PROTRUSION
SHALL BE 0.13 TOTAL IN EXCESS OF B
DIMENSION AT MAXIMUM MATERIAL
CONDITION.
11
B
M
D
18X
e
A1
SEATING
PLANE
C
T
http://onsemi.com
33
DIM
A
A1
B
C
D
E
e
H
h
L
q
MILLIMETERS
MIN
MAX
2.35
2.65
0.10
0.25
0.35
0.49
0.23
0.32
12.65
12.95
7.40
7.60
1.27 BSC
10.05
10.55
0.25
0.75
0.50
0.90
0_
7_
PACKAGE DIMENSIONS
SOIC−16
CASE 751B−05
ISSUE K
−A−
16
NOTES:
1. DIMENSIONING AND TOLERANCING PER ANSI
Y14.5M, 1982.
2. CONTROLLING DIMENSION: MILLIMETER.
3. DIMENSIONS A AND B DO NOT INCLUDE MOLD
PROTRUSION.
4. MAXIMUM MOLD PROTRUSION 0.15 (0.006) PER SIDE.
5. DIMENSION D DOES NOT INCLUDE DAMBAR
PROTRUSION. ALLOWABLE DAMBAR PROTRUSION
SHALL BE 0.127 (0.005) TOTAL IN EXCESS OF THE D
DIMENSION AT MAXIMUM MATERIAL CONDITION.
9
−B−
1
P
8 PL
0.25 (0.010)
8
B
M
S
G
R
K
F
X 45 _
C
−T−
SEATING
PLANE
J
M
D
DIM
A
B
C
D
F
G
J
K
M
P
R
MILLIMETERS
MIN
MAX
9.80
10.00
3.80
4.00
1.35
1.75
0.35
0.49
0.40
1.25
1.27 BSC
0.19
0.25
0.10
0.25
0_
7_
5.80
6.20
0.25
0.50
INCHES
MIN
MAX
0.386
0.393
0.150
0.157
0.054
0.068
0.014
0.019
0.016
0.049
0.050 BSC
0.008
0.009
0.004
0.009
0_
7_
0.229
0.244
0.010
0.019
16 PL
0.25 (0.010)
M
T B
S
A
S
SOLDERING FOOTPRINT
8X
6.40
16X
1.12
1
16
16X
0.58
1.27
PITCH
8
9
DIMENSIONS: MILLIMETERS
The products described herein (NCP1652), may be covered by one or more of the following U.S. patents; 6,373,734. There may be other patents pending.
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34
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