高度センサー信号処理のためのAnalog-VLSI Open

高度センサー信号処理のための Analog-VLSI Open-IP(16)
池田博一∗
宇宙航空研究開発機構宇宙科学研究本部
初版：平成 18 年 1 月 10 日
概要
本文書は、沖電気工業株式会社の提供する 0.15 µm FD SOI CMOS プロセス用に調整さ
れた IP を提供するものです。本稿では、LVDS 回路、TRI ステート回路等のインターフェース回路
について記載します。
目次
1
290
インターフェース回路
表目次
図目次
1
1
インターフェース回路のシンボル一覧 . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
2
3
LVDSD 回路（LVDS ドライバ） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
LVDSR 回路（LVDS レシーバ） . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
4
5
DIFA D 回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
DIFA D HALF 回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
6
7
HITSUMR 回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
TRBUF 回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
インターフェース回路
図 1 には、ディジタル電源及びディジタル入出力用のパッド回路の一覧を示しました。
LVDS 関係では、ドライバとして LVDSD 回路 (図 2) が、レシーバとして LVDSR 回路 (図 3) が用
意されている。
ドライバ回路は、LVDS の標準電流の約 1/10 の差動電流信号を送出するようになっている。直流
電位は、DGND 端子に直流電圧を印加するか、適当な抵抗を挿入することによって調整することがで
きる。
∗ [email protected]
290
レシーバ回路は、差動増幅器 DIFA D HALF 回路 (図 5) と、DIF COMP 回路 (図??) とから構成
されている。入力差動信号のコモンモードレンジは、自ずから制約されいるので、予め直流レベルを
0.5 V 程度に調整することを要する。このような目的で NIM モジュール GNN-490K を使用すると便
利である。
差動増幅器 DIFA D HALF 回路は、対応するアナログ系の差動増幅器 DIFA HALF と同一の回路
であって、電源系をディジタル系に切り替えたものである。
HITSUMR 回路 (図 6) は、低レベルのシングルエンドの電流信号を CMOS レベルに変換するもの
である。入力信号は、電流であるから、このノードにおいて電流のサムを採ることができる。SUM と
ある所以である。
TRBUF 回路 (図 7) は、トライステートのバッファー回路である。ドライブ能力は低いので、専ら
コア回路におけるバスドライブの目的で使用されることを想定している。
1
AIN
LVDSD
D
VH
AIN
BIN
DG
0
BIN
VH
DOUT
IIN
VM
VL
VL
AOUT
DIFA_D_HALF
BIN
HITSUMR
VL
AIN
DIFA_D AOUT
BOUT
VH
DOUT
LVDSR
VH
VL
TRBUF
BOUT
図 1: インターフェース回路のシンボル一覧
Id=400uA
VDD1
pchl
VH
M=48
X1
nchv
M=24
4P
1P
M1
W=5u
L=1u
nchv
M=24
M2
W=5u
L=1u
M3
4P
Y0
Y1
D
nchv
M=24
DGND
I(DGND)=400uA
nchv
M=24
M4
W=5u
L=1u
M5
図 2: LVDSD 回路（LVDS ドライバ）
291
VH
VH
W=5u
L=1u
1
Y1
0
Y0
LVDSD
D
DG
DGND
D
W=5u
L=1u
AIN
AOUT
AIN
DIFA_D_HALF
BIN
VH
VL
DIF_COMP
BOUT
BIN
DOUT
DOUT
AIN
AIN
BIN
BIN
LVDSR
VL
VH
VH
DOUT DOUT
VL
VH
BIN
VL
AIN
VL
W=5u
L=3u
図 3: LVDSR 回路（LVDS レシーバ）
M=24
R=30K
M=24
Source-tie
W=5u
L=1u
AIN
AIN
BIN
BIN
DIFA_D AOUT
BOUT
VH
VL
AOUT
BOUT
VL
pchl
VH
W=5u
L=1u
R=30K
M=60
R=10K
pchl
VH
VDD1
pchl
AOUT
BOUT
R=10K
nchl
M=8
W=5u
L=1u
W=5u
L=1u
nchl
M=8
nchl
M=8
AIN
W=5u
L=1u
R=30K
nchl
M=20
VL
W=5u
L=1u
R=30K
nchl
M=8
BIN
W=5u
L=3u
VSS1
R=10K
VDD1
M=60
VH
pchl
W=5u
L=3u
図 4: DIFA D 回路
pchl
W=5u
L=1u
M=12
pchl
Source-tie
W=5u
L=1u
M=12
AIN
AIN
AOUT
AOUT
DIFA_D_HALF
AOUT
BOUT
R=10K
W=5u
L=1u
W=5u
L=1u
nchl
M=4
nchl
M=4
AIN
W=5u
L=1u
R=30K
nchl
M=20
nchl
M=4
W=5u
L=3u
VL
W=5u
L=1u
R=30K
nchl
M=4
BIN
VSS1
図 5: DIFA D HALF 回路
292
VH
VL
BOUT
VL
BIN
VH
R=30K
R=30K
BIN
BOUT
VDD1
DOUT
M=1
IIN
M=2
HITSUMR
VM
pchlpchl
W=5u
L=0.4u
IIN
VM
M=1
W=5u
L=1u
W=5u
L=0.4u
DOUT
VL
VL
pchlpchl
W=5u
L=1u
M=2
AIN
DIF_COMP
IIN
BIN
VM
nchl
M=1
VL
nchl
M=1
DOUT
DOUT
VL
W=5u
L=0.4u
W=5u
L=1u
VSS1
図 6: HITSUMR 回路
VDD1
pchl
M=1
W=1.6u pchl
L=0.14u
M=1
W=1.6u pchl
L=0.14u
M=1
W=1.6u pchl
L=0.14u
M=1
W=1.6u
L=0.14u
OEB
pchl
OUT
W=1.6u
L=0.14u
IN
TRBUF
nchl
M=1
W=0.85u
L=0.14u
IN
nchl
M=1
nchl
M=1
W=0.85u
L=0.14u
nchl
M=1
W=0.85u
L=0.14u
nchl
M=1
W=0.85u
L=0.14u
VSS1
図 7: TRBUF 回路
293
W=0.85u
L=0.14u
OEB
M=1
OUT
以下に各回路のネットリストを掲げる。
.SUBCKT TRBUF IN OEB OUT
M1 N7 OEB VSS1 VSS1 nchl L=0.14u W=0.85u M=1
M2 N33 IN VSS1 VSS1 nchl L=0.14u W=0.85u M=1
M3 N33 OEB VSS1 VSS1 nchl L=0.14u W=0.85u M=1
M4 N1 N7 N33 VSS1 nchl L=0.14u W=0.85u M=1
M5 OUT N33 VSS1 VSS1 nchl L=0.14u W=0.85u M=1
M6 N7 OEB VDD1 VDD1 pchl L=0.14u W=1.6u M=1
M7 N1 N7 VDD1 VDD1 pchl L=0.14u W=1.6u M=1
M8 N1 IN VDD1 VDD1 pchl L=0.14u W=1.6u M=1
M9 N33 OEB N1 VDD1 pchl L=0.14u W=1.6u M=1
M10 OUT N1 VDD1 VDD1 pchl L=0.14u W=1.6u M=1
.ENDS
.SUBCKT HITSUMR DOUT IIN VL VM
XDIF_COMP_1 IIN N3 DOUT VL DIF_COMP
M1 N3 VM N17 VSS1 nchl L=0.4u W=5u M=1
M2 N17 VL VSS1 VSS1 nchl L=1u W=5u M=1
M3 N4 N2 VDD1 VDD1 pchl L=1u W=5u M=2
M4 N2 N2 VDD1 VDD1 pchl L=1u W=5u M=1
M5 N3 IIN N4 VDD1 pchl L=0.4u W=5u M=2
M6 IIN IIN N2 VDD1 pchl L=0.4u W=5u M=1
.ENDS
.SUBCKT DIFA_D_HALF AIN AOUT BIN BOUT VH VL
M1 AOUT BIN N7 N7 nchl L=1u W=5u M=4
M2 N7 N6 VSS1 VSS1 nchl L=1u W=5u M=4
M3 N7 N6 VSS1 VSS1 nchl L=1u W=5u M=4
M4 BOUT AIN N7 N7 nchl L=1u W=5u M=4
M5 VSS1 N6 VSS1 VSS1 nchl L=3u W=5u M=20
M6 AOUT N34 VDD1 VDD1 pchl L=1u W=5u M=12
M7 BOUT N34 VDD1 VDD1 pchl L=1u W=5u M=12
M8 VDD1 N34 VDD1 VDD1 pchl L=3u W=5u M=60
R9 VH N34 10K TC=0.0, 0.0
R10 VL N6 10K TC=0.0, 0.0
R11 AOUT VDD1 30K TC=0.0, 0.0
R12 VSS1 AOUT 30K TC=0.0, 0.0
R13 BOUT VDD1 30K TC=0.0, 0.0
R14 VSS1 BOUT 30K TC=0.0, 0.0
.ENDS
.SUBCKT DIFA_D AIN AOUT BIN BOUT VH VL
294
M1 AOUT BIN N7 N7 nchl L=1u W=5u M=8
M2 N7 N6 VSS1 VSS1 nchl L=1u W=5u M=8
M3 N7 N6 VSS1 VSS1 nchl L=1u W=5u M=8
M4 BOUT AIN N7 N7 nchl L=1u W=5u M=8
M5 VSS1 N6 VSS1 VSS1 nchl L=3u W=5u M=20
M6 AOUT N34 VDD1 VDD1 pchl L=1u W=5u M=24
M7 BOUT N34 VDD1 VDD1 pchl L=1u W=5u M=24
M8 VDD1 N34 VDD1 VDD1 pchl L=3u W=5u M=60
R9 VH N34 10K TC=0.0, 0.0
R10 VL N6 10K TC=0.0, 0.0
R11 AOUT VDD1 30K TC=0.0, 0.0
R12 VSS1 AOUT 30K TC=0.0, 0.0
R13 BOUT VDD1 30K TC=0.0, 0.0
R14 VSS1 BOUT 30K TC=0.0, 0.0
.ENDS
.SUBCKT LVDSR AIN BIN DOUT VH VL Gnd VDD
XDIFA_D_HALF_1 AIN N1 BIN N2 VH VL DIFA_D_HALF
XDIF_COMP_1 N1 N2 DOUT VL DIF_COMP
.ENDS
.SUBCKT LVDSD D DGND VH Y0 Y1
Xinv1P_1 D N1 inv1P
Xinv4P_1 D N3 inv4P
Xinv4P_2 N1 N23 inv4P
M1 N24 VH VDD1 VDD1 pchl L=1u W=5u M=48
M2 Y0 N23 DGND DGND nchv L=1u W=5u M=24
M3 Y1 N3 DGND DGND nchv L=1u W=5u M=24
M4 N24 N3 Y0 Y0 nchv L=1u W=5u M=24
M5 N24 N23 Y1 Y1 nchv L=1u W=5u M=24
.ENDS
以上
295

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