高パワー密度を実現するマルチレベル
変換器トポロジーの多角的評価法
樫原有吾
2014 年 9 月
目次
目次
目次..................................................................................................................................i
図目次............................................................................................................................iv
表目次...........................................................................................................................vii
第1章
序論.......................................................................................................1
1.1 研究背景 .............................................................................................................1
1.2 研究目的 .............................................................................................................7
1.3 研究概要 .............................................................................................................8
第2章
マルチレベル変換器とパラメータ設計技術の技術動向 ..........11
2.1 緒言 ...................................................................................................................11
2.2 マルチレベル変換器.......................................................................................11
2.2.1 一般化されたマルチレベルトポロジー...............................................11
2.2.2 ダイオードクランプトポロジー...........................................................15
2.2.3 フライングキャパシタトポロジー.......................................................17
2.2.4 アクティブ中性点クランプトポロジー...............................................17
2.3 電力変換器のシステムインテグレーション技術 .....................................20
2.3.1 回路部品の技術動向 ...............................................................................22
2.3.2 回路設計の技術動向 ...............................................................................28
2.4 本研究の位置づけ...........................................................................................29
2.5 最適設計手法の確立.......................................................................................32
2.5.1 提案法........................................................................................................32
目次
2.5.2 半導体素子の損失設計法 .......................................................................35
2.5.3 キャパシタのパラメータ設計法...........................................................37
2.5.4 インダクタのパラメータ設計法...........................................................48
2.5.5 ヒートシンクの設計法 ...........................................................................50
2.6 結言 ...................................................................................................................52
第3章
レベル数に対する電力変換器の効率とパワー密度の比較......53
3.1 緒言 ...................................................................................................................53
3.2 マルチレベルトポロジー ..............................................................................54
3.3 マルチレベルトポロジーの損失計算法......................................................56
3.3.1 2 レベルインバータ(図 3.1(a)) ................................................................56
3.3.2 3 レベル DCLMP インバータ(図 3.1(b)) ...............................................57
3.3.3 3 レベル T-type NPC インバータ(図 3.1(c))...........................................59
3.3.4 5 レベル ANPC インバータ(図 3.1(d))...................................................61
3.4 性能評価 ...........................................................................................................63
3.4.1 実験的検証................................................................................................63
3.4.2 モデルベースの電力変換器の性能評価...............................................72
3.5 結言 ...................................................................................................................80
第4章
同レベルの電力変換器の効率とパワー密度の比較 ..................81
4.1 緒言 ...................................................................................................................81
4.2 マルチレベルトポロジー ..............................................................................82
4.3 マルチレベルトポロジーの損失計算法......................................................84
4.3.1 SMC-A トポロジー(図 4.1(b)) .................................................................84
4.3.2 SMC-B トポロジー(図 4.1(c))..................................................................87
4.3.3 SGC トポロジー(図 4.1(d)) ......................................................................87
4.4 性能評価 ...........................................................................................................89
4.4.1 実験検証....................................................................................................89
4.4.2 モデルベースの電力変換器の性能比較...............................................96
4.5 結言 .................................................................................................................103
目次
第5章
レベル数の観点からのマルチレベル変換器の高効率条件の検
討
104
5.1 緒言 .................................................................................................................104
5.2 マルチレベルトポロジー ............................................................................105
5.3 一般化されたマルチレベル方式の損失計算法 .......................................105
5.3.1 フライングキャパシタトポロジー.....................................................105
5.3.2 アクティブ中性点クランプトポロジー.............................................109
5.3.3 実験検証..................................................................................................110
5.4 レベル数の観点からの損失評価................................................................115
5.4.1 MOSFET ...................................................................................................115
5.4.2 IGBT..........................................................................................................122
5.5 結言 .................................................................................................................127
第6章
結論...................................................................................................128
6.1 結言 .................................................................................................................127
6.2 結言 .................................................................................................................127
参考文献 ....................................................................................................................132
論文目録 ....................................................................................................................139
謝辞.............................................................................................................................142
目次
図目次
図 1.1 各国のエネルギー自給率の比較(2010 年).........................................5
図 1.2 最終エネルギー消費の構成比(2011 年度).........................................6
図 1.3 論文概要................................................................................................10
図 2.1 N レベル GM トポロジーの回路図..................................................13
図 2.2 GM トポロジーの回路図....................................................................14
図 2.3 N レベル DC トポロジー ...................................................................16
図 2.4 N レベル FC トポロジー ....................................................................18
図 2.5 N レベル ANPC トポロジー ..............................................................19
図 2.6 システムインテグレーション技術のコンセプト..........................21
図 2.7 応用システムからのデバイス性能への要求..................................24
図 2.8 デバイス特性と要求仕様...................................................................24
図 2.9 Si，SiC および GaN を用いた FET におけるオン抵抗と絶縁破壊
電圧の理論極限の比較 .............................................................................25
図 2.10 主な磁性材料の使用周波数域と飽和磁束密度............................27
図 2.11 本研究の位置づけ..............................................................................31
図 2.12 設計フローチャート .........................................................................34
図 2.13 中点電流係数の出力角に対する変化 ............................................39
図 2.14 単相 3 レベル FC インバータ..........................................................42
図 2.15 出力位相角と電圧時間積係数の変化 ............................................44
図 2.16 直流平滑キャパシタの電流実効値係数 ........................................47
目次
図 2.17 フライングキャパシタの電流実効値係数 ....................................47
図 3.1 4 つのマルチレベルトポロジー(1 相分)..........................................55
図 3.2 5 レベル ANPC インバータ試作機...................................................65
図 3.3 5 レベル ANPC インバータの動作波形...........................................67
図 3.4 5 レベル ANPC インバータの負荷を変化させたときの損失特性
......................................................................................................................68
図 3.5 5 レベル ANPC インバータの負荷を変化させたときの効率特性
......................................................................................................................68
図3.6 5 レベル ANPC インバータのスイッチング周波数を変化させたと
きの効率特性..............................................................................................69
図 3.7 5 レベル ANPC インバータの理論体積と実体積の比較..............71
図 3.8 4 つのマルチレベルインバータの損失比較...................................78
図 3.9 4 つのマルチレベルインバータの体積比較...................................78
図 3.10 4 つのマルチレベルインバータのパレートフロントカーブ ....79
図 4.1 4 つの 5 レベルインバータ (1 相分)................................................83
図 4.2 4 つの 5 レベルインバータの動作波形 ......................................93,94
図 4.3 4 つの 5 レベルインバータのスイッチング周波数を変化させたと
きの効率特性..............................................................................................95
図 4.4 4 つの 5 レベルインバータの損失比較 .........................................100
図 4.5 4 つの 5 レベルインバータの体積比較 .........................................100
図 4.6 4 つの 5 レベルインバータのパレートフロントカーブ.............101
図 5.1 N レベル FC トポロジー .....................................................................107
図 5.2 N レベル ANPC トポロジー ...............................................................108
図 5.3 3 レベル FC インバータの動作波形..................................................113
図 5.4 5 レベル ANPC インバータの動作波形............................................113
図 5.5 マルチレベル変換器トポロジーの無負荷損失の比較..................114
図 5.6 マルチレベル変換器トポロジーの損失比較 ..................................114
図 5.7 Cell 2 に高耐圧素子を用いた場合の n レベル ANPC インバータ
目次
....................................................................................................................118
図 5.8 素子耐圧とオン抵抗に関するスキャッタープロット図..............119
図 5.9 レベル数に対する損失特性........................................................119,120
図 5.10 素子耐圧とオン電圧に関するスキャッタープロット図............124
図 5.11 レベル数に対する損失特性......................................................125,126
目次
表目次
表 2.1 GM トポロジーのスイッチングテーブル.......................................14
表 2.2 半導体の物性........................................................................................25
表 2.3 3 レベル FC インバータのスイッチングテーブル........................42
表 3.1 変換器の仕様........................................................................................66
表 3.2 半導体デバイスパラメータ...............................................................66
表 3.3 電力変換器の仕様と選定素子...........................................................76
表 3.4 デバイスパラメータ ...........................................................................77
表 4.1 電力変換器の仕様と選定素子...........................................................91
表 4.2 デバイスパラメータ ...........................................................................92
表 4.3 電力変換器の仕様 ...............................................................................99
表 4.4 パレートフロントカーブの最大パワー密度点における性能比較
....................................................................................................................102
表 5.1 電力変換器の仕様と選定素子.........................................................112
表 5.2 デバイスパラメータ .........................................................................112
表 5.3 電力変換器の仕様 .............................................................................118
表 5.4 1 スイッチングパターン当たりのスイッチの直列数.................121
表 5.5 電力変換器の仕様 .............................................................................124
目次
第1章 序論
1.1 研究背景
世界の最終エネルギー消費量と人口の推移より，石炭や石油などの化石エ
ネルギーの利用によって産業が発達し，人類の人口増加と共に社会が発展し
てきた(1)(2)。現代社会において，エネルギーは個人の衣食住から社会全体のイ
ンフラシステムに利用されており，その必要性と重要性はますます高まって
いる。
その一方で，世界規模でエネルギー需要の増加による化石燃料等のエネル
ギー資源の枯渇というエネルギー問題，発電所や工場，自動車などから排出
される二酸化炭素による地球温暖化などの環境問題が生じている。これらの
問題は，一社会，一国だけの問題でなく先進国を中心に多くの国が協力して
取り組んでいる(3)-(5)。特に，二酸化炭素による地球温暖化問題は，第 3 回気
候変動枠組み条約締結国会期において，気候変動に関する国際連合枠組み条
約の京都議定書が締結され，署名国が国別に二酸化炭素の削減率を定め，今
日まで約束期間内に目標値を達成するために様々な取り組みを進めている。
例えば，化石エネルギーの代替として太陽光，風力，バイオマス，水力，
地熱などの再生可能エネルギーを用いた発電システムが注目されている。再
生可能エネルギーは，化石燃料以外のエネルギー源のうち永続的に利用可能
なものを使用したエネルギーである。再生可能エネルギーは二酸化炭素を排
出しないことから，太陽光や風力を利用した発電システムの導入が各国で盛
んに行われている。
1
図 1.1 に示す各国のエネルギー自給率の比較(2012)より，我が国は，資源小
国でありエネルギー自給率が 4％と非常に低く，エネルギーを有効に活用す
るために省エネルギーが重要となる。また四方を海に囲まれているため，国
境を越えて送電線やパイプラインを整備してエネルギーを融通することも難
しい。その一方で，エネルギー消費は年々増加している(2)。そのため，他国
と比較して我が国は厳しいエネルギー環境に置かれている。
図 1.4 に最終エネルギー消費の構成比を示す。最終エネルギー消費の構成
比の中で，産業部門が 42.8%と大きな割合を占めている。しかしながら，図
1.3 と照らし合わせると，産業部門のエネルギー消費量は，1973 年から 2011
年までほぼ変わっていないことが分かる。これは，我が国がエネルギー関連
の省エネルギー技術開発に長年注力しているからである。この省エネルギー
を支える技術としてパワーエレクトロニクス技術が挙げられる(6)-(9)。
“パワーエレクトロニクス”は 1973 年に開催された PESC (Power
Electronics Specialist Conference) の基調演説で W. E. Newell によって提起され
た言葉である(10)。同氏はパワーエレクトロニクスとは電力の開閉，変換など
を行う電力工学の分野，情報の処理，伝送，検出などを行う電子工学の分野，
さらに電気工学のもう一つの柱である制御の分野とが，半導体スイッチを中
心とする半導体技術の進歩発展により重なり合った総合的な技術分野と説明
した。つまり，パワーエレクトロニクス技術とは半導体素子と制御技術を用
いて電気の周波数や波形などの性状を利用形態に適した性状に効率的に変換
する電力変換技術である(11)，(12)。
パワーエレクトロニクス技術の発展は半導体デバイスと制御回路の発展と
言える(11)，(13)-(15)。1958 年にサイリスタが米国の GE 社に開発されて以来，そ
の後の技術の発展に伴い，GTO (Gate turn off thyristor)，GCT (Gate commutated
turn off thyristor)，IGBT (Insulated gate bipolar transistor)，MOSFET (Metal oxide
semiconductor field effect transistor)などが生まれ，電力変換器の仕様や用途に
応じて使い分けられている。一方で，制御の分野においてもアナログ制御に
よって行われていた電圧・電流の制御は，DSP (Digital signal processor)などの
2
ディジタル制御器の発達によって高精度に制御できるようになった(16)。また，
マイクロプロセッサの自体の演算処理の高速化や大容量化によって複雑な制
御系や半導体デバイスの高速スイッチングはエアコンや冷蔵庫などの家電製
品から，新幹線や電車，電気自動車などが可能となった。これらの発展によ
って，パワーエレクトロニクス技の交通，さらに，工場設備や電力用周波数
変換装置や太陽光，風力の再生可能エネルギーの発電設備などの社会インフ
ラシステムまでさまざまアプリケーションに適用されている(8)，(17)。その反面，
デバイスやマイクロプロセッサの発達により，従来の電力変換システムより
もより高効率・小形，低ノイズ，低コストなシステムが要求されている。
電力変換器の高効率化を目指す場合，電力変換器は電力を変換する過程に
おいて必ず損失を発生するため，半導体デバイスの選定が重要となる(11)。一
般に，半導体デバイスは，素子耐圧に比例して応答速度が遅くなる。また，
応答速度が遅いことからキャパシタやインダクタンスなどの受動素子が大形
になり，システム全体が大形化する。これを解決する手法の一つとして，マ
ルチレベル電力変換技術が挙げられる(18)，(19)。
マルチレベル電力変換技術は，電力変換器の高効率化・大容量化技術とし
て注目されている(20)。マルチレベル技術は，変圧器，リアクトルによる電圧
の合成を用いずに出力電圧波形の多レベル化を行う技術で，複数の半導体素
子を用いて直流電圧を分割し，階段状の波形を出力する(21)。マルチレベル技
術を用いた電力変換器をマルチレベル変換器と呼ばれる。マルチレベル変換
器は，複数の半導体デバイスを用いて構成されるため，従来の電力変換器 (2
レベル変換器)と比較して，素子 1 つに印加される電圧をレベル数 n-1 分の 1
に低減することができる。これによって，低オン電圧・高速応答の半導体デ
バイスを使用することができるため，電力変換器の高効率化や大容量化を達
成できる。さらに，マルチレベル変換器は 1 パルス当たりの電圧変動が小さ
く，また高速応答により半導体デバイスがスイッチングできる。これによっ
て，出力波形の高調波成分を低減できる。さらに，キャパシタやインダクタ
のリプル変動が小さいため，受動素子の容量を小さく設計できるため，部品
3
体積が小さくなり，電力変換器の小形化が達成できる。これらの長所からマ
ルチレベル変換器は，風力発電などの大容量システムや鉄鋼圧延主機，新幹
線，STATCOM (Static synchronous compensator)などの中電圧大容量アプリケー
ションに使用されている(22)-(30)。さらに近年では，マルチレベル変換器の高効
率の観点から，UPS (Uninterruptible power supply)，家庭用太陽光発電のパワー
コンディショナなどの小容量のアプリケーションにも用いられている(31)-(33)。
マルチレベル技術を用いた電力変換器のさらなる性能向上を目指す場合，
個々の回路部品の最適化やアプリケーションの仕様に応じた回路方式やレベ
ル数の最適化が挙げられる(34)-(33)。マルチレベル変換器は，回路構成上，従来
の回路方式よりも部品数や種類が多い(19)。そのため，効率や体積などある仕
様の観点から高性能な電力変換器を達成する場合，単純に低オン電圧・高速
応答の半導体デバイスを選定するのではなく，キャパシタやインダクタ，ヒ
ートシンクなど他の回路部品についても仕様に応じて最適なパラメータを設
計する必要がある。さらに，マルチレベル変換器は，同レベルで複数の回路
方式があり，回路方式を固定してもレベル数によって性能は変化する。その
ため，仕様に対して最善なレベル数，回路方式を選択する必要がある。この
技術的課題を解決することでマルチレベル変換器を用いたパワーエレクトロ
ニクス技術の更なる省エネルギー化に貢献できる。
4
図 1.1 各国のエネルギー自給率の比較(2010 年)(2)
5
図 1.2 最終エネルギー消費の構成比(2011 年度)(2)
6
1.2 研究目的
本研究では，高パワー密度を実現するマルチレベル変換器トポロジーの多
角的評価法を確立することを目的とする。
電力変換器の設計及び評価手法としてシミュレーションと数式の 2 つの方
法が挙げられる。まず，シミュレーションによる評価は，例えば電力変換器
の損失を評価する場合，複雑な回路トポロジーや制御を用いても容易に電力
変換器の損失を得ることができる。その反面，他のトポロジーとの比較や損
失最小点の探索には，別の回路モデルの作成と評価や，デバイスパラメータ
の変更に伴う大量のシミュレーション解析が必要となる。また，熱や体積，
ノイズなど他の評価パラメータについても検討したいとき，同じソフトウェ
ア上で可能な場合もあるが，評価パラメータに対応した別のソフトウェアに
てシミュレーションモデルをたてる必要があるため，パラメータの同時評価
が難しい。
一方で，数式による設計法では，複雑な回路トポロジーや非線形領域での
損失評価は困難である。その反面，複数条件の電力変換器の性能評価や回路
トポロジーの比較が容易にできる。さらに，損失以外の評価パラメータも同
時に検討できることが挙げられる(38)-(44)。
従って，マルチレベル電力変換器のような多数の回路トポロジーが提案さ
れているものに対して，
系統連系用などの特定のアプリケーションにおいて，
複数の評価パラメータにおける電力変換器トポロジーの評価・比較が重要で
あると考えられる。特に，効率やパワー密度といった電力変換器の性能指標
となる複数の要素について比較検討し，それぞれのマルチレベルトポロジー
の特徴を明らかにした論文は，著者の知る限りない。
本論文では，数式を用いた効率とパワー密度に着目したパラメータ設計法
を明らかにする。この方法は，変換器を構成する半導体素子やキャパシタな
どのデバイスパラメータや変換器の仕様から，解析的に変換器の効率や体積
を推定し，高効率化・体積の最小化を目的にコストとのバランスを見ながら
変換器設計ができ，試作時間の短縮化，製品開発の低コスト化ができる。し
7
かしながら，電力変換器の効率とパワー密度にはトレードオフの関係がある
ため，単純な電力変換器の高効率化を目指した場合，変換器の体積は大きく
なり，高効率と高パワー密度の両立が難しくなる。そこでパレートフロント
を用いて各マルチレベルトポロジーの性能を比較する(42),(43)。パレートフロン
トカーブはトレードオフとなる 2 つのパラメータの限界点を示す 1 つの手法
で有り，仕様に対する性能限界点を示すことができる。この手法を用いて，
仕様に対する各マルチレベルトポロジーの性能限界点を明らかにする。
1.3 研究概要
図 1.3 に，本論文の概略図を示す。本論文は全 6 章で構成され，各章の内
容は以下の通りである。
第 1 章では，まず省エネルギー化の観点からパワーエレクトロニクスの重
要性について述べた。電力変換器の高効率化・大容量化の手段としてマルチ
レベル変換器の重要性について述べた。さらに，マルチレベル変換器を用い
た電力変換器の更なる高性能化について延べ，従来手法の特徴と問題点を示
し，それらに対する本論文の研究目的として，数式による設計手法の利点を
述べた。
第 2 章では，これまで提案されているマルチレベル変換器の技術動向につ
いて紹介・分類し，各回路方式の利点と問題点を示す。次に，電力変換器の
回路部品の設計手法や電力変換器の性能評価手法に関する技術動向について
も延べ，利点と問題点を示す。さらに，本研究の位置づけを示す。最後に，
数式を用いた効率とパワー密度の観点からのマルチレベル変換器の最適設計
法を明らかにする。
第 3 章から第 5 章では第 2 章で提案した設計法に基づいて，複数のマルチ
レベル変換器を設計し，それぞれの方式の特徴と性能を議論する。
第 3 章では，レベル数を変化させたときのマルチレベル変換器の性能を高
率とパワー密度から比較する。マルチレベル変換器は，レベル数に応じて性
能が変化する。そこで，2 レベル変換器，3 レベル変換器，5 レベル変換器を，
8
数式による設計手法を用いて設計し，定量的に効率やパワー密度がどれくら
い向上するか議論する。
第 4 章では，レベル数を固定したときのマルチレベル変換器の性能を高率
とパワー密度から比較する。マルチレベル変換器は，同レベルで複数の回路
方式が提案されている。そこで，レベル数を 5 として 4 つの変換器の性能に
ついて比較，検討を行う。数式による設計手法を用いて 4 つの 5 レベル変換
器の損失やパワー密度を設計する。次に，各電力変換器の試作機を用いた実
験結果を示し，設計法の妥当性を明らかにする。最後に，損失やパワー密度
について比較検討し，それぞれの回路方式の特徴を明らかにする。
第 5 章では，マルチレベル変換器についてレベル数を変化させ，損失の観
点から電力変換器にマルチレベル技術を適用したときに，高効率となる条件
について検討を行う。このとき，電力変換器に IGBT と MOSFET の 2 つの半
導体素子を使用する。まず，第 3 章，第 4 章からいくつかのマルチレベル変
換器の損失を一般化する。そして，2 つの半導体素子に対応した 2 つの変換
器仕様と数式による設計手法に基づいて電力変換器のレベル数に対する損失
を検討し，マルチレベル化の設計指針を明らかにする。
第 6 章では，本論文で提案した最適設計法の有用性と総括を述べ，今後の
課題についてまとめる。
9
図 1.3 論文概要
10
第2章 マルチレベル変換器とパラメータ
設計技術の技術動向
2.1 緒言
第 1 章にて省エネルギー化を達成するためには電力変換器を構成する個々
の部品素子の最適化やアプリケーションに合わせた回路方式の選択が重要で
あると述べた。
本章では，これまでに提案されてきたマルチレベル変換器の回路方式につ
いて代表的なものを紹介し，それらの利点と問題点，技術動向を明らかにす
る。次に，高性能な変換器を達成するための，変換器の部品素子や変換器の
設計手法，評価手法を紹介する。そして，本論文で提案する設計手法と既存
の設計手法と比較してその位置づけを示す。
最後に，
提案法について述べる。
2.2 マルチレベル変換器
2.2.1 一般化されたマルチレベルトポロジー
図 2.1 に N レベル一般化されたマルチレベルトポロジー(以下 GM トポロジ
ー)を示す(19)。
すべてのマルチレベル変換器トポロジーは GM トポロジーによ
って一般化されている。GM トポロジーは，2 つの半導体スイッチと 1 つの
キャパシタによって構成される Basic P2 Cell 回路を基本回路として，この回
路を複数用いて多段接続することで，任意のレベルの GM トポロジーを構成
11
することができる。GM 方式の回路中の一部の素子を変更，もしくは削除す
ることで他のマルチレベルトポロジーに派生することが出来る。GM トポロ
ジーは，全てのマルチレベル変換器の中で回路を構成する部品の数が多いた
め，半導体スイッチの冗長性が最も高い。
図 2.2 に 3 レベル GM 形インバータ回路図を，表 2.1 に 3 レベル GM 形イ
ンバータのスイッチングテーブルを示す。3 レベル GM 形インバータから，
GM 形インバータの動作について説明する。3 レベルインバータは，入力電
圧を Edc とすると，直流中点を基準に+1/2Edc，0，-1/2Edc の 3 つの電圧をフラ
イングキャパシタの電位と直流平滑コンデンサの電位を加減算することで出
力している。3 レベル GM 形インバータでは，0Edc に 2 つのパターンが存在
するため，合計 4 つのスイッチングパターンで動作する。
GM トポロジーでは，フライングキャパシタの電圧を一定の電圧に保つた
め，
負荷に流れる電流とは別に，
直流平滑キャパシタとクランプスイッチ(Sc1，
Sc2)とフライングキャパシタ間に横流が発生する。
12
図 2.1 N レベル GM トポロジーの回路図
13
表 2.1 GM トポロジーのスイッチングテーブル
(b) 0 Edc
(a) +1/2 Edc
(b) 0 Edc
(b) -1/2 Edc
図 2.2 GM トポロジーの回路図
14
2.2.2 ダイオードクランプトポロジー
図 2.3 に N レベルのダイオードクランプ(DCLMP)トポロジーの回路を示す。
DCLMP トポロジーはダイオードによってクランプされた直流中性点電位を
半導体スイッチで任意に選択して出力する回路である。ここで，ダイオード
クランプトポロジーは，他の文献にて中性点クランプ(NPC)と表記されてい
る(18)。しかしながら，NPC と表記した場合，他のマルチレベルトポロジーで
も中性点をクランプしているものがいくつかあること，一方で，DC の場合
は直流(Direct Current)と表記が重なり誤解を招くことから，本論文では
DCLMP とする。DCLMP トポロジーは GM トポロジーを基準に，クランプ
スイッチ Sc1-Scn(図 2.1)をダイオードに変更し，フライングキャパシタを削除
ことで派生できる。図 2.3 より，このトポロジーは，レベル数に比例して，
半導体デバイスとダイオードの数が増加する。さらに，4 レベル以上の
DCLMP トポロジーは直流平滑キャパシタの分圧不均一となるため，直流平
滑キャパシタの電圧バランス回路が別途必要となる(49)。
15
図 2.3 N レベル DC トポロジー
16
2.2.3 フライングキャパシタトポロジー
図 2.4 にフライングキャパシタ(FC)トポロジーの回路を示す。FC トポロジ
ーは，直流平滑キャパシタとフライングキャパシタの電圧を加減算すること
で出力する回路であり，3 レベルを例にすると，GM トポロジーを基準にク
ランプスイッチを削除することで派生できる。FC トポロジーは，GM トポロ
ジーでも用いられている Basic P2 Cell 回路を複数接続することで，多レベル
化できる。また，スイッチングによって，フライングキャパシタの電圧を充
放電できるため，電圧バランス回路が不要である。さらに，回路構成が単純
であるため集積化が容易である(50),(51)。
2.2.4 アクティブ中性点クランプトポロジー
図 2.5 にアクティブ中性点クランプ(ANPC)トポロジーの回路図を示す(52)。
ANPC トポロジーの動作は，FC トポロジーと 3 レベル電圧選択回路に分けて
考えることができる。
ANPC トポロジーにおいて，
FC トポロジー側を Cell 1，
3 レベル電圧選択回路側を Cell 2 とすると，ANPC トポロジーは Cell 2 にて選
択された正もしくは負の電位を Cell 1 のフライングキャパシタの電位と加算
減算することで電圧を出力する。この ANPC トポロジーは，3 レベルを例に
すると，GM トポロジーを基準にフライングキャパシタを削除することで派
生できる。そして，ANPC トポロジーの特徴は，Cell によって素子耐圧とス
イッチング周波数が異なることが挙げられる。Cell 1 の半導体スイッチは，
印加電圧は入力電圧の n-1 分の 1 であり，キャリア周波数と同じ周波数でス
イッチングできる。一方で，Cell 2 の半導体スイッチは，直流平滑キャパシ
タの電圧をクランプしているため，印加電圧は入力電圧の 2 分の 1 となる。
しかしながら，Cell 2 の半導体スイッチは出力周波数と同じ周波数でスイッ
チングを行うため，Cell 2 のスイッチング損失は Cell 1 に発生するスイッチ
ング損失より十分小さく無視できるため，他のマルチレベルトポロジーより
も損失が小さい。
ANPC トポロジーは，レベル数に比例して Cell 1 の FC トポロジーのレベ
ル数と，Cell 2 の半導体スイッチの直列数が増加する。
17
図 2.4 N レベル FC トポロジー
18
Cell 2
Cell 1
図 2.5 N レベル ANPC トポロジー
19
2.3 電力変換器のシステムインテグレーション技術
パワーエレクトロニクスによる更なる省エネルギー化を達成する手段とし
て，システムインテグレーション技術が注目されている(53), (54)。システムイン
テグレーションとは，電力変換回路を構成する回路方式，制御方式，構成部
品の要素をそれぞれ単体で捉えるのではなく，仕様に対してシステム全体で
最適化を行う考え方である。そのため，従来の電子工学，制御工学，電力工
学の他に，ソフトウェア，電磁気，応力，熱，流体，物性などたような分野
が必要となる。システムインテグレーション技術を発展させることで，電力
変換器の高性能化が達成できる。
図 2.6 に，パワーエレクトロニクスにおけるシステムインテグレーション
技術の概念図を示す。図 2.6 より，まず従来の一般的な電力変換器の開発手
順について説明する。最初に，仕様に基づいて回路構成と制御方式(Topology)
を決定する。次に，構造設計と電気設計(Packaging:PA)を行い，設計したもの
が仕様を満足するか確認する。さらに，熱解析(Thermal Managemant:TM)を行
い，設計した値に満足するか確認する。最後に，ノイズ対策(Electromagnetic
Interference:EMI)を行い，定められた規格を満足するか確認する。従来の一般
的な電力変換器の開発手順では，4 つの手順を順番に検討している。一方で，
システムインテグレーションの考え方に基づく電力変換器の開発は，PA と
TM の他に，回路を構成する半導体スイッチや受動素子などの部品選定
(Components)と，トポロジー選定(Circuit Design Management)の 4 つの工程を
それぞれのバランスを取りながら同時に検討し，仕様を達成する。従来の設
計との違いは，既存の部品からのボトムアップによる設計開発ではなく，仕
様からのトップダウンによる設計開発である。これによって，効率やパワー
密度，冷却性能と信頼性などトレードオフとなるパラメータの限界点を踏ま
えてバランスよく性能の向上を達成することが出来る。
20
図 2.6 システムインテグレーション技術のコンセプト(54)
21
2.3.1 回路部品の技術動向
A. 半導体デバイス
図 2.7 に応用システムからのデバイス性能への要求を示す(55)。パワーエレ
クトロニクスにおいて，半導体デバイスは様々にアプリケーションに適応さ
れており，高性能化が求められている。これらの既存の半導体デバイスは，
材料として Si 半導体を用いている。しかしながら，Si を用いた半導体デバイ
スの高性能化は，これまでの研究開発により材料物性的な限界が近づいてい
る。さらに，半導体デバイスに要求される仕様はアプリケーションによって
異なるため，電力変換器の性能向上には，それぞれのアプリケーションに応
じた半導体デバイスの開発及び選定が重要となる(図 2.8)。そこで，Si よりも
物性に優れた SiC やGaN などのワイドギャップ半導体を用いた次世代半導体
デバイスが注目されている(56), (57)。
図 2.9 に Si，SiC および GaN を用いた FET におけるオン抵抗と絶縁破壊電
圧の理論極限の比較を示す(55)。図 2.9 により，同じ素子耐圧の素子を用いた
とき，
Si よりも SiC および GaN の方がオン抵抗の小さい半導体デバイスを作
成することができる。従って，次世代半導体デバイスの使用により Si 半導体
デバイスを用いた電力変換器よりも高効率化・高パワー密度化が達成できる。
また，SiC 半導体デバイスと GaN 半導体デバイスにはそれぞれ特長がある。
表 2.2 に Si，SiC および GaN の物性値を示す(58)-(60)。SiC は，Si に比べてバ
ンドギャップが高いため，半導体素子の高耐圧化が可能になる。これによっ
て，耐圧 600V 以上で使用される IGBT を，より高速応答が可能な MOSFET
に置き換えることができるため，大容量変換器を高周波化により受動素子の
小形化が期待できる。さらに，熱伝導度が高いため，Si よりも高温動作が可
能となる。これにより冷却体の小形化ができる。従って，SiC 半導体デバイ
スは，高耐圧，低オン抵抗，高速応答，高温動作といった特長から，大容量
変換器やモータドライブへの適用が期待されている(61), (62)。
一方で，GaN は Si に比べ，バンドギャップが高い。また，GaN-HEMT を
用いた場合，Si よりも高速応答で低スイッチング損失なため，電力変換器の
22
高周波化が可能になる。このような特長から，GaN 半導体デバイスは，パワ
ーコンディショナへの適用が期待されている(60)。
23
図 2.7 応用システムからのデバイス性能への要求(55)
図 2.8 デバイス特性と要求仕様(55)
24
m ・cm2
1000
100
Si limit
4H SiC limit
GaN limit
10
1
0.1
0.01
10
100
1000
10000
100000
V
図 2.9 Si，SiC および GaN を用いた FET におけるオン抵抗と
絶縁破壊電圧の理論極限の比較(55)
表 2.2 半導体の物性
25
B. インダクタ
インダクタは，電力変換器において半導体デバイスと同様に変換器に発生
する損失が大きい。また，インダクタの体積は電力変換器の容量に比例して
大きくなるため，インダクタは低損失化，小形化が求められている。インダ
クタは，主にコア，巻線，構造材から構成されており，特性は磁性材料の物
性に依存するところが大きい。特に，インダクタに発生する損失は，コア材
から発生する鉄損，巻線から発生する銅損があり，材料や周波数帯によって
それぞれの損失の割合も変化する。従って，用途に応じて適切な磁性材料を
選定することで，高性能なインダクタを作成できる(63), (65)。
図2.10に主な磁性材料の使用周波数域と飽和磁束密度を示すインダクタに
用いられる磁性材料は，磁気特性や周波数によって住み分けされている。ケ
イ素鋼板は，飽和磁束密度が高いため商用周波数から 20kHz までの周波数域
で使用されている。一方で，フェライトやアモルファスは数 kHz から 2MHz
まで高周波域で使用されている。
インダクタの低損失化，小形化に効果的な手段として高周波化が挙げられ
る。しかしながら，高周波用途のインダクタでは，表皮効果によって巻線の
抵抗が高くなるため，巻線の選定も重要である。インダクタに使用される巻
線は，単線，リッツ線などが挙げられる。一般的な線材として単線が使用さ
れているが，高周波域でインダクタを使用する場合は，複数の電線を拠って
作成されたリッツ線を用いて表面積を増やすことで，
電流密度を改善できる。
26
T
2
1.5
1
0.5
0
1
10
100
1000
10000
kHz
図 2.10 主な磁性材料の使用周波数域と飽和磁束密度(63)
27
C. コンデンサ
コンデンサは，電力変換器全体の体積に占める割合が大きい。電力変換器
に用いられるキャパシタは，電解コンデンサ，フィルムコンデンサ，セラミ
ックコンデンサなどが挙げられる。これらのキャパシタは，それぞれ特長が
あるため，アプリケーションに応じて適切なものを選択することが重要であ
る。電解コンデンサは，エネルギー密度が高く主に平滑コンデンサとして使
用されるが，
他のキャパシタと比較して寿命が短い。
フィルムコンデンサは，
電解コンデンサと比較してエネルギー密度が低いが，長寿命で許容電流が大
きい。セラミックコンデンサは，近年の改良から電解コンデンサやフィルム
コンデンサよりも小形化，高温動作が可能となり自動車などの過酷環境での
電力変換器に使用できるとして注目されている(63)。
2.3.2 回路設計の技術動向
電力変換器の高性能化を達成するために，効率や熱，ノイズなどの性能パ
ラメータの高精度な解析が求められている。これらのパラメータの解析ツー
ルとして様々なシミュレーションソフトウェアが開発されている(PSIM，
PSpice)。しかしながら，複数のパラメータを解析するためには，電気や機械，
制御などの異なる技術要素(ドメイン)を，システム全体で解析する必要があ
る。複数のドメインから構成されるシステムを「マルチドメイン・システム」
と呼ばれており，様々なマルチドメイン・シミュレーションソフトウェアが
解析に用いられている(64)。
市販されているマルチドメイン・シミュレーションソフトウェアは，
SIMPLORER，PLECS，Femtet 等が挙げられる(64)。SIMPLORER は，自動車，
航空宇宙，産業機器等の大規模パワーエレクトロニクスシステム向けのソフ
トウェアである。回路シミュレーションだけでなく，SPICE や Maxwell
Technolog 社からの回路コンポーネントのモデルを用いた損失解析，電磁解析
ソフト ANSYS Maxwell や MATLAB/Simulink との連携解析などが可能である。
28
PLECS は，システム全体のトップダウン設計に特化したソフトウェアである。
PLECS には電気，制御，熱，磁気，機械のドメインが実装されており，ソフ
トウェア単体で，システム全体の複数のパラメータを評価できる。また，
MATLAB/Simulink との連携解析が可能である。Femtet は，PLECS と同様に 1
つのソフトウェアに電場，磁場，電磁波，応力，熱伝導，音波の複数のドメ
インが実装された解析ツールである。
2.4 本研究の位置づけ
図 2.11 に本研究の位置づけを示す。2.1 節にて代表的なマルチレベルトポ
ロジーについて述べた。マルチレベルトポロジーは，同レベルでも特長がこ
となるため，1 つの評価関数のみで評価するのではなく，複数の観点から評
価することが重要である。そこで，本論文では数式を用いたマルチレベル変
換器トポロジーの多角的評価法を提案する(65)。
図 2.11(a)より，従来法は，電力変換器の仕様と効率などの評価関数に対応
したシミュレーションを用いてトポロジーの設計，評価を行っている。しか
しながら，この手法では仕様に対して評価関数が最も高くなる条件を探索す
るために，設計条件を変更して大量に検討する必要があること，他のトポロ
ジーと比較を行う場合同じ作業が必要となること，実験による確認が挙げら
れる。さらに，評価関数が複数ある場合，それぞれに対応したシミュレーシ
ョンを行う必要がある。図 2.11(b)において，従来法を用いてトポロジーの高
性能化は可能である。しかしながら，そのトポロジーが仕様の観点から最も
評価関数の高いトポロジーであるか判断できない。
一方で，提案法は図 2.11(a)のように数式を用いて複数のトポロジーの同時
設計を行う。マルチレベル電力変換器トポロジーの場合，トポロジーごとに
スイッチングパターンは異なるが，仕様や変調方式が同じであればいくつか
の部品パラメータは同じ設計式が使用可能であるため，トポロジーごとの設
計式の導出が少ない。故に，トポロジーの回路パラメータの設計が同時にか
つ容易にできる。また，図 2.11(b)のように，複数のトポロジーの性能を同じ
29
評価関数にて，多角的に評価・比較できるため，仕様に対する評価関数が最
も高いものがトポロジーを含めて判断・選択することができる。さらに，実
機実験にて妥当性を確認した数式を用いることで，仕様を問わずに使用可能
となる。これによって，変換器の試作回数の低減(最低 1 回)，試作期間の短
縮ができると考えられる。すなわち，提案法と従来法と違いは，トポロジー
を含めた電力変換器の多角的評価が容易にできることにある。
30
(a) 従来法と提案法の設計思想
(b) 仕様の観点からの従来法と提案法の設計思想
図 2.11 本研究の位置づけ
従来法：あるトポロジーの評価関数の結果のみを導出
提案法：複数トポロジーの評価関数の計算結果が同時に導出できるため，
トポロジーを含めた評価が可能
31
2.5 数式による設計手法
2.5.1 提案法
図 2.12 に数式を用いた効率とパワー密度の観点からのマルチレベル変換器
の設計法を示す(64)。この設計法は，変換器の仕様やデバイスパラメータを入
力とし，変換器を構成する半導体素子，インダクタ，キャパシタ，ヒートシ
ンクの各パラメータを設計する。それぞれのパラメータ設計結果から，変換
器全体の効率，体積，パワー密度を導出する。ここで，設計フローチャート
は，半導体素子，インダクタ，キャパシタは同じ入力パラメータから設計す
る。変換器全体のパラメータは 4 つの部品を設計した上で導出するため，各
部品はどのパートからでも設計できる。
半導体素子の設計パートでは，半導体素子に発生する損失は入力パラメー
タを用いて数式により計算する。
キャパシタの設計パートでは，入力パラメータ用いてキャパシタ容量，リ
プル電流，電力損失，体積を導出する。特に，キャパシタの体積は変換器の
高パワー密度化に対する重要な要素となる。キャパシタの体積は製品から体
積係数を導出して計算する。
インダクタの設計部分では，インダクタ，リプル電流，損失，体積の 4 つ
のパラメータを検討する。特に，インダクタの体積は変換器の小型化に対し
て重要な要素である。インダクタの体積は，Area Product を用いて設計を行
なう(65)。
ヒートシンクの設計では，先に算出した半導体素子の損失に基づき，熱抵
抗と体積のパラメータについて検討を行なう。ヒートシンクの体積の見積も
りには，CSPI (Cooling System Performance Index)を用いて検討を行なう(42)。
CSPI は，単位体積当たりの熱抵抗の逆数で，この数値が大きいほど単位体積
当たりの冷却能力が大きいことを示す。
各部品のパラメータ設計から，変換器の総合損失 PLoss は(2.1)式で得ること
ができる。
32
PLoss = PSw + PCap + PL ..........................................................................................(2.1)
ここで，PSw は半導体素子の損失，PCap はキャパシタの損失，PL はインダク
タの損失である。
次に，変換器の総合体積 Vol は(2.2)式にて表せる。
Vol = Vol Sw + Vol Cap + Vol L + Vol H ........................................................................(2.2)
ここで，VolSw は半導体素子の体積，VolCap はキャパシタの体積，VolL はイン
ダクタの体積，VolH はヒートシンクの体積である。最後に(2.1)式，(2.2)式よ
りパワー密度ρは(2.3)式となる。
ρ=
Pout
...............................................................................................................(2.3)
Vol
ここで，Pout は出力電力である。
33
図 2.12 設計フローチャート
34
2.5.2 半導体素子の損失設計法
本節では半導体素子の損失計算について説明する。半導体素子に発生する
電力損失は以下の条件で計算を行う。
1)負荷電流リプルは無視できる(電流源負荷とみなす)
2)キャパシタのリプル電圧は無視できる(直流電圧源とみなす)なお，
キャパ
シタのリプル電圧が大きい場合でも，半導体素子の損失はほとんど変わ
らないことを損失シミュレーションにより確認している(65)。
はじめに，電力変換器に発生する損失 PLoss は，(2.4)式のように 3 つの損失
に分けることができる。すなわち，電流の 2 乗に比例する損失 P1(i2)，電流に
比例する損失 P2(i)，電流に依存しない損失 P3 である。
PLoss = P1 (i 2 ) + P2 (i ) + P3 ......................................................................................(2.4)
そして，半導体素子に発生する損失は(2.5)式のように表すことができ，導通
損失は電流の 2 乗に比例する損失，スイッチング損失とリカバリ損失は電流
に比例する損失，無負荷損失は電流に依存しない損失に分類できる。
PSw = Pcon + Pswitch + Prec + Pnloss .............................................................................(2.5)
ここで，Pcon は導通損失，Pswitching はスイッチング損失，Prec はリカバリ損失，
Pnloss は無負荷損失である。それぞれの損失の計算方法について説明する。
まず，導通損失の導出について説明する。半導体素子(IGBT，MOSFET)に
発生する導通損失は，スイッチ側と環流ダイオード(FWD)側にそれぞれ発生
するため，分けて考える。ここで，半導体素子に流れる正の電流はすべてス
イッチ側に，負の電流はすべて FWD 側に流れると仮定する。導通損失 Pcon
は，スイッチに流れる電流と流れたときに発生するオン電圧降下を通流期間
で積分すればよいため，(2.6)式のように表される。
Pcon =
1
2π
β
∫α v
i d θ ...........................................................................................(2.6)
on sw
ここで，von はスイッチのオン電圧，isw はスイッチに流れる電流である。(2.6)
式において，isw は変調波と出力電流より(2.7)式のように表される。
i sw = λI m sin (θ + φ ) ..............................................................................................(2.7)
35
ここで，λは変調波，Im は負荷電流ピーク値，θは位相角，φは出力の基本波
負荷力率角である。さらに，von は半導体素子のチップ抵抗による電圧降下と
PN 接合部分による電圧降下にて構成されるため，(2.8)式のように表される。
v on = ron I m sin (θ + φ ) + v 0 ....................................................................................(2.8)
ここで，ron は半導体素子のオン抵抗，v0 はスイッチに流れる電流が 0A の時
のオン電圧降下である。
さらに，
(2.8)式において，
スイッチのオン電圧は IGBT
を想定し，PN 接合による電圧降下と抵抗分による電圧降下として一次近似
により表現しているが，MOSFET の場合は抵抗特性のため，(2.7)式において
v0=0 とすれば順方向の導通損失を導出できる。また，MOSFET の場合，オン
抵抗が小さければスイッチ側に正負両方の電流が流れる。それ故に，FWD
のオン電圧特性を MOSFET と同一に設定することで損失を計算できる。
次に，出力周波数 1 周期あたりのスイッチング損失とリカバリ損失は，ス
イッチング周波数と素子に印加される電圧と電流から(2.9)式と(2.10)式で導
出できる。
Pswitch =
Prec =
E dc
1
(eon + eoff ) f c 1
n − 1 E dcd I md
2π
Edc
1
1
err f c
n − 1 Edcd I md
2π
∫
y
x
∫
y
x
I m sin(θ + φ )dθ ..........................................(2.9)
I m sin(θ + φ )dθ ........................................................(2.10)
ここで，Edc は直流リンク電圧，eon はスイッチング 1 回のターンオン損失，
eoff はスイッチング 1 回のターンオフ損失，
err はリカバリ 1 回のリカバリ損失，
Edcd 及び Imd はデータシート上のターンオン損失，ターンオフ損失，リカバリ
損失の測定条件時の電圧と電流，fc はキャリア周波数である。
最後に，無負荷損失は，半導体素子の寄生容量により発生する損失である。
まず，半導体素子に電圧が印加されたとき，半導体素子のドレーン-ソース間
の寄生容量に電荷が充電される。そして，半導体素子が導通したとき，寄生
容量に蓄積された電荷が半導体素子のオン抵抗で消費され，
損失が発生する。
従って，無負荷損失 Pnloss は(2.11)式で導出することができる。
36
1
2
Pnloss = CdsVsw f c ............................................................................................... (2.11)
2
ここで，Cds はドレーン-ソース間の寄生容量，Vsw は半導体素子に印加されて
いる電圧である。
2.5.3 キャパシタのパラメータ設計法
A. 容量
本節では，マルチレベル電力変換器の直流リンク部にある直流平滑キャパ
シタと，キャパシタによって中性点電圧をクランプするトポロジー中にある
フライングキャパシタの容量設計について述べる。ここで，キャパシタ容量
は，出力電流のリプルを無視できると仮定して導出する。
まず，マルチレベル電力変換器の直流リンク部の直流平滑キャパシタの容
量設計から説明する(66)。マルチレベル電力変換器は，マルチレベル電圧の出
力に直流中点電位を使用するため，直流リンク部に複数の直流平滑キャパシ
タが直列に接続されており，
中点電位の変動をもとに設計することができる。
出力電圧が正の時，1 つのレグから出力される電力 Pout1 は(2.12)式で表すこと
ができる。単相ハーフブリッジ構成を元に考えると，出力電圧指令値が正の
時，この電力はすべて上アームのキャパシタから供給される。従って，1 つ
のレグから中性点に戻る電流は(2.13)式となる。また他相も同様にして(2.14)，
(2.15)式にて表すことができる。
I dc1 =
Pout1
V
= m I m {cos φ − cos(2θ + φ )} ...........................................................(2.13)
E dc 2 E dc
I dc 2 =

Vm

 
2 
I m cos φ − cos 2θ − π  + φ  ........................................................(2.14)
3 
E dc 

 
I dc 3 =

Vm

 
4 
I m cos φ − cos 2θ − π  + φ  ........................................................(2.15)
3 
E dc 

 
ここで，Vm は出力電圧最大値である。
直流中点電流はこれらの和で表すことができる。しかし，直流中点電流は
出力電圧の極性に応じて直流中点電流方向が変化するため，各相電圧指令に
37
対して，符号関数を導入して(2.16)式となる。
 
 
2 
4 
I dcn = sign(sin θ )I dc1 + sign sin θ − π   I dc 2 + sign sin θ − π   I dc 3 ................(2.16)
3 
3 
 
 
(2.16)式に(2.13)-(2.15)式を代入すると(2.17)，(2.18)式が得られる。なお、ki
は無次元の中点電流係数で，力率角φと出力角θの関数である。
I dcn =
Vm
I m k i ...................................................................................................(2.17)
E dc

 
 
2  
2 
k i = sign(sin θ )(cos φ − cos(2θ + φ )) + sign sin θ − π   cos φ − cos 2θ − π  + φ  
3  
3 

 
 

 
 
4  
4 
+ sign sin θ − π   cos φ − cos 2θ − π  + φ  
3  
3 

 
 
..............................................................................................................................(2.18)
図 2.13 に負荷力率 1 のときの中性点電流係数 ki の変化を示す。ki は 60°毎
に極性が変化することがわかる。そこで，0<θ<π/3 の領域について，詳細に
検討し，中性点電流の大きさを求める。まず，各符号関数を調べると，符号
関数は(2.19)-(2.21)式となる。
sign(sin θ ) = 1 .....................................................................................................(2.19)
 
2 
sign sinθ − π   = −1 .....................................................................................(2.20)
3 
 
 
4 
sign sin θ − π   = 1 .......................................................................................(2.21)
3 
 
このとき，0<θ<π/3 の領域の直流中点電流は(2.17)式より，(2.22)式となる。
I dcn =
Vm

π 

I m 1 − 2 sin  2θ +  ........................................................................(2.22)
6 
E dc 

(2.22)式より，直流平滑キャパシタのリプル電流の最大値はθ=π/6 の時とな
り，その値は(2.23)式となる。
I dcn =
Vm
I m ......................................................................................................(2.23)
E dc
38
図 2.13 中点電流係数の出力角に対する変化
39
直流平滑キャパシタ CDCSC は，等価的に直流中点から負荷側をみると並列
接続になるので，電圧変動 vcn は(2.24)のように表すことができる。
v cn =
1
2C DCSC
∫I
dcn
dt ..........................................................................................(2.24)
直流平滑キャパシタの電圧リプル最大値は，(2.24)式を 0<θ<π/3 の区間につ
いて定積分すればよいので，(2.25)式となり，直流平滑キャパシタ容量 CDCSC
は(2.26)式のように得られる。
∆vcn =
Vm
π

I m  3 −  .........................................................................(2.25)
2ωC DCSC E dc 
3
C DCSC =
Vm
π

I m  3 −  .........................................................................(2.26)
2ω∆vcn E dc 
3
次に，フライングキャパシタの容量設計法について説明する。フライング
キャパシタは，キャパシタによって中性点電圧をクランプするマルチレベル
変換器トポロジーに用いられる。フライングキャパシタの容量設計は，位相
シフト三角波比較方式を用いた 3 レベル FC インバータを例として検討する。
位相シフト三角波比較方式は，キャリア周期 1 周期でフライングキャパシタ
に流れる電流の総和が 0 になる。そのため，フライングキャパシタの充電時
間と放電時間の電圧時間積は同じであるので，コンデンサに発生する電圧リ
プルは充電時間もしくは放電時間どちらか一方だけ検討すればよい。
図 2.14 に 3 レベル FC インバータ回路図を，表 2.3 にスイッチングテーブ
ルを示す。フライングキャパシタが充電モードの充電時間 Tcharge は，表 2.3
より，出力電圧指令値が正の時の充電モードのスイッチングパターンは，S2，
S3 がオン，S1，S4 がオフとなる。すなわち，S2，S3 が同時にオンしている時
間が Tcharge となるので，キャリア周期を T とすると(2.27)，(2.28)式のように
表される。
Tch arg e =
2Vm
T sin θ
Edc

 2Vm

sin θ < 0.5  ................................................................(2.27)

 Edc
40

 2V
Tch arg e = T 1 − m sin θ 
Edc



 2Vm

sin θ ≥ 0.5 

 Edc
.......................................................(2.28)
一方，コンデンサのリプル電圧∆vc と電流の関係は微小時間∆T では(2.29)式と
なる。
∆v c =
I
∆T .......................................................................................................(2.29)
C
(2.29)式より，電流と時間の積がわかれば，リプル電圧が求めることができ
る。すなわち，フライングキャパシタの電圧リプル∆vFC は，充電モード時の
すべての負荷電流がフライングキャパシタに充電されることから，(2.27)，
(2.28)式を用いると，(2.30)式となる。
∆v FC =
I m sin (θ + φ )
I T
Tch arg e = m k v ...................................................................(2.30)
C FC
C FC
ここで，kv は電圧時間係数であり，(2.31)，(2.32)式となる。
kv =
2Vm
sin θ sin (θ + φ )
E dc
k v = sin (θ + φ ) −

 2Vm
 .......................................................(2.31)

θ
sin
<
0
.
5

E
dc


2Vm
sin θ sin (θ + φ )
E dc

 2Vm

sin θ ≥ 0.5  .......................................(2.32)

 E dc
電圧時間積係数(2.31)，(2.32)式は無次元の変数であり，より，リプル電流
の大きさは，出力位相角θ，負荷力率角，変調率に応じて変化する。なお，
ここでは，UPS や PV インバータなどの系統連系運用用途を前提として，負
荷力率 1 を想定したが，負荷力率 1 以外の場合でも(2.31)，(2.32)式を用いて，
電圧時間積係数を求めることができる。
図 2.15 に出力位相角と電圧時間積係数 kv の変化を示す。図 2.15 より，電
圧時間積係数の最大値を求める。まず，変調率 a は(2.33)式のように定義する。
a=
2Vm
.............................................................................................................(2.33)
Edc
出力位相と電圧時間積係数 k の変化は a によって変化することがわかる。
0<a<0.5 のとき，0.5<a<1 のときの最大値 kmax は(2.34)，(2.35)式で得ることが
41
S3
S1
S2
S4
図 2.14 単相 3 レベル FC インバータ
表 2.3 3 レベル FC インバータのスイッチングテーブル
42
できる。
kmax =
2Vm
Edc
(0 < a < 0.5) ................................................................................(2.34)
kmax =
Edc
8Vm
(0.5 ≤ a ≤ 1) .................................................................................(2.35)
系統連系を想定した場合，変調率 a は 0.5 以上であるから，フライングキ
ャパシタの電圧リプル∆vFC は，(2.29)-(2.35)式から(2.36)式となり，フライン
グキャパシタ容量 CFC は(2.37)式のように得られる。
∆v FC =
C FC =
I mT E dc
...............................................................................................(2.36)
8C FC Vm
I mT E dc
...............................................................................................(2.37)
8∆v FC Vm
43
図 2.15 出力位相角と電圧時間積係数の変化
44
B. 損失設計
キャパシタの損失 PCap は，キャパシタの等価直列抵抗(以下 ESR)に発生す
る。PCap は，キャパシタに流れる電流より(2.38)式で計算できる(41)。
2
PCap = I rms _ Cap RESR ...............................................................................................(2.38)
ここで，Irms_Cap はキャパシタに流れるリプル電流実効値，RESR はキャパシタ
の ESR である。
直流平滑キャパシタに発生する損失損失 PDCSC は(2.38)式と同様に(2.39)式
で表される。
2
PDCSC = I rms _ CDSC RDCSC .......................................................................................(2.39)
ここで，Irms_DCSC は直流平滑キャパシタに流れるリプル電流実効値，RCDC
は直流平滑キャパシタの ESR である。キャパシタは許容リプル電流が決めら
れているため，Irms_DCSC はキャパシタの選定の際にも重要となる。スイッチン
グ周波数によるリプル分は，負荷電流に比例し，変調率 a と負荷力率角φに
依存する。しかし，スイッチング周波数成分は複雑であるため，電流実効値
をシミュレーションにより求める。
図 2.16 に，直流平滑キャパシタの変調率と負荷力率角に対する電流実効値
係数を示す。電流実効値係数を kDCSC とすると直流平滑キャパシタのリプル電
流実効値は(2.40)式で表される。
I rms _ CDSC = I m k DCSC (a, φ ) .....................................................................................(2.40)
ここで，図 2.16 をみると a が 0.6 のとき kDCSC は最大 0.46 となる。従って，
一般的な場合は，直流平滑キャパシタのリプル電流は負荷電流の最大値 0.46
倍見ておけばよい。また，キャパシタ電流の主成分はスイッチング周波数成
分と出力周波数の 3 倍成分である。力率 1 の場合，スイッチング周波数成分
の電流実効値 Irms_DCSC は(2.40)式で得られ，出力周波数の 3 倍成分の実効値
Irms_DCSC3rd は，(2.41)式となる。
I rms _ CDSC 3rd =
1
2 2
aI m ........................................................................................(2.41)
45
フライングキャパシタに発生する損失損失 PFC は直流平滑キャパシタの場
合と同様に(2.42)式で表される。
2
PFC = I rms _ FC RFC ...............................................................................................(2.42)
ここで，Irms_FC はフライングキャパシタに流れるリプル電流の実効値，RFC
はフライングキャパシタの ESR である。さらに，フライングキャパシタに流
れるリプル電流の実効値も直流平滑キャパシタの場合と同様にスイッチング
周波数帯のリプル電流実効値は非線形であるため，一般解を得ることは困難
であり，また複雑な式は実用的でない。従って，電流実効値係数 kFC を導入
し，正規化したシミュレーション結果により，リプル電流実効値と負荷力率
と変調率の関係を求める。そして，フライングキャパシタに流れるリプル電
流実効値は(2.43)式のように表される。
I rms _ FC = I m k FC (a , φ ) ..........................................................................................(2.43)
図 2.17 に電流実効値係数 kFC の変化を示す。図 2.16 をみると a が 0.5 から
0.6 付近で kFC は最大 0.65 となる。従って，一般的な場合は，フライングキャ
パシタのリプル電流は負荷電流の最大値 0.65 倍見ておけばよい。
46
Dc capacitor current coefficient kDCSC
0.5
0.45
φ=0°
0.4
0.35
0.3
0.25
φ=90°
0.2
0.15
0.1
0.1
0.2
0.3
0.4
0.5
0.6
0.7
Modulation index a
0.8
0.9
図 2.16 直流平滑キャパシタの電流実効値係数
図 2.17 フライングキャパシタの電流実効値係数
47
1
C. 体積設計
本節ではキャパシタの体積計算法について説明する。
キャパシタの体積は，
メーカの製品シリーズのデータシートから導出する。
1)フィルムコンデンサ
フィルムコンデンサの体積 VolCF はエネルギー密度に比例するので(2.44)式
で導出することができる(42)。
1
−1
VolCF = γ VolCF
CF U O2 ..........................................................................................(2.44)
2
ここでγ -1VolCF はフィルムコンデンサの体積係数，CF はフィルムコンデンサ
の容量，UO はコンデンサの印加電圧である。
2)電解コンデンサ
電解コンデンサの体積 VolCE は，
電解コンデンサのリプル電流実効値に比例
し，(2.45)式で表せる(42)。
−1
VolCE = γ VolCE
I C , RMS ..............................................................................................(2.45)
ここで， γ-1VolCE は電解コンデンサの体積係数，IC,RMS は電解コンデンサに流れ
る電流リプル実効値である。
2.5.4 インダクタのパラメータ設計法
A. インダクタンス
2 レベルインバータのインダクタの設計法について説明する。
2 レベルイン
バータの負荷インダクタに流れる電流において，電流リプルは電源位相が
90°付近の時最大になる。このとき，電間電圧は出力電圧最大値の 1.5 倍と
なり，合成インダクタンスも 1.5 倍となる。従って，ファラデーの法則より，
リプル電流は(2.46)式で表される。
∆I =
E dc − 1.5Vm
∆Ton ........................................................................................(2.46)
1 .5 L
また，U 相がオンしている期間を∆Tonu とすると(2.47)式で求められる。
48
Tonu = (0.5 +
a max
)T ...........................................................................................(2.47)
2
ここで，T はスイッチング周期，amax は変調率の最大値である。
(2.46)式において，負荷インダクタに電圧が印加されている期間は，V 相ま
たは W 相の上側オンしている時間を考慮しなければならない。V 相（=W 相）
がオンしている時間は，(2.48)式のように表される。
a
Tonv = (0.5 − )T ................................................................................................(2.48)
4
従って，ΔTon は(2.49)式のように表される。
∆Ton = Tonu − Tonv = (0.5 +
3
a
a
− 0.5 + )T = aT ..................................................(2.49)
2
4
4
(2.49)式よりオン期間中の電流上昇∆Ionu は(2.50)式で得られる。さらに，U 装
スイッチのオン時間中に V 相のオフ期間があるため，その上昇分が相殺され
る。このときの電流の下降分∆Ioffv は(2.51)式のように表される
∆I offv =
V
1.5Vm
V
V
(0.5 + m )T = m (0.5 + m )T .....................................................(2.51)
E dc
1 .5 L
L
E dc
従って，最終的なリプル∆I は(2.52)となる。
∆I = ∆I onu − ∆I offv =
Vm
V
(1 − m )T .....................................................................(2.52)
2L
E dc
(2.52)式より，2 レベルインバータの負荷リアクトル L2L は，(2.53)式にて設計
できる。
L2 L =
Vm
V
(1 − m )T .........................................................................................(2.53)
2∆I
E dc
同様に n レベルインバータの連系インダクタ LM は(2.54)式で求められる。
LM =
Edc − 3Vm 
V
1
 3 m − T .........................................................................(2.54)
(n − 1)∆I  Edc 2 
B. 体積
インダクタの体積 VolL は，Area Product(65)を用いて検討を行い，(2.20)式で
49
決定できる。
3
 2W  4
 ........................................................................................(2.20)
VolL = KV 
 K u Bm J w 
ここで，KV はコアの形状から決定される定数，W はリアクトルに蓄積され
るエネルギー，Ku は窓の線積率，Bm はコアの最大磁束密度，Jw は巻き線の電
流密度である。
C. 損失
インダクタの損失 PL は(2.21)式で計算できる。
1 2
PL = I m Rw ........................................................................................................(2.21)
2
ここで，RW はインダクタの巻線の抵抗である。ここで，本論文ではインダク
タの損失はリアクトルの銅損のみを考慮しており，鉄損については無視して
いる。
2.5.5 ヒートシンクの設計法
ヒートシンクの設計は，Cooling System Performance Index (以下 CSPI)に基づ
いて行う(42)。CSPI は単位体積当たりの熱抵抗の逆数で(2.22)式で導出するこ
とができる。この値が大きいほど冷却能力が高いことを意味する。CSPI は自
然空冷では 1~4，強制空冷で 5~10 程度である。また CSPI を任意に定めれば，
ヒートシンクの体積が求められる。
CSPI =
1
...............................................................................................(2.22)
Rth( s−a)VolH
ここで，Rth(s-a)はヒートシンク-大気間の熱抵抗[℃/W]，VolH はヒートシンク
の体積[dm3]である。
電力変換器に要求されるヒートシンクの熱抵抗は(2.23)式で導出すること
ができる。
Rth( s−a ) =
T j − Ta
PSw
− Rth( j −s ) ......................................................................................(2.23)
50
ここで，Tj はチップのジャンクション温度[℃]，Ta は周囲温度[℃]，Rth(j-s)はジ
ャンクション-ヒートシンク間の熱抵抗[℃/W]である。
51
2.6 結言
本章では，これまでに提案されてきたマルチレベル変換器のトポロジーを
示し，それらの利点と問題点を明らかにした。また，電力変換器の更なる高
性能化のために注目されているシステムインテグレーション技術について示
した。これらをもとに，マルチレベル変換器トポロジーの多角的評価法を提
案し，本論文の位置づけを明らかにした。以下に，本章で得られた結論をま
とめる。
(1) 電力変換器の更なる高効率を達成するためには，既存の部品からのボ
トムアップ設計ではなく，システムインテグレーションの考え方に基
づいて仕様からのトップダウン設計が重要である。
(2) 従来の設計手法は，1 つのトポロジーに限定して評価関数ごとに検討
する必要がある。また，対象のトポロジーの高性能化は可能であるが，
そのトポロジーが仕様に対して最適であるか判断が難しい。
(3) 数式を用いた電力変換器の多角的評価法を提案する。提案法では数式
から複数のトポロジーのパラメータの同時設計が可能であり，仕様に
対する評価関数の高いトポロジーを判断することができる。
52
第3章 レ ベ ル 数 に 対 す る 電 力 変 換 器 の
効率とパワー密度の比較
3.1 緒言
マルチレベル変換器は，レベル数を高くすることで低オン電圧・高速応答
な半導体素子が使用可能なため，
電力変換器の性能を向上することができる。
さらに，1 パルス当たりの電圧変動が小さいので，出力電圧の高調波成分や
リアクトルの体積を低減が可能である。このような利点から，太陽電池(以下
PV)などの新エネルギー発電用システムを用いた系統連系システムにおいて，
マルチレベル変換器が注目されている(64)。
図 1 のような系統連系システムに求められる要求として，低高調波，高力
率，
連系リアクトルの小型化などが挙げられる。
マルチレベル変換器の利点，
これらの系統連系システムの要求を満たしていることから，系統連系システ
ムに適用できる。しかしながら，系統連系用などの特定のアプリケーション
において，効率やパワー密度といった電力変換器の性能指標となる複数の要
素について比較検討し，それぞれのマルチレベルトポロジーの特徴を明らか
にした論文は，著者らの知る限りない。
本章では，
従来回路の 2 レベルインバータや 3 レベル DCLMP インバータ，
3 レベル T-type NPC インバータ，5 レベル ANPC インバータを用いてレベル
数を変化させたときの電力変換器の効率とパワー密度を明らかにする。具体
的には，系統連系用として各マルチレベル変換器を設計し，効率や体積につ
53
いて，それぞれの回路の特徴を評価することを目的とする。これによって，
仕様に応じた最適なトポロジーを選択・設計することができる。しかしなが
ら，電力変換器の効率とパワー密度にはトレードオフの関係があるため，単
純な電力変換器の高効率化を目指した場合，変換器の体積は大きくなり，高
効率と高パワー密度の両立が難しくなる。そこでパレートフロントを用いて
各マルチレベルトポロジーの性能を比較する。パレートフロントカーブはト
レードオフとなる 2 つのパラメータの限界点を示す 1 つの手法で有り，仕様
に対する性能限界点を示すことができる。この手法を用いて，仕様に対する
各マルチレベルトポロジーの性能限界点を明らかにする。
本章では，まず，2 章で述べた提案法に基づいて 4 つのマルチレベルトポ
ロジーを設計する。次に，実機検証を行い，試作機を用いて設計法の妥当性
を確認する。最後に，PV 用系統連系インバータを設計し，パレートフロン
トカーブによる変換器性能評価を行い，それぞれの回路の特徴を評価する。
3.2 マルチレベルトポロジー
図 3.1 に，
4 つのマルチレベルトポロジー(単相ハーフブリッジ回路)を示す。
本章で検討するトポロジーは，従来の 2 レベルインバータ，3 レベル DCLMP
インバータ，3 レベル T-type 中性点クランプ(以下 T-type NPC)インバータ，5
レベル ANPC インバータである。
54
(a) 2 レベルインバータ
(b) 3 レベル DCLMP インバータ
(c) 3 レベル T-type NPC インバータ
(d) 5 レベル ANPC インバータ
図 3.1 4 つのマルチレベルトポロジー(1 相分)
55
3.3 マルチレベルトポロジーの損失計算法
4 つのマルチレベルトポロジーは，2.5 節にて紹介したマルチレベル変換器
の設計チャート(図 2.12)に基づいて設計する。
3.3.1 2 レベルインバータ(図 3.1(a))
まず，導通損失の計算について述べる。導通損失はスイッチ側に発生する
損失と FWD 側に発生する損失に分け，それぞれ(2.5)式に基づいて導出を行
う。三角波比較方式を用いた場合，2 レベルインバータの変調波λ2I は，(3.1)
式のように表される。
λ2 I
1
when 0 < θ < π
 2 (1 + a sin θ )
=
...............................................................(3.1)
 1 (1 − a sin θ ) when π < θ < 2π
 2
(3.1)式より，スイッチ側及び FWD 側に流れる電流は(3.2)式で表される。
i sw _ 2 I =
1
(1 + a sin θ )I n sin (θ + φ ) ..........................................................................(3.2)
2
(3.2)式及び(2.7)式より，2 レベルインバータの半導体素子のスイッチ側に発
生する損失 P2I_con_sw は，(3.3)式で導出できる。
P2 I _ con _ sw =
Im
2π
π −φ
∫ φ (r
−
I sin (θ + φ ) + v 0 )
on m
1
(1 + a sin θ )I n sin (θ + φ )dθ
2
1 1

 1 1

2
+ a cos φ v 0 I m .....................................(3.3)
P2 I _ con _ sw =  +
a cos φ ron I m + 
 8 3π

 2π 8

同様に，
2 レベルインバータの半導体素子の FWD 側に発生する損失 P2I_con_FWD
は(3.3)式となる。
P2 I _ con _ sw =
Im
2π
π −φ
∫ φ (r
−
I sin (θ + φ ) + v 0 )
on m
1
(1 − a sin θ )I n sin (θ + φ )dθ
2
56
1 1

 1 1

2
− a cos φ v 0 I m ...................................(3.4)
P2 I _ con _ FWD =  −
a cos φ  ron I m + 
 8 3π

 2π 8

次にスイッチング損失とリカバリ損失について説明を行う。インバータに
おいてスイッチに印加される電圧は一定のため，(2.8)式と(2.9)式からスイッ
チング損失 P2I_switching とリカバリ損失 P2I_rec は，(3.5)式と(3.6)式で表せる。
P2 I _ switching =
P2I _ switching =
Prec =
E dc
1
(eon + eoff ) f c 1
n − 1 E dcd I md
2π
0
I m sin(θ + φ )dθ
1 Edc I m
(eon + eoff ) f c ............................................................................(3.5)
π Edcd I md
E dc
1
1
err f c
n − 1 Edcd I md
2π
P2I _ rec =
π
∫
π
∫
0
I m sin(θ + φ )dθ
1 Edc I m
err f c ...........................................................................................(3.6)
π Edcd I md
ここで，Edc は直流リンク電圧，eon はスイッチング 1 回のターンオン損失，
err はリカバリ 1 回のリカバリ損失，
eoff はスイッチング 1 回のターンオフ損失，
Edcd 及び Imd はデータシート上のターンオン損失，ターンオフ損失，リカバリ
損失の測定条件時の電圧と電流，fc はキャリア周波数である。
一方，2 レベルインバータの無負荷損失 P2I_nloss は(2.10)式から(3.7)式で導出
することができる。
1
2
P2 I _ nloss = CdsVsw f c ..............................................................................................(3.7)
2
3.3.2 3 レベル DCLMP インバータ(図 3.1(b))
3 レベル DCLMP インバータのパルス発生法にはいくつかの方法があるが，
ここでは最も簡単思われる(3.8)式で表す変調波λ3D を使用する変調方式を検
討する。
when 0 < θ < π
a sin θ
......................................................................(3.8)
a sin θ + 1 when π < θ < 2π
λ3 D = 
57
3 レベル DCLMP インバータの各半導体素子に流れる電流は出力する電圧
レベルと出力電圧指令値の極性によって異なる。図 2(b)において，回路の対
称性から S1 と S4，S2 と S3，D1 と D2 に発生する損失は同じであると仮定する。
3 レベル DCLMP インバータのそれぞれの半導体素子に発生する導通損失を，
2 レベルインバータと同様に導出する。まず，S1 と S4 のスイッチ側に発生す
る導通損失 P3D_con_S1_sw は(3.9)式で，FWD 側に発生する導通損失 P3D_con_S1_FWD
は(3.10)式で表せる。
P3 D _ con _ S 1 _ sw =
1
2π
∫ φ (r
P3 D _ con _ S 1 _ sw =
a
2π
 1
2
1
2
  cos 2φ + cos φ +  ron I m
3
2
 6
π
I sin (θ + φ ) + v 0 )a sin θI m sin (θ + φ )dθ
on m
−

1
φ

π
+  cos φ − sin φ + cos φ  v 0 I m 
2
2

2

..........................................(3.9)
P3 D _ con _ S 1 _ FWD =
1
2π
P3 D _ con _ S 1 _ FWD =

1
a 
2
2φ 
2  ron
I m − [sin φ − φ cos φ ] v 0 I m  .......(3.10)
  4 sin   − sin φ 
2π  
2
2
 3

−φ
∫ (− r
I sin (θ + φ ) + v 0 )a sin θ (− I m sin (θ + φ ))dθ
on m
0
次に，S2 と S3 に発生する損失も同様に，スイッチ側の導通損失 P3D_con_S2_sw
は(3.11)式で，FWD 側の導通損失 P3D_con_S2_FWD は(3.12)式で表すことができる。
P3 D _ con _ S 2 _ sw =
π
1
2π
+
P3 D _ con _ S 2 _ sw =
∫ φ (r
1
2π
1
2π
I sin (θ + φ ) + v 0 )a sin θI m sin (θ + φ )dθ
on m
−
π φ
∫π (r
−
I sin (θ + φ ) + v 0 )(a sin + 1)θI m sin (θ + φ )dθ
on m
 π 1  2

2
2  φ  
 + a sin φ − 4 sin    ron I m 

 2  
 2 3 

1


+ 2 + a(sin φ − cos φ ) v 0 I m 
2



P3 D _ con _ S 2 _ FWD =
1
2π
−φ
∫ (− r
0
................................... (3.11)
I sin(θ + φ ) + v0 )a sin θ (− I m sin(θ + φ ))dθ
on m
58
P3 D _ con _ S 2 _ FWD =
a
2π

v0 I m 
2
2φ 
2 1
4 sin   − sin φ  ron I m − [sin φ − φ cos φ ]
 .............(3.12)
2 
2
3

最後に，D1 と D2 に発生する導通損失 P3D_con_D は(3.13)式で得られる。
P3 D _ con _ D =
1
2π
+
π
∫ φ (rI
1
2π
−
m
sin (θ + φ ) + v 0 )(I m sin (θ + φ ))(1 − a sin θ )d θ
π −φ
∫π (rI
m
sin θ + v 0 )(I m sin (θ + φ ))(1 + a sin θ )d θ
2
π
1
4
1
2
1   ron I m
2
2φ 
P3 D _ con _ D =   + a  sin φ − sin   − cos 2φ − cos φ −  
3
3
2   2π
2 6
3
 2
...(3.13)


π   v0 I m

+  2 + a sin φ − cos φ  φ +   
2    2π



次に，スイッチング損失に注目する。3 レベル DCLMP インバータの全ての
半導体素子は，出力電圧指令値の半周期の期間のみキャリア周波数でスイッ
チングを行う。従って，(2.8)式と(2.9)式よりスイッチング損失 P3D_switching とリ
カバリ損失 P3D_rec は(3.14)式，(3.15)式で表せる。
P3D _ sswitching=
P3D _ rec =
1 EdcI m
(eon + eoff ) fc .........................................................................(3.14)
2π EdcdImd
2
f
1 Edc Im
err c .......................................................................................(3.15)
2π EdcdI md
2
また，同様に 3 レベル DCLMP インバータの無負荷損失 P3D_nloss もスイッチ
ング期間を考慮して，(3.16)式で得ることができる。
1
2 f
P3D _ nloss = CdsVsw c ..........................................................................................(3.16)
2
2
3.3.3 3 レベル T-type NPC インバータ(図 3.1(c))
3 レベル T-type NPC インバータは 3 レベル DCLMP インバータの派生回路
であり，一部の素子は同じ動作をする。従って，3 レベル T-type NPC インバ
ータの変調波λ3TN も，3 レベル DCLMP インバータの変調波と同様に(3.7)式で
得ることができる。また，図 3.1(c)において，回路の対称性から S1 と S2 に発
59
生する損失は同じであると仮定し，
2 レベルインバータと同様に(2.5)式と(2.6)
式，(2.7)式から，それぞれの半導体素子に発生する導通損失を導出する。
まず，3 レベル T-type NPC インバータの S1 と S2 に発生するスイッチ側の
導通損失 P3TN_con_S1_sw と FWD 側の導通損失 P3TN_con_S1_FWD は，(3.9)式，(3.10)
式で導出できる。次に，3 レベル T-type NPC インバータの S3，S4 のスイッチ
S3，
側の導通損失 P3TN_con_S3_sw と FWD 側に発生する導通損失 P3TN_con_S3_FWD は，
S4 に流れる電流と 3 レベル DCLMP インバータのダイオードに流れる電流が
同じであるため，スイッチ側，FWD 側に発生する導通損失も同様に(3.13)式
で得ることができる。
3 レベル T-type NPC インバータの半導体素子に印加される電圧は他の同レ
ベルのトポロジーの半導体素子に印加される電圧と異なり，入力電圧と同じ
電圧が印加される。なお，本論文では中性点アームに 2 つの半導体素子を逆
直列に接続しているため，中性点アーム中の素子 1 つに印加される電圧は入
力電圧の 2 分の 1 になる。さらに，各半導体素子のスイッチング期間は，S1
と S2 は出力電圧指令値の半周期の期間にキャリア周波数でスイッチングを
行い，一方で，S3 と S4 は出力電圧指令値の一周期の期間にスイッチングをす
る。以上を考慮して(2.8)式と(2.9)式から，3 レベル T-type NPC インバータの
S1 と S2 のスイッチング損失 P3TN_switching_S1 は(3.17)式で，リカバリ損失 P3TN_rec_S1
は(3.18)式で導出することができる。
P3TN _ switching_ S1 =
P3TN _ rec_ S1 =
1 Edc I m
(eon + eoff ) fc ....................................................................(3.17)
π Edcd I md
2
f
1 Edc I m
err c ...................................................................................(3.18)
π Edcd I md
2
一方で，3 レベル T-type NPC インバータの S3 と S4 のスイッチング損失
P3TN_switching_S3 とリカバリ損失 P3TN_rec_S3 はスイッチング期間に注意して(3.19)式，
(3.20)式で導出することができる。
P3TN _ switching_ S 3 =
1 EdcIm
(eon + eoff ) fc ....................................................................(3.19)
2π Edcd Imd
60
P3TN _ rec_ S3 =
1 EdcIm
err fc .....................................................................................(3.20)
2π EdcdImd
無負荷損失についても，各半導体素子のスイッチング期間を考慮して，
3 レベル T-type NPC インバータの S1 と S2 に発生する無負荷損失 P3TN_nloss_S1 は
(3.16)式で，S3 と S4 の発生する無負荷損失 P3TN_nloss_S3 は(3.7)式で導出すること
ができる。
3.3.4 5 レベル ANPC インバータ(図 3.1(d))
5 レベル ANPC インバータの回路中の半導体素子は 2 つの異なるスイッチ
ング周波数で動作する。そのため，2 つの Cell に分けて損失計算式を導出す
る。まず，5 レベル ANPC インバータの変調波λ5A は，3 レベル DCLMP イン
バータの変調波と同様に(3.7)式で得られる。また，図 3.1(d)において，回路
の対称性から S1-S4，S5 と S8，S6 と S7 に発生する損失は同じであると仮定し，
2 レベルインバータと同様に(2.5)式と(2.6)式，(2.7)式からそれぞれの半導体素
子に発生する導通損失を導出する。まず，Cell1 の半導体素子のスイッチ側に
発生する導通損失 P5A_con_Cell1_sw は(3.21)式で，FWD 側に発生する導通損失
P5A_con_Cell1_FWD は(3.22)式で導出できる。
P5 A _ con _ Cell 1 _ sw =
1
2π
+
P5 A _ con _ Cell 1 _ sw =
π
∫ φ (rI
−
1
2π
1
2π
m
sin (θ + φ ) + v 0 )a sin θI m sin (θ + φ )dθ
π −φ
∫π (rI
m
sin θ + v 0 )(I m sin (θ + φ ))(1 + a sin θ )dθ
 1
1
4

2
  sin 2φ − φ + a cos φ  ron I m
2
3

4


 1 
+ 1 − π cos φ 1 + a   v 0 I m 
 2 


.....................................(3.21)
1 −φ
(− rI m sin (θ + φ ) + v 0 )a sin θ (− I m sin (θ + φ ))dθ
2π ∫0
1 2π
(− rI m sin θ + v 0 )(1 + a sin θ )(− I m sin (θ + φ ))dθ
+
2π ∫π −φ
P5 A _ con _ Cell 1 _ FWD =
61
 1
π
1
4
2
  − sin 2φ + φ − a cos φ +  ron I m
2
3
2
 4
..........................(3.22)


 1 
+ 1 + π cos φ 1 − a   v 0 I m 
2 



1
2π
P5 A _ con _ Cell 1 _ FWD =
Cell2 の半導体素子において，S5 と S7 は出力電圧指令値が正の時ターンオ
ン，S6 と S8 は出力電圧指令値が負の時ターンオンする。しかしながら，それ
ぞれの半導体素子に流れる電流は異なる。そのため，S5 と S8，S6 と S7 の損失
は同じになる。従って，S5 と S8 のスイッチ側に発生する損失 P5A_con_Cell2_swA と
FWD 側に発生する損失 P5A_con_Cell2_FWDA は(3.23)式と(3.24)式で導出することが
できる。
π
P5 A _ con _ Cell 2 _ swA =
1
2π
∫ φ (rI
P5 A _ con _ Cell 2 _ swA =
a
2π
 1
2
1
2
 6 cos 2φ + 3 cos φ + 2 ron I m


−
m
sin (θ + φ ) + v 0 )a sin θI m sin (θ + φ )dθ
1

+ (− sin φ + (π + φ ) cos φ ) v 0 I m 
2

P5 A _ con
_ Cell 2 _ FWDA
P5 A _ con _ Cell 2 _ FWDA =
1
2π
=
a
12π
−φ
∫ (− rI
0
m
...........................................(3.23)
sin θ + v 0 )a sin θ (− I m sin (θ + φ ))d θ
4


φ 
2
8
sin
  ron I m + 3(− sin φ + φ cos φ )v 0 I m  ...............(3.24)

2


一方で，S6 と S7 のスイッチ側に発生する損失 P5A_con_Cell2_swB と FWD 側に発
生する損失 P5A_con_Cell2_FWDB は(3.25)式と(3.26)式で導出できる。
P5 A _ con _ Cell 2 _ swB =
1
2π
P5 A _ con _ Cell 2 _ swB =
1  π φ 1
2
1 
 1
2
 + − sin 2φ  + a cos 2φ + cosφ +  ron I m
2π  2 2 4
3
2 
 6
π φ
∫π (− rI
−
m
sin θ + v0 )(1 + a sin θ )(− I m sin(θ + φ ))dθ


1
1
π

+ (cosφ + 1) − a cosφ − sin φ + φ cos φ v0 I m 
2
2
2



62
..........(3.25)
P5 A _ con _ Cell 2 _ FWDB =
1
2π
P5 A _ con _ Cell 2 _ FWDB =
1   φ 1
2
1 

1
2
  − sin 2φ  + a  cos 2φ − cos φ +   ron I m
2π   2 4
3
2 

6
2π
∫π φ (rI
−
m
sin θ + v 0 )(1 + a sin θ )(I m sin (θ + φ ))dθ

1


+  − 1 + cos φ − a (sin φ − φ cos φ ) v 0 I m 
2



.........(3.26)
5 レベル ANPC インバータの Cell1 の半導体素子は出力電圧指令値一周期
の期間キャリア周波数でスイッチングを行う。すなわち，Cell1 のスイッチン
グ損失 P5A_switching_Cell1 とリカバリ損失 P5A_rec_Cell1 は(3.27)式と(3.28)式で得ること
ができる。
P5 A _ switching_ Cell1 =
P5A _ rec_ Cell1 =
1 Edc I m
(eon + eoff ) fc ...................................................................(3.27)
4π Edcd I md
1 Edc I m
err f c ..................................................................................(3.28)
4π EdcdI md
また，Cell1 の無負荷損失 P5A_nloss_Cell1 はスイッチング期間を考慮して，2 レ
ベルインバータの場合と同様に(3.7)式で導出することができる。一方で，5
レベル ANPC インバータの Cell2 の半導体素子は出力周波数と同じ周波数で
スイッチングを行うため，スイッチング損失，リカバリ損失，無負荷損失が
ほとんど発生しないため無視できる。
以上，ここまで述べたこれらの損失計算式で求めた結果は損失シミュレー
ションの値と 0.1%以下で一致しており，導出した式の妥当性は検証されてい
る(11)。
3.4 性能評価
3.4.1 実験的検証
A. 損失計算式の妥当性の検証
ここまでに求めた損失計算式の妥当性を検証するため，5 レベル ANPC イ
ンバータを例に取り，実機の損失及び効率測定結果と計算結果を比較する。
図 3.2 に 3 相 10 kW 5 レベル ANPC インバータの試作機を，表 3.1 と表 3.2 に
63
実験条件を示す。本節では，試作機の動作確認とこれまでに説明した損失計
算式の妥当性の確認を行う。
図 3.3 に 8.8 kW 負荷時の 3 相 5 レベル ANPC インバータの動作波形を示す。
出力電流は出力電流ひずみなしの正弦波が，フライングキャパシタは入力電
圧 350 V の 4 分の 1 の 87.5 V が得られている。線間 9 レベルの電圧波形が出
力されており，5 レベル ANPC インバータの動作を確認できる。
図 3.4 に，5 レベル ANPC インバータの損失計算式による損失計算値と実
験による損失測定値を，負荷を変化させて比較した結果を示す。計算結果に
は，3.3 節で示した半導体の損失に加え，キャパシタの等価直列抵抗による損
失も加味している。なお，実験結果には変換器のみの損失について検討して
おりインダクタの損失は考慮していない。また，試作機の定格を 10 kW とし
ているが実験設備の都合により，8.8 kW までの実験結果を示している。損失
の計算値と実験値の誤差は 8.5 kW 時において 5.5%となっている。ここで，
半導体素子の導通損失，スイッチング損失等の変換器内部の内訳は，先行研
究において実機実験と計算結果の比較を行いそれぞれの損失の妥当性を得て
いる(6)。
図 3.5 に 5 レベル ANPC インバータの損失計算式による効率計算値と実験
による効率測定値を，負荷を変化させて比較した結果を示す。効率の計算値
と実験値の誤差は 8.8 kW 負荷時において 0.02%となっており，計算値と実験
値がよく一致することを確認した。また，軽負荷時も無負荷損失を考慮する
ことにより，定格の 1/10 の出力でもよく一致している。
図 3.6 に 5 レベル ANPC 形インバータが 8.8kW 負荷時にキャリア周波数を
5kHz から 80kHz まで変化させたときの効率特性を示す。効率の計算値と実
験値の誤差は 8%で，キャリア周波数が 5kHz-80kHz の全ての範囲においてよ
く一致していることを確認した。
以上から，本節で述べた損失計算法が有効であることが言える。
64
図 3.2 5 レベル ANPC インバータ試作機
(横 200mm，縦 150mm，高さ 50mm)
65
表 3.1 変換器の仕様
表 3.2 半導体デバイスパラメータ
(a) IRFP1668pBF
(b) IXFB170N30P
66
図 3.3 5 レベル ANPC インバータの動作波形
67
図 3.4 5 レベル ANPC インバータの負荷を変化させたときの損失特性
図 3.5 5 レベル ANPC インバータの負荷を変化させたときの効率特性
68
図 3.6 5 レベル ANPC インバータのスイッチング周波数を変化させたときの
効率特性
69
B. 体積計算式の妥当性の検証
図 3.7 に，図 3.2 の 10kW 3 相 ANPC インバータ試作機について，実際の体
積と 2.5 節にて述べた各素子の体積計算式を用いて計算した体積を比較した
結果を示す(45)。それぞれ，試作機の理論体積は 0.9dm3，実体積は 1.55dm3 と
なった。ここで，試作機の実体積は，試作機の幅と奥行きは主回路基板の幅
と奥行きとして，高さは実装した部品のなかで最も高い素子の高さを用いて
計算している。一方で，理論体積は(2.2)式に基づいて計算している。
さらに，(2.2)式と実際の変換器の体積から実装率 PVR (Package volumetric
ratio)を定義する。実装率は，変換器の実体積に対して部品体積が占める割合
で，この値が 1 に近いほど部品の集積化が大きいことを示し(3.28)式で表され
る。
PVR =
∑ Vol
Conv H × Conv W × Conv D
........................................................................(3.28)
ここで，ΣVol は変換器の部品体積の総和，ConvH は変換器の高さ，ConvW
は変換器の幅，ConvD は変換器の奥行きである。実装率を実体積と理論体積
を用いて表すことで，回路トポロジーが小型化に寄与する部分と実装技術に
より小型化する部分に分けて考えることが出来る。
図 3.7 より，理論体積と実体積を比較すると，空間体積は試作機の体積の
42%を占めており，実装率は 0.58 となった。実装率を高めるためには，部品
選定の際の形状選択に加え，電力変換器の熱設計の最適化が重要である。特
に冷却風の流れ方や熱に応じた部品配置，配線パターンの最適化をはかるこ
とで，実装率を高められる。実装率の改善法については今後の課題とする。
70
図 3.7 5 レベル ANPC インバータの理論体積と実体積の比較
71
3.4.2 モデルベースの電力変換器の性能評価
本章では，
これまでに述べたマルチレベル変換器の性能について検討する。
表 3.3 と表 3.4 の仕様に基づいて，
3 相 10kW を定格として各変換器を設計し，
定格運転時における損失を計算する。2 レベルインバータに 600V 耐圧の半導
体素子を，3 レベル DCLMP インバータに，300V 耐圧の半導体素子を，T-type
NPC インバータに 300V 耐圧と 600V 耐圧の半導体素子を，5 レベル ANPC
インバータに 200V 耐圧と 300V 耐圧の素子を使用している。次に，ヒートシ
ンクについて説明する。ヒートシンクには様々な種類が有り，3.2 節で述べた
ように，自然空冷方式のヒートシンクでは CSPI は 1-4 程度のものが多い。し
かしながら，基板搭載用などの半導体素子とヒートシンクの設置面積が小さ
いものであれば，自然空冷のヒートシンクであっても，CSPI が 10 を超える
ものがある。そこで，本論文では自然空冷方式の基板搭載用の冷却フィンを
想定し，CSPI を 10 として検討を行う。また，ANPC インバータにおいてフ
ライングキャパシタのリプル電圧を 30%として設計を行う。これは，先行研
究にて，フライングキャパシタの許容リプル電圧を十分な余裕を持って設計
しても変換器の損失や出力電流ひずみ率にほとんど影響がない(12)。さらに，
リプル電圧の許容量を大きくすることでキャパシタ容量を小さく設計できる
ことから，許容リプル電流が大きいフィルムコンデンサを使用することがで
きる。そこで，5 レベル ANPC インバータのフライングキャパシタには，電
解コンデンサとフィルムコンデンサの 2 種類のコンデンサを用いて，性能を
評価する。
図 3.8 は，4 つのマルチレベルインバータの定格出力時(10kW)の損失及び
効率である。図 3.8 より，変換器のレベル数に対して，損失が低減している
ことがわかる。各変換器の損失内訳を見ると，半導体素子の導通損失，イン
ダクタの損失が支配的な損失となっていることがわかる。なおここでは，イ
ンダクタの損失は，銅損のみとし鉄損は考慮していない。また，3 レベル
72
DCLMP インバータと 3 レベル T-type NPC インバータの損失に注目すると，
3
レベル T-type NPC インバータの損失が大きい。これは，3 レベル T-type NPC
インバータは，
電流の通過素子数が同レベルのトポロジーよりも少ない反面，
上下アームに使用している半導体素子の素子耐圧が 2 レベルインバータと同
じ耐圧になる。そのため，デバイスの仕様は，2 レベルインバータと同じに
なり，低耐圧の素子を使用できるのは中性点アームの半導体素子部分のみと
なる。このことから，高効率化の観点から，3 レベル T-type NPC インバータ
よりも，3 レベル DCLMP インバータの方が損失の低減効果が高いことがい
える。
図3.9に表3.3の条件を用いてインダクタを含めた各変換器の体積比較を行
なった結果を示す。変換器の内訳を見るとインダクタとヒートシンクの体積
がレベル数に応じて小形 (ANPC インバータのインダクタの体積は 2 レベル
インバータの 1/4，3 レベルインバータの 1/2)にできることがわかる。また，
変換器の体積は，フライングキャパシタにフィルムコンデンサを使用した 5
レベル ANPC インバータが最も体積が小さく，その一方で，フライングキャ
パシタに電解コンデンサを使用した 5 レベル ANPC インバータが最も体積が
大きい変換器であることがわかる。
まず，2 つの ANPC インバータの体積に注目する。表 3.3 より，ANPC イ
ンバータのフライングキャパシタはリプル電圧を 30%として設計している。
そのため，キャパシタの容量を小さくできる。また，フライングキャパシタ
には，電解コンデンサとフィルムコンデンサの 2 種類のコンデンサを用いて
いる。電解コンデンサは単位体積当たりのエネルギー密度が高く，一方で許
容リプル電流が小さい。フィルムコンデンサは，単位体積当たりのエネルギ
ー密度が小さい反面，許容リプル電流が大きい。フライングキャパシタにフ
ィルムコンデンサを使用した 5 レベル ANPC インバータは表 3.3 の仕様とフ
ィルムコンデンサの長所が一致していることから，部品点数が多くても全体
の体積が低減できている。一方で，フライングキャパシタに電解コンデンサ
を使用した 5 レベル ANPC インバータは，許容リプル電圧を大きくしても，
73
電解コンデンサ 1 つ当たりの許容リプル電流は小さいため，仕様のリプル電
流を満たすために電解コンデンサの並列数が多くなる。その結果，インダク
タやヒートシンクの体積が低減されても，フライングキャパシタの体積の方
が大きくなり，結果として小型化には寄与しない。従って，体積及び大容量
化の観点から，5 レベル ANPC インバータのフライングキャパシタにはフィ
ルムコンデンサの使用が適切である。
次に，2 つの 3 レベルインバータに注目する。3 レベル DCLMP インバータ
と 3 レベル T-type NPC インバータの体積は，損失の解析結果と異なり，3 レ
ベル DCLMP インバータの体積が大きい。
これは，
素子 1 つ当たりの損失は，
3 レベル DCLMP インバータは小さく，3 レベル T-type NPC インバータは大
きい。しかしながら，1 相当たりの半導体素子数は，3 レベル DCLMP インバ
ータの方が大きいため，ヒートシンクの数が多くなる。その結果，3 レベル
DCLMP インバータの体積は 3 レベル T-type NPC インバータの体積よりも大
きくなる。
図 3.10 にスイッチング周波数を 1 kHz から 500 kHz まで変化させた時の各
変換器のパレートフロントカーブを示す。ここで，フライングキャパシタに
フィルムコンデンサを使用した 5 レベル ANPC インバータはスイッチング周
波数を 5 kHz から 500 kHz まで変化させている。また，図 3.9 に各変換器の
パレートフロントカーブにおいて，2 レベルインバータのパレートフロント
カーブを基準とするとレベル数に比例してパレートフロントカーブの効率と
パワー密度の最大点が高くなっていることがわかる。
2 つの 3 レベルインバータにおいて，
2 レベルインバータのパレートフロン
トカーブと比較すると，
3 レベル DCLMP インバータは効率が，
3 レベル T-type
NPC インバータはパワー密度がそれぞれ高いことがわかる。これは，3 レベ
ル DCLMP インバータは，2 レベルインバータよりも低耐圧で低オン抵抗な
半導体素子を使用できることから，変換器の損失を低減効果が大きく高効率
化を達成できる反面，回路構成素子数が多いためパワー密度が低くなる。ま
た，3 レベル T-type NPC インバータは，一部のデバイスの選定条件が 2 レベ
74
ルインバータと同じになる反面，3 レベル DCLMP インバータよりも回路構
成素子数が少ないため，高パワー密度を達成できる。
さらに，5 レベル ANPC インバータは，2 レベル，3 レベルインバータより
も低耐圧の半導体素子を使用できるため高効率を達成している。また，部品
点数が低レベルのインバータよりも多くなっても，半導体素子 1 つ当たりの
損失も小さいため，ヒートシンクの体積が小さくでき，効率，パワー密度両
方のパラメータを向上できる。また，5 レベル ANPC インバータにおいてフ
ライングキャパシタの電圧リプルを大きく設定し，フィルムコンデンサを使
うことにより，表 2 の仕様ではフライングキャパシタに電解コンデンサを仕
様したときよりもパワー密度を最大 1.5 倍(スイッチング周波数が同じ場合)
向上できる。
それぞれの結果から，5 レベル ANPC インバータが最も高効率な変換器を
設計可能であることがわかった。
75
表 3.3 電力変換器の仕様と選定素子
76
表 3.4 デバイスパラメータ
(a) IRFP4668pBF
(b) IXFB170N30P
(c) 132N50P3
77
Efficiency
Total loss
350
300
250
200
150
96.7%
333.3W
98.1%
194.2W
97.8%
227.2W
98.3%
166.4W
98.5%
147.9W
DC smoothing
capacitor loss
Switching loss
Flying capacitor
loss
Conduction loss
Inductor loss
(copper loss)
100
50
0
Two-level Threelevel
inverter
DC
inverter
Three- Five-level Five-level
level
ANPC
ANPC
T-type inverter inverter
NPC (Electrolytic (Film
inverter Capacitor)Capacitor)
図 3.8 4 つのマルチレベルインバータの損失比較
図 3.9 4 つのマルチレベルインバータの体積比較
78
Five-level ANPC INV. (Film)
30 kHz
100 Five-level ANPC INV.
5 kHz
30 kHz
20 kHz
(Electroytic)
98 Three-level DC
100 kHz
96 INV. 1 kHz
40 kHz
Three-level T-type NPC
94 500 kHz
500 kHz INV.
92
1 kHz
Two-level INV.
90
500 kHz
88
86
Specification : 10-kW rating
500 kHz
Flying Capacitor
84
Electrolytic capacitor : 5-parallel connection
1 kHz
Film capacitor
: 4-parallel connection
82
DC smoothing Capacitor : 5-parallel connection
80
0
2
4
6
8
10
12
Power density [kW/dm3]
(a) 全体図
(b) 拡大図
図 3.10 4 つのマルチレベルインバータのパレートフロントカーブ
79
3.5 結言
本章では，効率とパワー密度の観点からマルチレベルトポロジーの特徴を
評価することを目的として，レベル数の異なるマルチレベル変換器の性能を
明らかにした。まず，提案法に基づいて 2 レベルから 5 レベルのインバータ
を設計した。次に，5 レベルインバータを試作し，試作機を用いて実機検証
を行い設計法の妥当性を確認した。最後に，PV 用系統連系インバータを設
計し，パレートフロントカーブによる変換器性能評価を行った。以下に，得
られた結論を示す。
(1) 提案法に基づいて 4 つのマルチレベルインバータを設計し，その 1 つ
の 5 レベル ANPC インバータを試作し基本動作を確認した。
(2) 試作機を用いて提案法で設計した損失計算値が誤差 5.5%で測定値と
一致し設計法の妥当性を確認した。
(3) PV 用系統連系インバータを設計し，効率と体積ついて評価を行い，
レベル数を 2 ら 5 にすることで，損失を 1/2 に，体積を 2/3 に低減で
きることを確認した。
(3) 効率とパワー密度の観点からパレートフロントカーブを用いて評価
を行い 5 レベル ANPC インバータが最も高効率，高パワー密度である
ことを確認した。
以上により，効率とパワー密度の観点から，PV 用系統連系インバータは 5
レベル ANPC インバータが適していることを明らかにした。
80
第4章 同 レ ベ ル の 電 力 変 換 器 の 効 率 と
パワー密度の比較
4.1 緒言
3 章では，
2 レベルから 5 レベルのレベル数の異なる電力変換器の性能を比
較，評価した。しかしながら，実際に実用化されているマルチレベル変換器
は 3 レベルのものがほとんどである。その理由として，マルチレベル変換器
はレベル数に比例して，部品数が多くなり回路が複雑化すること，また 5 レ
ベル以上の場合，直流平滑コンデンサの電圧バランス回路が別途必要になる
ことが挙げられる。一方で，近年では直流平滑コンデンサの電圧バランス回
路を必要としない 5 レベル以上のマルチレベル変換器が提案されている。し
かしながら，レベル数が同じ場合，あるアプリケーションに対してどの変換
器が適切であるか判断が難しい。
本章では，系統連系用として同じレベルトポロジーを設計し，効率とパワ
ー密度の観点から変換器性能を評価することを目的とする。まず，4 つの 5
レベルインバータを提案法に基づいて設計する。次に，実機検証を行い，試
作機を用いて設計法の妥当性を確認する。最後に，PV 用系統連系インバー
タを設計し，パレートフロントカーブによる変換器性能評価を行い，それぞ
れの回路の特徴を評価する。
81
4.2 マルチレベルトポロジー
図 4.1 に検討するインバータトポロジー図を示す。本章では出力電圧レベ
ルを 5 レベルとして，ANPC トポロジー，SMC(Stacked multicell converter)-A
トポロジー，SMC-B トポロジー，SGC(Switch gear cell)トポロジーの 4 つの変
換器について検討する(67)-(71)。ANPC トポロジーは，2.2 節にて紹介したため，
他の 3 つのトポロジーについて説明する。
SMC トポロジーは，GM 方式と同様に Basic P2 Cell 回路を多段に接続する
ことで構成される回路である。SMC-A トポロジーは，負荷側が Basic P2 Cell
回路ではなく3 レベル DCLMP 回路になっており，
7 レベル以上のときSMC-B
トポロジーよりも素子数を削減できる。一方で，SMC-B 方式は，Basic p2 Cell
回路のみで構成されているため，回路構成が簡単で集積化が容易である。
SGC トポロジーは，H ブリッジ回路と T-type NPC トポロジーを組み合わせ
た回路である。図 4.1(d)において，この回路は S9 と S10 に入力電圧の 3/4 の電
圧が印加されるため，高耐圧の素子が必要となるが，S3 と S4 は出力周波数と
同じ周波数でスイッチングすることができるので，スイッチング損失が小さ
い。
4 つの 5 レベルトポロジーは，出力電圧レベルが 5 レベル以上でも，直流
平滑キャパシタの電圧バランス回路を必要としない回路のため，従来のマル
チレベルトポロジーよりも高レベルの回路を構成できる。これら，4 つの 5
レベルトポロジーについて，提案法を用いてパラメータを評価する。
82
(a) ANPC トポロジー
(b) SMC-A トポロジー
(c) SMC-B トポロジー
(d) SGC トポロジー
図 4.1 4 つの 5 レベルインバータ (1 相分)
83
4.3 マルチレベルトポロジーの損失計算法
本節では，2.5 節に基づいて各トポロジーの損失計算法について述べる。但
し，ANPC トポロジーの損失計算法は 3.3.1 節にて導出した計算式を用いるた
め，本節では他 3 つのトポロジーの計算法について述べる。
4.3.1 SMC-A トポロジー(図 4.1(b))
図 4.1 (b)において SMC-A トポロジーは ANPC トポロジーと同様に，2 つ
の Cell に分けて考えることができる。
Cell1 は 3 レベル DCLMP トポロジー，
Cell2 は 3 レベル T-type NPC トポロジーと同じ回路であり，それぞれの変換
器の変調方式が同じ場合スイッチに発生する損失も等しくなる。まず Cell1
の半導体素子に発生する損失について検討する。SMC-A トポロジーのパルス
発生法も，3 レベル DCLMP インバータと同様に(3.8)式で表す変調波を使用
する変調方式にて検討を行う。Cell1 の S1，S4 に発生するスイッチの導通損
失 P5SA_con_Cell1_S1 は(4.1)式にて得られる。一方，FWD の損失 P5SA_con_Cell1_FWD1 は
(4.2)式で導出することができる。
P5SA _ con _ Cell1 _ swA =
1
2π
P5SA _ con _ Cell1_ swA =

2
1
1
φ
a  1

π
2
 cos 2φ + cosφ + ron I m +  cosφ − sinφ + cosφ v0 I m  ..(4.1)
2π  6
3
2
2
2

2

π
∫ φ (r
I sin(θ + φ ) + v0 )a sinθI m sin(θ + φ )dθ
on m
−
P5SA _ con _ Cell1 _ FWDA =
1
2π
P5SA_ con_ Cell1_ FWDA =
2
vI 
a 
2φ 
2  ron I m
φ
− [sin φ − φ cos] 0 m  ......................(4.2)
4
sin
sin
−




2π 
2 
 2
 3
φ
∫ (− r
−
0
I sin(θ + φ ) + v0 )a sinθ (− I m sin(θ + φ ))dθ
on m
Cell1 のスイッチ S2 と S3 に発生するスイッチの導通損失 P5SA_con_Cell1_S2 と
FWD の損失 P5SA_con_S2_FWD は(4.3)，(4.4)式で導出できる。
84
1
2π
1
+
2π
P5SA _ con _ Cell1 _ swB =
P5SA _ con_ Cell1_ swB =
1
2π
π
∫ φ (r
I sin(θ + φ ) + v0 )a sinθI m sin(θ + φ )dθ
on m
−
π −φ
∫π (r
I sin(θ + φ ) + v0 )(a sin+ 1)θI m sin(θ + φ )dθ
on m
π 1  2


 a
2
2  φ  
 + a sin φ − 4 sin   ron I m + 2 + (sin φ − cosφ )v0 I m  .(4.3)
 2 3 


 2
 2  
P5SA _ con _ Cell1 _ FWDB =
1
2π
∫ (− r
P5SA_ con_ Cell1_ FWDB =
a
2π
2

vI 
2φ 
2  ron I m
φ
4
sin
sin
− [sin φ − φ cos] 0 m  ......................(4.4)
−
 


2 
2
 3

−φ
0
I sin(θ + φ ) + v0 )a sinθ (− I m sin(θ + φ ))dθ
on m
Cell1 のダイオード D1 と D2 に発生する導通損失 P5SA_con_D は(4.5)式にて得ら
れる。
P5 SA _ con _ D =
1 π
(rI m sin (θ + φ ) + v 0 )(I m sin (θ + φ ))(1 − a sin θ )dθ
2π ∫−φ
1 π −φ
(rI m sin θ + v 0 )(I m sin (θ + φ ))(1 + a sin θ )dθ
+
2π ∫π
2
 π
1
1  r I
2
4
φ  1
P5 SA _ con _ D =  + a  sin 2 φ − sin 2   − cos 2φ − cos φ −   on m
2   2π
3
3
2 6
3
 2


π   v I

+ 2 + a sin φ − cos φ  φ +   0 m
2   2π



...........(4.5)
Cell1 のスイッチに発生するスイッチング損失 P5SA_sw_Cell1_S は(4.6)式で，リ
カバリ損失 P5SA_rec_Cell1_S は(4.7)で導出できる。
P5SA _ switching_ Cell1 =
P5SA _ rec _ Cell1 =
1 Edc I m
(eon + eoff ) fc ................................................................(4.6)
4π Edcd I md
2
f
1 Edc I m
err c ................................................................................(4.7)
4π Edcd I md
2
Cell1 のダイオードに発生するリカバリ損失 P5SA_rec_Cell1_D は(4.7)と同じ計算
式で導出できる。
次に Cell2 の素子に発生する損失について検討する。Cell2 のスイッチ S5，
S6 に発生するスイッチの導通損失 P5SA_con_Cell2_S5 は(4.8)式にて得られる。一方，
85
FWD の損失 P5SA_con_Cell2_FWD5 は(4.9)式で導出することができる。
P5SA _ con _ Cell2 _ sw5 =
1
2π
∫ φ (r
P5SA _ con _ Cell2 _ sw5 =
a
2π

 1
2
1
1
φ

π
2
 cos 2φ + cosφ + ron I m +  cosφ − sin φ + cosφ v0 I m  (4.8)
3
2
2
2

2

 6
P5 SA _ con _ Cell 2 _ FWD 5
1
2π
P5 SA _ con _ Cell 2 _ FWD 5 =
π
I sin(θ + φ ) + v0 )a sin θI m sin(θ + φ )dθ
on m
−
−φ
∫ (− r
aI m
2π
I sin (θ + φ ) + v 0 )a sin θ (− I m sin (θ + φ ))dθ
on m
0


v0
1
2φ 
2 
ron I m  4 sin   − sin φ  − [sin φ − φ cos φ ] ...........(4.9)
3
2
 2


Cell2 のスイッチ S7 と S8 に発生するスイッチの導通損失 P5SA_con_Cell2_S7 は
(4.10)式にて得られる。
P5 SA _ con _ Cell 2 _ S 7 =
1 π
(ron I m sin (θ + φ ) + v 0 )(I m sin (θ + φ ))(1 − a sin θ )dθ
2π ∫−φ
1 π −φ
(ron I m sin θ + v 0 )I m sin (θ + φ )(a sin θ + 1)dθ
+
2π ∫π
  π φ 1
1
2
1 
 1
I m rI m  + − sin 2φ  − a  cos 2φ + cos φ +  
2π   2 2 4
3
2 
 6

1
φ
π
 
+ v 0 (cos φ + 1) − a  cos φ − sin φ + cos φ   
2
2
2
 

.......(4.10)
  1
1
4
φ  1 2
2  φ  
I m rI m  sin 2φ −  + a  sin φ − sin    
+
2π   4
2
3
 2  
3

φ
1
 
+ v 0 (1 − cos φ ) + a  sin φ − cos φ   
2
2
 

P5 SA _ con _ Cell 2 _ S 7 =
S7 と S8 に発生する FWD の導通損失は，S7，S8 に発生するスイッチの導通
損失と同じ計算式，(4.10)式で得られる。
Cell2 のスイッチ S5，S6 に発生するスイッチング損失 P5SA_sw_Cell2_S5 は(4.11)
式で，リカバリ損失 P5SA_rec_Cell1_S5 は(4.12)式で導出できる。
P5SA _ sw _ Cell 2 _ S 5 =
Edc I m
2
(eon + eoff ) f c ........................................................ (4.11)
(n − 1)π Edcd I md
2
86
P5SA _ rec _ Cell 2 _ S 5 =
Edc I m
f
2
err c ................................................................(4.12)
(n − 1)π Edcd I md 2
Cell2 のスイッチ S7，S8 に発生するスイッチング損失 P5SA_sw_Cell2_S7 は(4.13)
式で，FWD のリカバリ損失 P5SA_rec_Cell2_S7 は(4.14)式で導出できる。
P5SA _ sw _ Cell2 _ S 7 =
Edc I m
2
(e + e ) f
(n −1)π Edcd I md on off c ...........................................................(4.13)
P5SA _ rec _ Cell 2 _ S 7 =
Edc I m
2
e f
(n − 1)π Edcd I md rr c ..................................................................(4.14)
4.3.2 SMC-B トポロジー(図 4.1(c))
本節では，SMC-B トポロジーの損失計算方法について説明する。図 4.1 (c)
において，SMC-B トポロジーは 2 つの T-type NPC トポロジーを組み合わせ
た回路である。そのため，Cell1 と Cell2 の動作は同じであり，さらに SMC-A
トポロジーの Cell2 の動作とも同じである(3)。従って，SMC-B トポロジーの
S1，S2，S5，S6 のスイッチに発生する導通損失は(4.8)式で，FWD に発生する
導通損失は(4.9)式から得られる。また，S3，S4，S7，S8 のスイッチと FWD に
発生する導通損失は，(4.10)式で得られる。
また，S1，S2，S5，S6 のスイッチング導通損失は(4.11)式と(4.12)式で，S3，
S4，S7，S8 のスイッチング導通損失は(4.13)式と(4.14)式で得られる。
4.3.3 SGC トポロジー(図 4.1(d))
本節では，SGC トポロジーの損失計算方法について説明する。図 4.1 (d)に
おいて，SGC トポロジーは H ブリッジ回路と 3 レベル T-type NPC トポロジ
ーを組み合わせた回路である。SGC トポロジーも ANPC 方式と同様に，Cell1
と Cell2 に分けて考える。Cell1 の S1,S2 に発生するスイッチの導通損失
P5SG_con_Cell1_S1 は(4.15)式にて得られる。一方，FWD の損失 P5SG_con_Cell1_FWD1 は
(4.16)式で導出することができる。
87
P5 SG _ con _ Cell1 _ S 1 =
+
P5 SG _ con _ Cell1 _ S 1 =
π
1
2π
∫ φ (r
I sin θ + v0 )I m sin (θ + φ )a sin θdθ
on m
−
π −φ
1
2π
∫π (r
I sin θ + v0 )I m sin (θ + φ )(a sin θ + 1)dθ
on m
aI m 
2
1
1
ron I m  cos 2φ + cos φ + 
2π 
3
2
6
1
φ

π
+ v0  cos φ − sin φ + cos φ  
2
2

2
I 
 1
4
φ  1
φ 
+ m ron I m  sin 2φ −  + a sin 2 φ − sin 2 
2π 
2 3
3
2 
 4

φ
1
 
+ v0 (1 − cos φ ) + a sin φ − cos φ  
2
2
 

P5 SG _ con _ Cell1 _ FWD1 =
P5 SG _ con _ Cell1 _ FWD1 =
+
−φ
1
2π
∫ (− r
+
1
2π
Im
2π
I sin θ + v0 )(− I m sin (θ + φ ))a sin θdθ
on m
0
aI m
2π
................(4.15)
2π
∫π φ (− r
−
I sin θ + v0 )(− I m sin (θ + φ ))(a sin θ + 1)dθ
on m


1
 v
2 φ
− sin 2 φ  − 0 [sin φ − φ cos φ ]
ron I m 4 sin
3
2
 2



 π φ 1
2
  1 1

ron I m  + − sin 2φ  + a − − cos 2φ − cos φ  ....(4.16)
3
  2 6

 2 2 4


(π + φ ) cos φ  
1
+ v 0 (cos φ + 1) + a sin φ −
 
2
2
 

Cell1 の S3，S4 に発生するスイッチの導通損失 P5SG_con_Cell1_S3 は(4.17)式にて
得られる。一方，FWD の損失 P5SG_con_Cell1_FWD3 は(4.18)式で導出することがで
きる。
P5 SG _ con _ Cell1 _ S 3 =
1
2π
∫ φ (r
P5 SG _ con _ Cell1 _ S 3 =
Im
2π

 π φ 1
2
1 
 1
ron I m  + − sin 2φ  − a cos 2φ + cos φ +  
3
2 
 6
 2 2 4

.........(4.17)

1
 1
 
+ v 0 (cos φ + 1) − a − sin φ + (π + φ ) cos φ  
2
 2
 

π
−
I sin (θ + φ ) + v 0 )(I m sin (θ + φ ))(1 − a sin θ )dθ
on m
88
P5 SG _ con _ Cell 1 _ FWD 3 =
1
2π
P5 SG _ con _ Cell 1 _ FWD 3 =
Im 
 1
4
φ  1 2
2 φ 

ron I m  sin 2φ −  + a  sin φ − sin
2π 
2
3
2  
3
 4
−φ
∫ (− r
0
on
I m sin (θ + φ ) + v 0 )(− I m sin (θ + φ ))(1 − a sin θ )dθ

1
1
 
+ v 0 (1 − cos φ ) + a  sin φ − φ cos φ   
2
2
 

..............(4.18)
Cell1 のスイッチ S1，S2 に発生するスイッチング損失 P5SG_sw_Cell1_S1 は(4.19)
式で，FWD に発生するリカバリ損失 P5SG_rec_Cell1_S は(4.20)で導出できる。
P5SG _ sw _ Cell1_ S1 =
Edc I m
1
(e + e ) f
(n −1)π Edcd I md on off c ...........................................................(4.19)
P5 SG _ rec _ Cell1 _ S 1 =
E dc I m
1
e f
(n − 1)π Edcd I md rr c ..................................................................(4.20)
ここで，Cell1 のスイッチ S3 と S4 は出力周波数と同じ周波数でスイッチン
グを行うため，キャリア周波数でスイッチングする S1 と S2 のスイッチング
損失と比較して，S3 と S4 のスイッチング損失は十分小さく無視できる。
次に Cell2 の損失について検討する。SGC トポロジーの Cell2 のスイッチ
も SMC-A トポロジーの Cell2 の動作と同じ動作を行う。従って，SGC 方式
の S9，S10 のスイッチに発生する導通損失は(4.8)式で，FWD に発生する導通
損失は(4.9)式で得られる。また，SA，SB のスイッチと FWD に発生する導通
損失は，(4.10)式で得られる。さらに，S9，S10 のスイッチング導通損失は(4.11)
式と(4.12)式で SA，SB のスイッチング導通損失は(4.13)式と(4.14)式で得られ
る。
4.4 性能評価
4.4.1 実験検証
4.3 節にて求めた損失計算式の妥当性を検証するため，4 つの単相ハーフブ
リッジ 5 レベルインバータを試作し，実機の損失及び効率測定結果と計算結
89
果を比較する。表 4.1 と表 4.2 に実験条件とデバイスパラメータを示す。
図 4.2 に 4 つの 5 レベルインバータの動作波形を示す。出力電流は出力電
流ひずみなしの正弦波が，出力電圧は 5 レベルの階段状の波形が出力されて
おり，4 つの 5 レベルインバータの動作を確認した。
図 4.3 に 4 つの 5 レベルインバータが 3.3kW 負荷時にキャリア周波数を
5kHz から 80kHz まで変化させたときの効率特性を示す。効率の計算値と実
験値の誤差は 0.1%以下で，キャリア周波数が 5kHz-80kHz の全ての範囲にお
いてよく一致していることを確認した。
以上から，本節で述べた損失計算法が有効であることが言える。
90
表 4.1 電力変換器の仕様と選定素子
91
表 4.2 デバイスパラメータ
(a) IRFP4668pBF
(b) IXFB170N30P
(c) IXFB132N50P3
92
(a) ANPC トポロジー
(b) SMC-B トポロジー
図 4.2 4 つの 5 レベルインバータの動作波形
93
(c) SMC-B トポロジー
(b) SGC トポロジー
図 4.2 4 つの 5 レベルインバータの動作波形
94
Efficiency[%]
図 4.3 4 つの 5 レベルインバータのスイッチング周波数を
変化させたときの効率特性
95
4.4.2 モデルベースの電力変換器の性能比較
本章では，
これまでに述べたマルチレベル変換器の性能について検討する。
表 4.2 と表 4.3 の仕様に基づいて，
3 相 10kW を定格として各変換器を設計し，
定格運転時における損失を計算する。
図 4.4 は，4 つのマルチレベルインバータの定格出力時(10kW)の損失及び
効率である。図 4.4 より，変換器のレベル数に対して，損失が低減している
ことがわかる。各変換器の損失内訳を見ると，半導体素子の導通損失，イン
ダクタの損失が支配的な損失となっていることがわかる。なおここでは，イ
ンダクタの損失は，銅損のみとし鉄損は考慮していない。また，3 レベル
DCLMP インバータと 3 レベル T-type NPC インバータの損失に注目すると，
3
レベル T-type NPC インバータの損失が大きい。これは，3 レベル T-type NPC
インバータは，
電流の通過素子数が同レベルのトポロジーよりも少ない反面，
上下アームに使用している半導体素子の素子耐圧が 2 レベルインバータと同
じ耐圧になる。そのため，デバイスの仕様は，2 レベルインバータと同じに
なり，低耐圧の素子を使用できるのは中性点アームの半導体素子部分のみと
なる。このことから，高効率化の観点から，3 レベル T-type NPC インバータ
よりも，3 レベル DCLMP インバータの方が損失の低減効果が高いことがい
える。
図4.5に表3.3の条件を用いてインダクタを含めた各変換器の体積比較を行
なった結果を示す。変換器の内訳を見るとインダクタとヒートシンクの体積
がレベル数に応じて小形 (ANPC インバータのインダクタの体積は 2 レベル
インバータの 1/4，3 レベルインバータの 1/2)にできることがわかる。また，
変換器の体積は，フライングキャパシタにフィルムコンデンサを使用した 5
レベル ANPC インバータが最も体積が小さく，その一方で，フライングキャ
パシタに電解コンデンサを使用した 5 レベル ANPC インバータが最も体積が
大きい変換器であることがわかる。
まず，2 つの ANPC インバータの体積に注目する。表 3.3 より，ANPC イ
ンバータのフライングキャパシタはリプル電圧を 30%として設計している。
96
そのため，キャパシタの容量を小さくできる。また，フライングキャパシタ
には，電解コンデンサとフィルムコンデンサの 2 種類のコンデンサを用いて
いる。電解コンデンサは単位体積当たりのエネルギー密度が高く，一方で許
容リプル電流が小さい。フィルムコンデンサは，単位体積当たりのエネルギ
ー密度が小さい反面，許容リプル電流が大きい。フライングキャパシタにフ
ィルムコンデンサを使用した 5 レベル ANPC インバータは表 3.3 の仕様とフ
ィルムコンデンサの長所が一致していることから，部品点数が多くても全体
の体積が低減できている。一方で，フライングキャパシタに電解コンデンサ
を使用した 5 レベル ANPC インバータは，許容リプル電圧を大きくしても，
電解コンデンサ 1 つ当たりの許容リプル電流は小さいため，仕様のリプル電
流を満たすために電解コンデンサの並列数が多くなる。その結果，インダク
タやヒートシンクの体積が低減されても，フライングキャパシタの体積の方
が大きくなり，結果として小型化には寄与しない。従って，体積及び大容量
化の観点から，5 レベル ANPC インバータのフライングキャパシタにはフィ
ルムコンデンサの使用が適切である。
次に，2 つの 3 レベルインバータに注目する。3 レベル DCLMP インバータ
と 3 レベル T-type NPC インバータの体積は，損失の解析結果と異なり，3 レ
ベル DCLMP インバータの体積が大きい。
これは，
素子 1 つ当たりの損失は，
3 レベル DCLMP インバータは小さく，3 レベル T-type NPC インバータは大
きい。しかしながら，1 相当たりの半導体素子数は，3 レベル DCLMP インバ
ータの方が大きいため，ヒートシンクの数が多くなる。その結果，3 レベル
DCLMP インバータの体積は 3 レベル T-type NPC インバータの体積よりも大
きくなる。
図 4.6 にスイッチング周波数を 1 kHz から 500 kHz まで変化させた時の各
変換器のパレートフロントカーブを示す。ここで，フライングキャパシタに
フィルムコンデンサを使用した 5 レベル ANPC インバータはスイッチング周
波数を 5 kHz から 500 kHz まで変化させている。また，表 5 に各変換器のパ
レートフロントカーブにおいて，パワー密度が最大になる点のスイッチング
97
周波数と効率とパワー密度を示す。2 レベルインバータのパレートフロント
カーブを基準とするとレベル数に比例してパレートフロントカーブの効率と
パワー密度の最大点が高くなっていることがわかる。
2 つの 3 レベルインバータにおいて，
2 レベルインバータのパレートフロン
トカーブと比較すると，
3 レベル DCLMP インバータは効率が，
3 レベル T-type
NPC インバータはパワー密度がそれぞれ高いことがわかる。これは，3 レベ
ル DCLMP インバータは，2 レベルインバータよりも低耐圧で低オン抵抗な
半導体素子を使用できることから，変換器の損失を低減効果が大きく高効率
化を達成できる反面，回路構成素子数が多いためパワー密度が低くなる。ま
た，3 レベル T-type NPC インバータは，一部のデバイスの選定条件が 2 レベ
ルインバータと同じになる反面，3 レベル DCLMP インバータよりも回路構
成素子数が少ないため，高パワー密度を達成できる。
さらに，5 レベル ANPC インバータは，2 レベル，3 レベルインバータより
も低耐圧の半導体素子を使用できるため高効率を達成している。また，部品
点数が低レベルのインバータよりも多くなっても，半導体素子 1 つ当たりの
損失も小さいため，ヒートシンクの体積が小さくでき，効率，パワー密度両
方のパラメータを向上できる。また，5 レベル ANPC インバータにおいてフ
ライングキャパシタの電圧リプルを大きく設定し，フィルムコンデンサを使
うことにより，表 2 の仕様ではフライングキャパシタに電解コンデンサを仕
様したときよりもパワー密度を最大 1.5 倍(スイッチング周波数が同じ場合)
向上できる。
それぞれの結果から，5 レベル ANPC 形インバータが最も高効率な変換器
を設計可能であることがわかった。
98
表 4.3 電力変換器の仕様
99
Loss [W]
Volume [dm3]
図 4.4 4 つの 5 レベルインバータの損失比較
図 4.5 4 つの 5 レベルインバータの体積比較
100
(a) 全体図
(b) 拡大図
図 4.6 4 つの 5 レベルインバータのパレートフロントカーブ
101
表 4.4 パレートフロントカーブの最大パワー密度点における性能比較
ANPC
inverter
SMC-A
inverter
SMC-B
inverter
SGC
inverter
Switching
frequency
100 kHz
100 kHz
100 kHz
100 kHz
Effieicency
98.91 %
98.74 %
98.83 %
98.69 %
Power density
13.94 kW/dm3
11.87 kW/dm3
12.93 kW/dm3
10.34 kW/dm3
102
4.5 結言
本章では，系統連系用として同じレベルトポロジーを設計し，効率とパワ
ー密度の観点から変換器性能を評価することを目的として，同レベルの異な
るマルチレベル変換器の性能を明らかにした。まず，提案法に基づいて 4 つ
の 5 レベルインバータを設計した。次に，4 つの 5 レベルインバータを試作
し，試作機を用いて実機検証を行い設計法の妥当性を確認した。最後に，PV
用系統連系インバータを設計し，パレートフロントカーブによる変換器性能
評価を行った。以下に，得られた結論を示す。
(1) 提案法に基づいて 4 つの 5 レベルインバータを設計，試作し各試作機
の基本動作を確認した。
(2) 試作機の効率をスイッチング周波数を変化させて測定したとき，提案
法で設計した効率と誤差 0.1%で一致し，設計法の妥当性を確認した。
(3) PV 用系統連系インバータを設計し，効率とパワー密度の観点からパ
レートフロントカーブを用いて評価を行い，5 レベル ANPC インバー
タが最も高効率，高パワー密度であることを確認した。
以上により，効率とパワー密度の観点から，5 レベルトポロジーの中で PV
用系統連系インバータに適した電力変換器は 5 レベル ANPC インバータであ
ることを明らかにした。
103
第5章 レ ベ ル 数 の 観 点 か ら の マ ル チ
レベル変換器の高効率条件の検討
5.1 緒言
3 章では，
2 レベルから 5 レベルまでのレベル数の異なる電力変換器の性能
評価を行い，レベル数に比例して効率とパワー密度が向上する結果が得られ
た。一方で，4 章では，レベル数を固定してマルチレベル変換器トポロジー
の性能評価を行い，トポロジーごとに高率とパワー密度が異なる結果が得ら
れた。しかしながら，これらの結果では，同じトポロジーでのレベル数に対
する評価を行っていないため，電力変換器の性能を向上させるためのマルチ
レベル電力変換技術の適応の条件やレベル数が明らかになっていない。特に
レベル数は用途や半導体素子の特性に依存するため，適切なレベル数を選択
することは重要である(72),(73)。
本章では，レベル数の観点から，その数式による損失計算式の一般化を行
い，その損失特性よりマルチレベル変換器の高効率化の条件を明らかにする
ことを目的とする。まず，2 つのマルチレベル変換器トポロジーの損失計算
式を一般化する。次に，実機検証を行い，試作機を用いて損失計算法の妥当
性を確認する。最後に，損失計算法と 2 つの半導体素子を用いて，マルチレ
ベル変換器トポロジーのレベル数に対する損失特性を検討，比較しマルチレ
ベル変換器の高効率化の条件を明らかにする。
104
5.2 マルチレベルトポロジー
図 5.1 に n レベル FC インバータを，図 5.2 に n レベル ANPC インバータ回
路図を示す。本章では，FC トポロジーと ANPC トポロジーについて，一般
化を行う。これらの回路トポロジーは 2.2 節にて述べたように，レベル数が
増加しても，スイッチ単体の動作は変化しないため，損失計算式の一般化が
容易であるためである。
5.3 一般化されたマルチレベル方式の損失計算法
5.3.1 フライングキャパシタトポロジー
本節では，n レベル FC 方式の半導体素子の損失計算法について説明する。
FC 方式のスイッチの動作は，
変調方式が同じであればレベル数に関係なく同
じとなる。従って，n レベル FC 方式の半導体素子 1 つのスイッチ側に発生す
る導通損失 PFC_con_Sw と FWD 側に発生する導通損失 PFC_con_FWD は 3.3.1 節の 2
レベルインバータと同じ考え方で導出でき(5.1)，(5.2)式で得られる
1 1

 1 1

2
+ a cos φ v0 I m .........................................(5.1)
PFC _ con _ sw =  +
a cos φ ron I m + 
 8 3π

 2π 8

1 1

 1 1

2
− a cos φ v 0 I m ................................(5.2)
PFC _ con _ FWD =  −
a cos φ  ron I m + 
 8 3π

 2π 8

次に，FC の全ての半導体素子は，同じスイッチング周波数で動作し，スイ
ッチングを行う期間や印加される電圧も同じである。そのため，スイッチン
グ損失 PFC_switch は(5.3)式，リカバリ損失 PFC_rec は(5.4)式で表される。
PFC _ sw =
Edc I m
1
(e + e ) f
(n −1)π Edcd I md on off c .........................................................................(5.3)
PFC _ rec =
Edc I m
1
e f
(n −1)π Edcd I md rr c ..................................................................................(5.4)
最後に，FC に発生する無負荷損失は，P2 Cell 回路においてそれぞれ相補
動作する素子が，出力電圧指令値 1 周期の期間，常にキャリア周波数でスイ
105
ッチングを行う。このとき，相補動作となる素子において，スイッチの印加
電圧は出力電圧指令値周期の半周期ごとにフライングキャパシタによって常
に片方のスイッチのオンオフするタイミングで変化する。従って，一方のス
イッチは印加電圧ゼロでオンするため無負荷損失は発生しない。すなわち，
無負荷損失は全てのスイッチにおいて出力電圧指令値の半周期の期間のみ発
生し，FC に発生する無負荷損失は(5.5)式となる。
2
PFC _ nl
1
1
 V  f
= C ds  dc  c =
C dsVdc f c ......................................................(5.5)
2
2
4(n − 1)
 n −1 2
従って，n レベルの FC 方式の半導体に発生する 1 相当たりの損失は(5.6)
式で表される。
PFC _ Loss _ semi = 2(n − 1)(PFC _ con _ Sw + PFC _ con _ FWD + PFC _ switch + PFC _ rec + PFC _ nl ) ........(5.6)
106
図 5.1 N レベル FC トポロジー
107
Cell 2
Cell 1
図 5.2 N レベル ANPC トポロジー
108
5.3.2 アクティブ中性点クランプトポロジー
本節では，N レベル ANPC 方式の半導体素子の損失計算法について説明す
る。図 5.3 において，ANPC 方式はレベル数に比例して Cell 1 では 2 つのス
イッチと 1 つのキャパシタが，Cell 2 ではスイッチの直列数が増加する。し
かしながら，n レベル ANPC 方式の Cell 1 と Cell 2 のスイッチの動作は，FC
方式と同様に変化しない。従って，3.3 節と同様の考え方に基づいて
Cell 1 の素子 1 つに発生するスイッチ側の導通損失 PANPC_con_sw_Cell1 は(5.7)式
で，FWD 側の損失 PANPC_con_FWD_Cell1 は(5.8)式で導出することができる。
PANPC _ con _ Cell1 _ sw =
1
2π
PANPC _ con _ Cell1 _ FWD =

 1


1
4
π
  sin 2φ − φ + a cosφ  ron I m 2 + 1 +  a − 1 cosφ v0 I m  ...(5.7)

 4
2
3



 2


1
2π
 1



1
4
π
π
 − sin 2φ + φ − a cos φ +  ron I m 2 + 1 + 1 − a  cos φ  v0 I m 
 4

2
3
2
2 

 


................................................................................................................................(5.8)
Cell 2 の導通損失について述べる。Sn ， Sn+2 のスイッチ側の導通損失
PANPC_con_sw_Cell2A は(5.9)式で，Sn，Sn+2 の FWD 側の導通損失 PANPC_con_FWD_Cell2A
は(5.10)式で導出することができる。
PANPC _ con _ Cell 2 _ swA =
a
2π

 1
2
1
1
2
 6 cos 2φ + 3 cos φ + 2 ron I m + (− sin φ + (π + φ ) cos φ ) 2 v0 I m 



................................................................................................................................(5.9)
PANPC _ con _ Cell 2 _ FWDA =
a
12π
4


φ 
2
8
sin
  ron I m + 3(− sin φ + φ cos φ )v0 I m  .................(5.10)

2


同様に，Sn+1，Sn+3 のスイッチ側の導通損失 PANPC_con_sw_Cell2B と FWD 側の導
通損失 PANPC_con_FWD_Cell2B は(5.11)，(5.12)式となる。
PANPC _ con _ Cell 2 _ swB =
1   π φ 1
2
1 
 1
2
  + − sin 2φ  + a cos 2φ + cos φ +   ron I m
2π   2 2 4
3
2 
 6


1
1
π

+ (cos φ + 1) − a cos φ − sin φ + φ cos φ   v 0 I m 
2
2
2



109
.... (5.11)
PANPC _ con _ Cell 2 _ FWDB =
1   φ 1
2
1 

1
2
  − sin 2φ  + a  cos 2φ − cos φ +   ron I m
2π   2 4
3
2 

6

1


+  − 1 + cos φ − a (sin φ − φ cos φ ) v 0 I m 
2



.........(5.12)
Cell1 のスイッチング損失 PANPC_switch_Cell1 と FWD のリカバリ損失 PANPC_rec_Cell1
は(5.13)，(5.14)式で導出することができる。
PANPC_ switching_ Cell1 =
P5 A _ rec _ Cell1 =
Edc I m
1
(e + e ) f
(n −1)π Edcd I md on off c ..........................................................(5.13)
Edc I m
1
e f
(n − 1)π Edcd I md rr c .........................................................................(5.14)
Cell2 のスイッチング損失は，Cell2 のスイッチが出力周波数でスイッチング
を行うため，キャリア周波数と同じ周波数でスイッチングする Cell1 のスイ
ッチング損失と比較して，Cell2 のスイッチング損失は十分小さく無視でき
る。
次に，ANPC 方式の Cell1 に発生する無負荷損失は，FC 方式と同様に(5.6)
式で得ることができる。また，Cell2 に発生する無負荷損失はスイッチング損
失と同様に十分小さく無視できる。
従って，n レベルの ANPC 方式の半導体に発生する 1 相当たりの損失は
(5.15)式で表される。
 (n − 3) 
PANPC _ Loss _ semi = 2
+ 1(PANPC _ con _ sw _ Cell1 + PANPC _ con _ FWD _ Cell1

 2
+ PANPC _ switch _ Cell1 + PANPC _ rec _ Cell1 + PANPC _ nl _ Cell1 )
 (n − 1)
(PANPC _ con _ sw _ Cell 2 A + PANPC _ con _ FWD _ Cell 2 A
+ 2
 2 
+ PANPC _ con _ sw _ Cell 2 B + PANPC _ con _ FWD _ Cell 2 B )
....................(5.15)
5.3.3 実験検証
5.3.1 節及び 5.3.2 節にて求めた損失計算式の妥当性を検証するため，単相
110
ハーフブリッジ 3.3kW3 レベル FC インバータ，単相ハーフブリッジ 3.3kW 5
レベル FC インバータを試作し，実機の損失及び効率測定結果と計算結果を
比較する。表 5.1 と表 5.2 に実験条件とデバイスパラメータを示す。
図 5.3 に 3 レベル FC インバータの動作波形を，図 5.4 に 5 レベル ANPC イ
ンバータを示す。それぞれの動作波形において出力電流は出力電流ひずみな
しの正弦波が，出力電圧では FC 方式は 3 レベルの階段状の波形が，ANPC
方式では 5 レベルの階段状の波形が出力されており，2 つのマルチレベルイ
ンバータの動作を確認した。
図 5.5 に，無負荷時の 3 レベル FC インバータと 5 レベル ANPC インバー
タの損失と表 5.1，5.2 のパラメータに基づいて損失を計算した損失を比較し
た結果を示す。ここで，スイッチング素子の寄生容量は 10 個の試料を用いて
LCR メータ(5 V，10 kHz)で測定しその平均値とした。2 つの回路方式共に，
誤差 2.2%以下で測定値と計算値が一致しており，無負荷損失の計算法の妥当
性を確認した。
図 5.6 に 3.3kW 動作時の 3 レベル FC インバータと 5 レベル ANPC インバ
ータの損失と表 5.1，5.2 のパラメータに基づいて損失を計算した損失を比較
した結果を示す。それぞれの損失比較結果より，FC 方式は誤差 0.5%で ANPC
方式は 5.7%で一致しており，数式による損失計算法の妥当性を確認した。な
お，2 つのマルチレベル方式の損失には，フライングキャパシタの ESR や直
流平滑キャパシタの ESR に発生する損失，試作機の配線抵抗によって発生す
る損失が含まれる。このとき，フライングキャパシタの ESR は 21.0mΩ，直
流平滑キャパシタの ESR は 19.8mΩ，FC 方式の配線抵抗は 13.5mΩ，ANPC
方式の配線抵抗は 13.5mΩとして計算を行った。
以上から，本節で述べた損失計算法が有効であることが言える。
111
表 5.1 電力変換器の仕様と選定素子
表 5.2 デバイスパラメータ
(a) IRFP4668pBF
(b) IXFB170N30P
112
図 5.3 3 レベル FC インバータの動作波形
図 5.4 5 レベル ANPC インバータの動作波形
113
図 5.5 マルチレベル変換器トポロジーの無負荷損失の比較
図 5.6 マルチレベル変換器トポロジーの損失比較
114
5.4 レベル数の観点からの損失評価
本節では，一般化された 2 つのマルチレベル変換器トポロジーの損失計算
法を用いて，レベル数の観点から変換器に発生する損失を検討，比較する。
ここで，
電力変換器に発生する損失は，
半導体素子に発生する損失のみとし，
さらに，MOSFET と IGBT の 2 つの半導体素子を用いて議論を行う。なお，
半導体損失の中で，無負荷損失はデバイスのスイッチング周波数や印加電圧
によって変化するため，本節では導通損失とスイッチング損失のみで検討を
行う。また，MOSFET の場合はレベル数を 2 レベルから 11 レベル，IGBT の
場合はレベル数を 2 レベルから 5 レベルとする。
5.4.1 MOSFET
図 5.7 に MOSFET の素子耐圧とオン抵抗のスキャッタープロット図を示す。
ここで，図中の MOSFET は Infeneon，IR，IXYS，Renesas，東芝の 5 つのメ
ーカから選定した。また，選定条件は定格電圧が 60V から 300V，定格電流
容量が 50A から 100A である。図 5.6 において，MOSFET のオン抵抗は素子
耐圧に比例すると仮定し図中の近似線(黒線)に基づいて損失を計算する。さ
らに，レベル数は 3 レベルから 11 レベルとして，FC インバータと ANPC イ
ンバータに発生する損失を計算する。ここで，ANPC インバータは 2 つの場
合に分けて検討を行う。
図 5.8 に，Cell 2 に高耐圧素子を使用した場合の n レベル ANPC インバー
タ回路図を示す。図 5.2 において，全ての半導体素子が同耐圧の場合，レベ
ル数に比例して増加する。しかしながら，Cell 2 は半導体素子の直列数が増
加するのみで，スイッチングするタイミングは同じであり，出力周波数と同
じ周波数でスイッチングを行うことができるため，1 個の高耐圧素子に置き
換えることができる。そのため，ANPC インバータは Cell 2 に同耐圧の素子
を複数用いた場合と高耐圧素子を用いた場合について検討を行う。ここで，
ANPC インバータは 2 つの場合に分けて検討を行うため，以降では Cell 2 に
高耐圧素子を用いた場合を ANPC 方式 1，Cell 2 に同耐圧の素子を複数用い
115
た場合を ANPC 方式 2 とする。
表 5.3 に電力変換器の仕様を示す。本節の検討では 10kW PV インバータを
アプリケーションとして，表 5.3 の仕様と損失計算法から 3 レベルから 11 レ
ベルのインバータの損失を計算する。
図 5.9 にマルチレベル変換器トポロジーのレベル数に対する損失特性を示
す。まず，図 5.9 (a)では，全てのマルチレベル変換器トポロジーの損失はレ
ベル数に対して減少していることがわかる。また，ANPC 方式 2 と FC 方式
の導通損失は，レベル数に関係なく同じであることがわかる。一方で，ANPC
方式 1 の損失は，レベル数に対して減少しているが，他の方式と比較して損
失は大きいことがわかる。次に，図 5.9 (b)では，ANPC 方式は，Cell 2 の半導
体素子の使用条件に関わらずスイッチング損失は同じであることがわかる。
また，FC 方式のスイッチング損失はレベル数に関係なく ANPC 方式の 2 倍
になっていることがわかる。これは，レベル数を n(n≧5)とすると，ANPC 方
式の Cell1 の FC 方式のレベル数は n-2 レベルになる。そのため，ANPC 方式
と FC 方式のレベル数が同じ場合，ANPC 方式において PWM 駆動する半導
体素子の数は，常に FC 方式の半分であり，レベル数に関係なく ANPC 方式
の方が FC 方式よりも損失が小さくなるためである。最後に，図 5.9 (c)では
全てのマルチレベル変換器トポロジーの総合損失はレベル数に対して減少し
ていることがわかる。
表 5.4 にレベル数に対する各マルチレベル変換器トポロジーの 1 スイッチ
ングパターン当たりの直列スイッチ数とその総合オン電圧を示す。表 5.4 と
図 5.9 から，マルチレベル変換器トポロジーの高効率化の条件について考察
する。表 5.4 より，1 スイッチングパターン当たりのマルチレベル変換器の直
列スイッチ数は，2 レベルインバータを基準にして(n-1)倍となる。故に，同
じパラメータの半導体素子を使用した場合，1 スイッチングパターン当たり
のマルチレベル変換器の損失は，(n-1)von 倍である。従って，マルチレベル変
換器の高効率化の条件は，1 スイッチングパターン当たりのマルチレベル変
換器のオン電圧の合計値が 2 レベルインバータよりも小さくなればよいため，
116
(5.14)式となる。
Von _ nl <
1
V
(n − 1) on _ 2l .............................................................................................(5.14)
ここで，Von_nl は n レベルインバータのオン電圧の合計値，Von_2l は 2 レベルイ
ンバータのオン電圧の合計値である。一例として，(5.14)式に基づいてインバ
ータの出力電圧レベル数を 3 から 5 にする場合について検討する。5 レベル
インバータのオン電圧が(5.14)式を満たした場合，インバータの損失は低減さ
れるため，レベル数の高レベル化は有効である。一方で，(5.14)式を満たせな
い場合，インバータの損失は増加するため，レベル数を上げることはレベル
数の高レベル化は有効ではない。しかしながら，この場合はレベル数を 3 レ
ベルとして同耐圧で低オン電圧の半導体素子を使用することで，3 レベルイ
ンバータの損失を低減することができる。また，図 5.8 において，ANPC 方
式 1 の損失が，ANPC 方式 2 や FC 方式の損失と比較して大きくなるのは，1
スイッチングパターン当たりのオン電圧の合計値が大きいためである。
117
図 5.7 Cell 2 に高耐圧素子を用いた場合の n レベル ANPC インバータ
表 5.3 電力変換器の仕様
118
0.09
On-resistance [ ]
0.08
0.07
Selection critea
Breakdown voltage : 60V-300V
Continuous drain current: 50A-100A
Device product : Infeneon, IR, IXYS,
Renesas TOSHIBA
0.06
0.05
0.04
0.03
0.02
0.01
0
0
50
100
150
200
250
300
Breakdown voltage of device [V]
350
Conduction loss [p.u.]
図 5.8 素子耐圧とオン抵抗に関するスキャッタープロット図
(a) 導通損失
図 5.9 レベル数に対する損失特性
119
Semiconductor loss [p.u.]
(b)スイッチング損失
(a)総合損失
図 5.9 レベル数に対する損失特性
図 5.9(a)の 1 p.u.は 2 レベルインバータの導通損失で規格化した値である。一
方で，図 5.9(b)の 1 p.u.は 2 レベルインバータのスイッチング損失で規格化し
た値である。最後に，図 5.9(c)の 1 p.u.は 2 レベルインバータの総合損失で規
格化した値である。
120
表 5.4 1 スイッチングパターン当たりのスイッチの直列数
121
5.4.2 IGBT
図 5.10 に IGBT の素子耐圧とオン抵抗のスキャッタープロット図を示す。
ここで，図中の MOSFET は ABB，Infeneon，IR，MITSUBISHI，Renesas，富
士電機の 6 つのメーカから選定した。また，選定条件は定格電圧が 600V か
ら 1700V，定格電流容量が 550A から 1800A である。図 5.10 を用いて 5.4.3
と同様に IGBT のオン電圧は素子耐圧に比例すると仮定し図中の近似線(黒
線)に基づいて損失を計算する。本節では，レベル数を 2 レベルから 5 レベル
とする。さらに，IGBT の場合は，FC 方式と ANPC 方式だけでなく，2 レベ
ルインバータと DCLMP 方式を追加して検討する。ここで，DCLMP 方式に
発生する損失は，シミュレーションを用いて計算して議論を行う。
表 5.5 に電力変換器の仕様を示す。本節の検討では 250kW PV インバータ
をアプリケーションとして，表 5.5 の仕様と損失計算法から 2 レベルから 5
レベルのインバータの損失を計算する。
図 5.11 にマルチレベル変換器トポロジーのレベル数に対する損失特性を示
す。まず，図 5.11 (a)では，全てのマルチレベル変換器トポロジーの損失はレ
ベル数に対して増加しており，2 レベルインバータの導通損失が最も小さい
ことがわかる。次に，図 5.11 (b)では，導通損失と異なり，全てのマルチレベ
ル変換器トポロジーの損失はレベル数に対して減少していることがわかる。
最後に，図 5.10 (c)より IGBT の場合は，2 レベルインバータの損失が最も小
さく，マルチレベル変換器の場合は損失が増加することがわかる。IGBT の
場合は，MOSFET の場合と比較してレベル数に対して損失が増加している。
れは，(5.14)式の条件を満たしていないためである。図 5.10 では，IGBT のオ
ン電圧は素子耐圧に比例しているが，マルチレベル変換器トポロジーの 1 ス
イッチングパターン当たりのオン電圧が，2 レベルインバータのオン電圧よ
りも大きくなっているため，レベル数に比例して損失が増加する。従って，
レベル数の観点から，IGBT を用いた電力変換器のマルチレベル化は有用で
122
ないと判断できる。しかしながら，マルチレベル変換器の特徴として，フィ
ルタ体積の小型化や高調波成分を抑制できるため，電力変換器の小型化や低
高調波の観点からは有用であると判断できる。
123
Selection critea
Breakdown voltage : 600V-1800V
Continuous drain current: 550A-1800A
Device product : ABB, Fuji electric.
Infeneon, IR, MITSUBISHI, Renesas
6
On-voltage [V]
5
4
3
2
1
0
0
500
1000
1500
Breakdown Volltage of device [V]
2000
図 5.10 素子耐圧とオン電圧に関するスキャッタープロット図
表 5.5 電力変換器の仕様
124
Switching loss [p.u.]
(a) 導通損失
(b) スイッチング損失
図 5.11 レベル数に対する損失特性
125
(c)総合損失
図 5.11 レベル数に対する損失特性
図5.11(a)の1 p.u.は2レベルインバータの導通損失で規格化した値である。一
方で，図5.11(b)の1 p.u.は2レベルインバータのスイッチング損失で規格化し
た値である。最後に，図5.11(c)の1 p.u.は2レベルインバータの総合損失で規
格化した値である。
126
5.5 結言
本章では，レベル数の観点から，その数式による損失計算式の一般化を行
い，その損失特性よりマルチレベル変換器の高効率化の条件を明らかにする
ことを目的として検討を行った。まず，2 つのマルチレベル変換器トポロジ
ーの損失計算式を一般化した。次に，実機検証を行い，試作機を用いて損失
計算法の妥当性を確認した。最後に，損失計算法と 2 つの半導体素子を用い
て，マルチレベル変換器トポロジーのレベル数に対する損失特性を検討，比
較しマルチレベル変換器の高効率化の条件を明らかにした。
以下に，得られた結論を示す。
(1) 2 つのマルチレベル変換器トポロジーの損失計算式を一般化し，実機
実験によって，その妥当性を確認した。
(2) マルチレベル変換器トポロジーの損失計算法から，マルチレベル変換
器の高効率化の条件を明確にし，MOSFET を用いた電力変換器は効率
の観点から高レベル化が有効であることを確認した。
(3) IGBT を用いた電力変換器は効率の観点から高レベル化が有効でない
ことを確認した。
以上により，レベル数の観点から，マルチレベル変換器トポロジーの損失
について検討を行い，マルチレベル電力変換技術の高効率化の条件を明らか
にした。
127
第6章 結論
6.1 本研究の成果
本研究では，高パワー密度を実現するマルチレベル変換器トポロジーの多
角的評価法を確立することを目的として，数式によるマルチレベル変換器ト
ポロジーのパラメータ設計法を提案した。マルチレベル変換器トポロジーの
設計式を導出し，実機実験にてその有用性を確認した。そして，パワー密度
と効率を評価関数として，設計法を用いてレベル数の異なる場合とレベル数
を同じにした場合のマルチレベル変換器トポロジーの比較を行った。
さらに，
損失設計式から 2 つの半導体素子を用いてレベル数を変化させたときの半導
体損失を導出し，マルチレベル変換器トポロジーが高効率となる条件につい
て明らかにした。
本章では，数式によるマルチレベル変換器トポロジーのパラメータ設計法
について本研究で得られた成果をまとめ，本研究の結論とする。
第 1 章では，パワーエレクトロニクスの重要性について述べ，省エネルギ
ー化の観点からマルチレベル変換器を用いた電力変換器の更なる高性能化の
重要性を示した。また，従来手法の特徴と問題点に対し，パワー密度を実現
するマルチレベル変換器トポロジーの多角的評価法を述べ，研究目的と本研
究の概要を明らかにした。
第 2 章では，これまで提案されているマルチレベル変換器の技術動向につ
いて紹介・分類し，各回路方式の利点を示した。さらに，電力変換器の回路
部品の設計や電力変換器の高性能化などのシステムインテグレーション技術
128
の技術動向について示した。これらを元に，本論文の位置づけを明らかにし
た。以下に，第 2 章で得られた結論を示す。
(1) 電力変換器の更なる高効率を達成するためには，既存の部品からのボ
トムアップ設計ではなく，システムインテグレーションの考え方に基
づいて仕様からのトップダウン設計が重要である。
(2) 従来の設計手法は，1 つのトポロジーに限定して評価関数ごとに検討
する必要がある。また，対象のトポロジーの高性能化は可能であるが，
そのトポロジーが仕様に対して最適であるか判断が難しい。
(3) 数式を用いた電力変換器の多角的評価法を提案する。提案法では数式
から複数のトポロジーのパラメータの同時設計が可能であり，仕様に
対する評価関数の高いトポロジーを判断することができる。
以下の第 3 章，第 4 章，第 5 章では，第 2 章にて導出した設計式を用いて，
マルチレベル変換器トポロジーのパラメータの評価・比較を行い，その詳細
について述べている。
第 3 章では，効率とパワー密度の観点からマルチレベルトポロジーの特徴
を評価することを目的として，レベル数の異なるマルチレベル変換器の性能
を明らかにした。以下に，得られた結論を示す。
(1) 提案法に基づいて 4 つのマルチレベルインバータを設計し，その 1 つ
の 5 レベル ANPC インバータを試作し基本動作を確認した。
(2) 試作機を用いて提案法で設計した損失計算値が誤差 5.5%で測定値と
一致し設計法の妥当性を確認した。
(3) PV 用系統連系インバータを設計し，効率と体積ついて評価を行い，
レベル数を 2 レベルから 5 レベルにすることで，損失を 1/2 に，体積
を 2/3 に低減できることを確認した。
(3) 効率とパワー密度の観点からパレートフロントカーブを用いて評価
を行い 5 レベル ANPC インバータが最も高効率，高パワー密度である
ことを確認した。
129
以上により，効率とパワー密度の観点から，5 レベル ANPC インバータが
仕様に対して効率やパワー密度が最も高いことを明らかにした。
第 4 章では，系統連系用として同レベルのトポロジーを設計し，効率とパ
ワー密度の観点から変換器性能を評価することを目的として，マルチレベル
変換器の性能を明らかにした。以下に，得られた結論を示す。
(1) 提案法に基づいて 4 つの 5 レベルインバータを設計，試作し各試作機
の基本動作を確認した。
(2) 試作機の効率をスイッチング周波数を変化させて測定したとき，提案
法で設計した効率と誤差 0.1%で一致し，設計法の妥当性を確認した。
(3) PV 用系統連系インバータを設計し，効率とパワー密度の観点からパ
レートフロントカーブを用いて評価を行い，5 レベル ANPC インバー
タが最も高効率，高パワー密度であることを確認した。
以上により，効率とパワー密度の観点から，5 レベルトポロジーの中で PV
用系統連系インバータに適した電力変換器は 5 レベル ANPC インバータであ
ることを明らかにした。
第 5 章では，レベル数の観点から，その数式による損失計算式の一般化を
行い，その損失特性よりマルチレベル変換器の高効率化の条件を明らかにす
ることを目的として検討を行った。
以下に，得られた結論を示す。
(1) 2 つのマルチレベル変換器トポロジーの損失計算式を一般化し，実機
実験によって，その妥当性を確認した。
(2) マルチレベル変換器トポロジーの損失計算法から，マルチレベル変換
器の高効率化の条件を明確にし，MOSFET を用いた電力変換器は効率
の観点から高レベル化が有効であることを確認した。
(3) IGBT を用いた電力変換器は効率の観点から高レベル化が有効でない
ことを確認した。
130
以上により，レベル数の観点から，マルチレベル変換器トポロジーの損失
について検討を行い，マルチレベル電力変換技術の高効率化の条件を明らか
にした。
以上より，数式によるパラメータ設計法とパレートフロントカーブによっ
てマルチレベル変換器トポロジーの多角的評価法を実現し，その有用性を実
証した。
6.2 今後の課題
本研究では，高パワー密度を実現するマルチレベル変換器トポロジーの多
角的評価法を確立することを目的として，数式によるマルチレベル変換器ト
ポロジーのパラメータ設計法を提案した。本節では今後の課題について述べ
る。
(1) 評価関数の追加
本研究では，電力変換器の評価関数としてパワー密度と効率に着目して設
計法を導出した。しかしながら，2 つのパラメータ以外にも，熱やコスト，
重量，ノイズなど様々な評価関数が挙げられる。これらについても同時に評
価できれば，より多角的な評価ができる。
(2) 体積とパワー密度に対する課題
本研究では，
電力変換器の体積を部品体積の総和と仮定して検討を行った。
しかしながら，実際の体積は，基板上の配線パターンや回路部品からの熱，
絶縁距離を考慮しているため，実際の体積は計算値よりも大きくなる。一方
で，電力変換器の仕様と部品パラメータから，部品に印加される電圧や温度
上昇値は推定可能である。従って，これらを踏まえた補正係数を導入するこ
とでより正確な変換器全体の体積やパワー密度が可能となる。
131
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国大会，Vol. 4, no. S15-5, pp. 18-21，(2010)
「GaN パワーデバイスの最新技術動向」
，平成 22 年電気学会全国大会，Vol.
(57) 池田成明：
4, no. S15-7, pp. 26-29，(2010)
(58) ローム株式会社 (ROHM Co., Ltd.)：ホームページ http://www.rohm.co.jp/web/japan/
「SiC パワーデバイス・モジュール アプリケーシ
(59) ローム株式会社 (ROHM Co., Ltd.)：
ョンノート」
「GaN パワーデバイスを搭載したパワー
(60) 樋口雅人，成田哲深，川波靖彦，井手耕三：
コンディショナ」
，技報 安川電機，第 76 巻，第 4 号，pp.228-232，(2012)
「SiC パワーデバイスを用いたモータドライブシステム」
，
(61) 原英則，高塚悠史，相馬朗：
技報 安川電機，第 76 巻，第 4 号，pp.222-227，(2012)
(62) 児山裕史，中沢洋介，餅川宏，葛巻敦彦，田村祐治，渡邊祐治，高崎昌洋，岡田有功，
佐野憲一郎：
「SiC 適用 6.6kV トランスレス STATCOM の動作検証」
，平成 25 年電気学
会全国大会，Vol.4, no. 44, p.77, (2013)
「受動部品における技術動向」
，平成 21 年
(63) 長井真一郎，中澤知之，鈴木靖，植木浩一：
電気学会全国大会，Vol. 4, no. S20-6, pp. 19-22，(2009)
「高電力密度化・モデリ
(64) 三野和明，平川三昭，横山智紀，小島崇，小谷和也，木村誠：
ング・最適設計に関する技術動向」
，平成 23 年電気学会産業応用部門大会，no. 1-S13-2,
pp. 23-26，(2009)
(65) Y. Kashihara, J. Itoh: “A Consideration about Parameters Design of Efficiency and Volume of
Multilevel Converter for a PV System”, JIASC, No. 1-23 (2012) (in Japanese)
樫原有吾, 伊東淳一: 「PV 用マルチレベル変換器の効率と体積に注目したパラメータ
設計法に関する一考察」, 平成 24 年電気学会産業応用部門大会, No. 1-23 (2012)
(66) W. T. Mclyman: “Transformer and inductor design handbook”, Marcel Dekker Inc. (2004)
137
(67) Y. Kashihara, and J. Itoh, “The Performance of the Multilevel Converter Topologies for PV
Inverter”, International Conference on Integrated Power Electronics Systems (CIPS) 2012,
Nuremberg, Germany, (2012).
(68) ABB RESEARCH LTD. : P2009-525717A
(69) Y. Kashihara, J. Itoh : “The comparison of the efficiency and power density of the multilevel
converter topologies”, EDD-11-065 / SPC-11-157 (2011) (in Japanese)
樫原有吾, 伊東淳一: 「太陽光発電系統連系用インバータにおけるマルチレベル変換器
トポロジーの性能比較」, 電子デバイス/半導体電力変換合同研究会, EDD-11-065 /
SPC-11-157 (2011)
(70) L. Ma, T. Kerekes, R. Teodorescu, X. Jin, D. Floricau, M. Liserre：
「The High Efficiency
，
EPE 2009-Barcelona ，
Transformer-less PV Inverter Topologies Derived From NPC Topology」
pp.1-10 (2009)
(71) G. Gateau, T. A. Meynard, H. Foch : “Stacked multilcell converter (SMC): Properties and
design”, Power Electronics Specialists Conference 2001, IEEE 32nd Annual 17-21 June , pp.
1583-1588, (2001).
(72) M. Kamaga, Y. Sato, K. Sung, H. Ohashi : “An investigation of power device loss in multilevel
converters”, EDD-08-073 / SPC-08-160 (2008) (in Japanese)
釜我昌武, 佐藤之彦，成慶珉，大橋弘道: 「電力変換器超多レベル化における素子損失
の基礎検討」, 電子デバイス/半導体電力変換合同研究会, EDD-08-073 / SPC-08-160
(2008)
138
論文目録
本論文に関係する発表論文
学会誌における発表論文
(1) 樫原 有吾,
有吾 伊東淳一: 「5 レベルアクティブ NPC インバータのパラメー
タ設計」, 電気学会論文誌 D, Vol.131, No 6, pp. 1383-1392 (2011)
(2) 樫原 有吾,
有吾 伊東淳一: 「パレートフロントカーブを用いた PV 用マルチレ
ベルトポロジーの効率とパワー密度の性能比較」, 電気学会論文誌 D,
Vol.134, No 2, pp. 209-219 (2014)
(3) 樫原 有吾,
有吾 伊東淳一: 「3 レベルインバータの無負荷の損失の検討」, 電
気学会論文誌 D, Vol. 134, No. 9 (2014)に掲載予定
国際会議における口頭発表論文
(1) Y. Kashihara, J. Itoh: "Loss analysis of a Five-level Active NPC that uses a
phase-shift Control Method", 2010 Japan - Korea Joint Technical Workshop on
Power Semiconductor Conversion, pp. 79-82 (2010) – Busan, Korea, October
2010
(2) Y. Kashihara, J. Itoh: "Parameter design of a Five-Level Inverter for PV
systems", International Conference on Power Electronics (ICPE) 2011 - ECCE
Asia, pp. 1886-1893 (2011) – Jeju. Korea, June 2011
(3) Y. Kashihara, J. Itoh: "Design Optimization of a Five-level Active NPC
139
Inverter", EPE2011 – The 14the European Conference on Power Electronics and
Applications, (2011) – Birmingham, United Kingdom, August 2011
(4) Y. Kashihara, J. Itoh: "The performance of the multilevel converter topologies
for PV inverter", CIPS 2012 – 7th International Conference on Intefrated Power
Electronics Systems, pp. 67-72 (2012) – Nuremberg, Germany, March 2012
(5) Y. Kashihara, J. Itoh: " Performance Evaluation among Four types of Five-level
Topologies using Pareto Front Curves", IEEE Energy Conversion Congress and
Exposition (ECCE) 2013, pp. 1296-1303 (2013) – Denver , USA, September
2013
(6) Y. Kashihara, J. Itoh: " Power Losses of Multilevel Converters in Terms of the
Number of the Output Voltage levels ", The 2014 International Power Electronics
Conference (IPEC 2014), pp. 1943-1949 (2014) – Hiroshima, Japan, March 2014
国内会議における口頭発表論文
(1) 樫原 有吾，安達
健人，伊東 淳一:「低速素子を用いた 5 レベルインバー
有吾
タの一方式」
，
平成 20 年度電気関係学会北陸支部連合大会，
No. A-62 (2008)
– 富山，2008 年 9 月
(2) 樫原 有吾，伊東
淳一:「アクティブ中性点クランプ形マルチレベルイン
有吾
バータの損失に関する一考察」
，半導体電力変換研究会，SPC-10-025 (2010)
– 京都，2010 年 1 月
(3) 樫原 有吾，伊東
淳一：
「アクティブ中性点クランプ形マルチレベルイン
有吾
バータの損失分析と評価」半導体電力変換/産業電力電気応用/モータドラ
イブ合同研究会，SPC-10-094 / IEA-10-021 / MD-10-026 (2010) – 鹿児島，
2010 年 6 月
(4) 樫原 有吾，伊東
淳一：
「5 レベルアクティブ NPC インバータの最適設計
有吾
に関する検討」平成 22 年度半導体電力変換/モータドライブ/産業電力電
気応用合同研究会，SPC-10-124 / MD-10-035 / IEA-10-030 (2010) – 長野，
2010 年 11 月
140
(5) 樫原 有吾,
有吾 伊東 淳一: 「5 レベルアクティブ NPC インバータの PV シス
テムへの応用と従来の電力変換器との比較」, 平成 23 年電気学会産業応
用部門大会，No. 1-1 (2011) – 沖縄，2011 年 8 月【電気学会優秀論文発表
賞】
(6) 樫原 有吾,
有吾 伊東 淳一: 「太陽光発電系統連係用インバータにおけるマル
チレベル変換器トポロジーの性能比較」, 電子デバイス/半導体電力変換
合同研究会，EDD-11-065 / SPC-11-157 (2011) – 島根，2011 年 10 月
(7) 樫原 有吾,
有吾 伊東 淳一: 「3 相 5 レベル ANPC インバータの理論体積と実
験機の体積に対する一考察」, 平成 24 年電気学会全国大会, No. 4-040
(2012) – 広島，2012 年 3 月
(8) 樫原 有吾,
有吾 伊東 淳一: 「PV 用マルチレベル変換器の効率と体積に注目
したパラメータ設計法に関する一考察」, 平成 24 年電気学会産業応用部
門大会, No. 1-23 (2012) – 千葉，2012 年 8 月
(9) 樫原 有吾,
有吾 伊東 淳一, 森田 一徳, 宗島 正和, 小倉 和也: 「パレートフ
ロントカーブを用いた 5 レベルトポロジーの性能比較」, 電子デバイス半導体電力変換合同研究会, EDD-12-066/SPC-12-159 (2012) – 静岡，2012
年 10 月
(10)
樫原 有吾,
有吾 伊東 淳一: 「3 レベルマルチレベル方式の半導体素子に発
生する損失に対する一考察」, 平成 25 年電気学会全国大会, No. 4-041, pp.
(2013) – 愛知，2013 年 3 月
(11)
樫原 有吾,
有吾 伊東 淳一: 「フライングキャパシタ形トポロジーに着目
したマルチレベルコンバータの損失解析とその高効率設計」, 平成 25 年
電気学会産業応用部門大会, No. 1-62 (2013) – 山口，2013 年 8 月
(12)
樫原 有吾,
有吾 伊東淳一: 「一般化されたマルチレベル方式を用いたマル
チレベルトポロジーに発生する損失の一般化に関する一考察」, 電子デバ
イス/半導体電力変換合同研究会，No. EDD-13-067/SPC-13-129 (2013) – 大
阪，2013 年 10 月
141
謝辞
本研究を進めるにあたり，直接ご指導を賜りました長岡技術科学大学 伊東淳一准教授
に心から感謝し熱く御礼申し上げます。また，学外より学位審査に携わっていただいた東
京工業大学 藤田英明准教授，日頃より有益なご意見，御助言を賜りました長岡技術科学
大学 近藤正示教授，大石潔教授，宮崎敏昌准教授，斎藤和夫助教，芳賀仁助教，横倉勇
希助教，高野三郎技術職員，押味洸技術職員，静岡大学 野口敏彦教授，慶応義塾大学 桂
誠一郎准教授，香川高等専門学校 漆原史朗准教授，苫小牧工業高等専門学校 佐沢政樹
助教にも心より感謝し厚く御礼申し上げます。
学位取得が延期になったにもかかわらず，富士電機株式会社への入社及び学位取得への
ご配慮を頂きました富士電機株式会社 技術開発本部 製品技術研究所 笹川清明所長，
大熊康浩部長，松本康部長に心より感謝し厚く御礼申し上げます。
研究室配属から今日までの学生生活において昼夜を問わず苦楽を分かちあい，研究活動
において有益なご助言とご協力を頂いたパワー研学生及び卒業生諸氏に感謝いたします。
中でも，博士の先輩として多くのご指導とご相談に乗っていただきました加藤康司氏，春
名順之介氏，星野哲馬氏，Goh Teck Chiang 氏，大沼喜也氏，折川幸司氏，宮脇慧氏，同じ
マルチレベル電力変換器のテーマで何も分からなかった私に様々なご指導とご相談に乗っ
ていただきました安達健人氏，修士課程から博士課程の 5 年間を共に支え合った野下祐市
氏に心より御礼申し上げます。
最後に，7 年間の間大学で学ぶ機会を与えて頂き，学業に専念できるようご理解とご協
力を頂いた祖父母，両親，弟に心から感謝いたします。
142
143

テイラー展開 - mk

複素関数論演習問題解答

モールの応力円とひずみ円 電卓や計算器がなかった時代にはサイン

2017年 2月 25日（札幌） NSCAジャパン北海道地域ディレクターセミナー

Bv F ×= q Bv E F ×+ = q q

本文 - J

通訳・翻訳ボランティア登録票

テイラー展開 ex,cosx,sinxのテイラー展開 ! オイラーの公式の証明

36 （2）南北駅前広場整備 1）「森の駅」構想へのステップとして 南北駅前

(2) 空気抵抗がある場合の運動方程式は