1 (57)【特許請求の範囲】【請求項１】割り込み要因を示すデータから割り込みを検出した時、および再起動命令を入力した時、割り込み信号を発生しＣＰＵに対して送出する割り込み発生部 (200)と、該割り込み信号により、該割り込み要因を示すデータを格納するレジスタ部(300)と、該割り込みを通知された該ＣＰＵが出力する読み出し命令を入力して、該レジスタに格納した割り込み要因を示すデータを出力し、さらに該ＣＰＵが出力する読み出し 10 比較命令を入力することにより、その時点で該レジスタ部に格納されているデータとその時の割り込み要因を示すデータとを比較して、両者が不一致のときには該再起動命令を出力する状態比較部(130) とを有することを特徴とする割り込み検出回路。 2 【請求項２】前記状態比較部(130)は、該ＣＰＵが出力する読み出し命令を入力して、該レジスタに格納した割り込み要因を示すデータを出力するとともに、該読み出し命令により該レジスタ部に格納されているデータとその直後の割り込み要因を示すデータを比較して、両者が不一致のときには該再起動命令を出力することを特徴とする請求項１記載の割り込み検出回路。【発明の詳細な説明】【０００１】【産業上の利用分野】本発明は割り込み検出回路に関するものである。【０００２】【従来の技術】図10は従来例の割り込み検出回路のブロック図である。図11は従来例の動作を説明するためのフローチャートである。 (2) 3 【０００３】図10において、ステップ(1) 割り込み要因データが割り込み要因検出部１に入力され検出される。 (2) 割り込み要因検出部１からの結果により、割り込み発生部２で割り込み信号を発生する。【０００４】(3) 割り込み発生部２で割り込み信号の発生と同時に出力される書き込み命令により、入力された要因データをレジスタ部３に書き込む。 (4) 書き込まれたデータは次の割り込みによる書き込み命令が入力されるまで保持される。【０００５】(5) 上記割り込み信号はＣＰＵ（図示しない）に通知されると、ＣＰＵ（図示しない）はこれを認識して処理を一時停止し、レジスタ部３のデータの読み出し命令を出力する。【０００６】(6) 該読み出し命令は読み出し制御部４に入力される。 (7) 読み出し制御部４は読み出し命令により必要なタイミングでステップ(3)の時点の要因データを読み出しシステムに対して出力する。【０００７】(8) 読み出し制御部４はＣＰＵ（図示しない）による読み出し命令の終了と同時に割り込みの解除命令を割り込み要因検出部１に出力して、割り込みを解除する。これによりレジスタ部３は新たな要因データの書き込みが可能となり、次の要因データの入力待ち状態となる。【０００８】したがってステップ(1)で発生した要因データの変化をステップ(7)で認識するため、例えばステップ(5)の期間中に再び要因データの変化が起こっても本方式ではこのことをＣＰＵ（図示しない）に通知することができない。【０００９】尚、上記動作を図11にフローチャートで示す。【００１０】【発明が解決しようとする課題】上述したように従来は、割り込みが発生した時点とＣＰＵがそれを認識後読み出しを行う時点との間に若干の時間差が生じてしまうために、読み出し時に既に割り込み要因が変化してしまっていることがあっても、これを認識することができない場合が生じるという問題点があった。【００１１】したがって本発明は、ＣＰＵが割り込み要因の変化を確実に知ることができる割り込み検出回路を提供することを目的とする。【００１２】【課題を解決するための手段】上記問題点は図１に示す回路の構成によって解決される。図１において、（請求項１）割り込み要因を示すデータから割り込みを検出した時、および再起動命令を入力した時、割り込み信号を発生しＣＰＵに対して送出する割り込み発生部 200 と、該割り込み信号により、該割り込み要因を示すデータを格納するレジスタ部300 と、該割り込みを通知された該ＣＰＵが出力する読み出し命令を入力して、該 10 20 30 40 50 特許２９７９９１８ 4 レジスタに格納した割り込み要因を示すデータを出力し、さらに該ＣＰＵが出力する読み出し比較命令を入力することにより、その時点で該レジスタ部に格納されているデータとその時の割り込み要因を示すデータとを比較して、両者が不一致のときには該再起動命令を出力する状態比較部130とで構成する。【００１３】（請求項２）前記請求項１に記載の割り込み検出回路において、状態比較部130 を、該ＣＰＵが出力する読み出し命令を入力して、該レジスタに格納した割り込み要因を示すデータを出力するとともに、該読み出し命令により該レジスタ部に格納されているデータとその直後の割り込み要因を示すデータを比較して、両者が不一致のときには該再起動命令を出力する状態比較部で置き換える。【００１４】【作用】図１において、状態比較部130で、ＣＰＵからの読み出し命令を入力後、レジスタ部に格納されているデータとその時の割り込み要因を示すデータとを比較して、両者が不一致のときには再起動命令を出力して、割り込み発生部200からＣＰＵに対して新たに割り込み信号を発生する構成とすることにより、最初の割り込み信号を発生後読み出し命令を入力するまでの間に割り込み要因を示すデータが変化した場合にも、ＣＰＵで該割り込み要因の変化を確実に知ることができる。【００１５】【実施例】図２は本発明の第１の実施例の割り込み検出回路の構成図である。図３は第１の実施例の動作を説明するためのタイムチャートである。【００１６】図４は第１の実施例の動作を説明するためのフローチャートである。図５は本発明の第２の実施例の割り込み検出回路の構成図である。図６は第２の実施例の動作を説明するためのタイムチャートである。【００１７】図７は第２の実施例の動作を説明するためのフローチャートである。図８は本発明の第３の実施例の割り込み検出回路の構成図である。図９は第３の実施例の動作を説明するためのタイムチャートである。【００１８】まず本発明の第１の実施例について図２∼ 図４を用いて説明する。尚、図２における各回路の入出力信号を表す符号ａ∼ｊは図３における符号ａ∼ｊに対応するものとする。【００１９】図２において、ステップ(1) 割り込み要因データａとして"1" 又は"0" （今の場合"1")が入力した時（図３のタイミングｔ1 )、該データは割り込み要因検出部１を構成するフリップフロップ回路（以下ＦＦと称する）５、及びインバータ７を介してＦＦ６の各クロック端子（ＣＫ）に加えられ、Ｄ端子に入力されている" 1"(＋５Ｖ）を各Ｑ端子からｂ１又はｂ２として出力する（図３のタイミングｔ2 )。【００２０】(2) ｂ１は割り込み発生部２を構成するＯＲ回路８およびＯＲ回路９を介して割り込み信号ｃを出 (3) 5 力する（図３のタイミングｔ3 )。 (3) 該割り込み信号ｃがレジスタ部３を構成するＦＦ11 のＣＫ端子に加えられ、Ｄ端子に加えられている割り込み要因データ"1" がＱ端子から出力される（図３のタイミングｔ4 )。【００２１】(4) レジスタ部３のＦＦ11では、読み出し時までこれを保持する（図３のタイミングｔ4 )。 (5) 上記割り込み信号がＣＰＵ（図示しない）に通知されると、ＣＰＵ（図示しない）はこれを認識してＣＰＵ（図示しない）の処理を停止し、読み出し命令ｅを出力する（図３のタイミングｔ6 )。【００２２】(6) 該読み出し命令ｅが読み出し制御部４に入力される。 (7) 読み出し制御部４では、読み出し命令ｅによりゲート12をオンして前記レジスタ部３のＦＦ11に保持される割り込み要因データｄをｇとしてシステムに対して出力する。（図３のタイミングｔ7 ) (8) 同時に該読み出し命令ｅがリセット信号ｆとして、割り込み検出部１のＦＦ５とＦＦ６、及び割り込み発生部２のＦＦ10をリセットする。この結果、ＦＦ５とＦＦ６の出力ｂ１、ｂ２は"0" に戻り、割り込み出力ｃは解除される（図３のタイミングｔ7 )。【００２３】(9)ＣＰＵ（図示しない）からの読み出し比較命令ｈを状態比較部13のNAND回路15に加える。状態比較部13では、排他的論理和回路（以下EX-OR 回路と称する）14でレジスタ部３のＦＦ11の出力ｄと現時点の割り込み要因データａとを比較し、割り込み要因データの変化の有無を調べる。両者が一致しているときは"0"を出力して、次の割り込み要因データの入力待ちとなる。【００２４】(10)両者が不一致の時はEX-OR 回路14から"1" を出力する。例えば図３のタイミングｔ5 で割り込み要因データａが"1" から"0" に変化した場合、EX-O R 回路14は"1" を出力し、上述した読み出し比較命令ｈによりNAND回路15から割り込み発生部２に対して割り込み発生命令パルス（負パルス）ｉを出力する（図３のタイミングｔ10 ）。【００２５】（11) 割り込み発生部２では、割り込み発生命令パルスｉがＦＦ10のＣＫ端子に加えられ、その立ち上がり部分のタイミング（図４のｔ11 ）でＱ端子から"1"（図３のｊ）を出力し、ＯＲ回路９を介して割り込み信号ｃとして出力してＣＰＵ（図示しない）に通知する（図３のタイミングｔ11 、ｔ12 ）。【００２６】(12)、(13)上記割り込み信号ｃはレジスタ部３のＦＦ11に加えられ、Ｑ端子から新たな割り込み要因データ"0" が出力され保持される（図３のタイミングｔ13 ）。【００２７】以後前述したステップ(5) 以降と同様の動作を行う。最終的に状態比較が一致するまでこの動作は繰り返される。尚、上述した動作を図４にフローチャートで示す。 10 20 30 40 50 特許２９７９９１８ 6 【００２８】次に本発明の第２の実施例について図５∼ 図７を用いて説明する。図７に示すフローチャートのステップ(1) ∼(8) は前述した第１の実施例の図４(1) ∼ (8)と同様のため、その説明を省略する。本第２の実施例では、ステップ(9) で、ＣＰＵ（図示しない）からの読み出し命令ｅにより、読み出し制御部４でインバータ 16を介して符号を反転した読み出し比較命令ｈを状態比較部13に出力する（図６のタイミングｔ6 ）。状態比較部13では、EX-OR 回路14でレジスタ部３のＦＦ11の出力ｄと現時点の割り込み要因データａとを比較し、割り込み要因データの変化の有無を調べる。両者が一致しているときは"0" を出力して、次の割り込み要因データの入力待ちとなる。【００２９】(10)両者が不一致の時はEX-OR 回路14から"1" を出力する。例えば図６のタイミングｔ5 で割り込み要因データａが"1" から"0" に変化した場合、EX-O R 回路14は"1" を出力し、上述した読み出し比較命令ｈによりNAND回路15から割り込み発生部２に対して割り込み発生命令パルス（負パルス）ｉを出力する（図６のタイミングｔ7 )。【００３０】（11) 割り込み発生部２では、割り込み発生命令パルスｉがＦＦ10のＣＫ端子に加えられ、その立ち上がり部分のタイミング（図６のｔ9 )でＱ端子から" 1" （図６のｊ）を出力し、ＯＲ回路９を介して割り込み信号ｃとして出力してＣＰＵ（図示しない）に通知する（図６のタイミングｔ9 、ｔ10 ）。【００３１】(12)、(13)上記割り込み信号ｃはレジスタ部３のＦＦ11に加えられ、Ｑ端子から新たな割り込み要因データ"0" が出力され保持される（図６のタイミングｔ11 ）。【００３２】以後前述したステップ(5) 以降と同様の動作を行い、最終的に状態比較が一致するまでこの動作は繰り返される。尚、上述した動作を図７にフローチャートで示す。【００３３】上述した第２の実施例においては、通常は正常に動作するが、使用するＦＦのデバイス（例えばＴＴＬかCMOS Dなど）によっては動作が正常でなくなってしまう。即ち、図５において、読み出し命令ｅがリセット信号ｆとして、割り込み検出部１のＦＦ５とＦＦ６、及び割り込み発生部２のＦＦ10をリセットするが、この際、図６に示すｆの斜線部の"L" の区間でリセットされる。【００３４】一方、読み出し比較命令ｈからインバータ 16およびNAND回路15による遅延で割り込み発生命令パルスｉが作られる。負パルスｉの立ち上がり部分によりＦＦ10が動作するため、リセット解除後ｔ9 −ｔ8 の時間（＝インバータ16およびNAND回路15による遅延時間）しか余裕がない。この結果、ＦＦ10の動作が不安定になることもある。【００３５】これを解決してどんなデバイスを使用して (4) 特許２９７９９１８ 7 8 も確実に動作を保障するために、本発明の第３の実施例＊【図面の簡単な説明】を提案する。本第３の実施例の各回路動作は前述した第【図１】は本発明の原理図、２の実施例のそれと同じであるが、図８に示すように状【図２】は本発明の第１の実施例の割り込み検出回路の態比較部13の出力と割り込み発生部２のＦＦ10の入力の構成図、間に遅延部17を設け、回路動作をより安定としたもので【図３】は第１の実施例の動作を説明するためのタイムある。チャート、【００３６】即ち、第２の実施例では負パルスｉの"L" 【図４】は第１の実施例の動作を説明するためのフローの部分が図６のタイミングｔ7 ∼ｔ9 であったものが、チャート、遅延部17を構成するＦＦ18、ＦＦ19を通すことにより、【図５】は本発明の第２の実施例の割り込み検出回路の図９のタイミングｔ8 ∼ｔ11 に遅延され、この負パルス 10 構成図、ｉの立ち上がり部分によりＦＦ10が動作するため、時間【図６】は第２の実施例の動作を説明するためのタイム的余裕は図９のｔ11 −ｔ9 まで増加される。この結果、チャート、ＦＦ10は使用するデバイスの如何によらず確実に動作す【図７】は第２の実施例の動作を説明するためのフローることができる。チャート、【００３７】【図８】は本発明の第３の実施例の割り込み検出回路の【発明の効果】以上説明したように本発明によれば、状構成図、態比較部130で、ＣＰＵからの読み出し命令を入力後、【図９】は第３の実施例の動作を説明するためのタイムレジスタ部に格納されているデータとその時の割り込みチャート、要因を示すデータとを比較して、両者が不一致のときに【図10】は従来例の割り込み検出回路のブロック図、は再起動命令を出力して、割り込み発生部200からＣＰ 20 【図11】は従来例の動作を説明するためのフローチャーＵに対して新たに割り込み信号を発生する構成とするこトである。とにより、最初の割り込み信号を発生後読み出し命令を【符号の説明】入力するまでの間に割り込み要因を示すデータが変化し 130 は状態比較部、た場合にも、ＣＰＵで該割り込み要因の変化を確実に知 200 は割り込み発生部、ることができる。＊ 300 はレジスタ部を示す。【図１】【図４】 (5) 【図２】特許２９７９９１８【図５】【図７】【図３】 (6) 【図６】【図９】特許２９７９９１８【図８】【図１１】 (7) 特許２９７９９１８【図１０】 ───────────────────────────────────────────────────── フロントページの続き 6 (58)調査した分野(Int.Cl. ，ＤＢ名) G06F 9/46 G06F 11/30 G06F 13/24